JP2014026718A5 - 半導体装置 - Google Patents

Description

この発明のさらに他の実施の形態に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに第１の電源電圧を伝達する複数の第１のセル電源線と、各メモリセル列に対応して配置され、各々が対応の列のメモリセルに第２の電源電圧を伝達する複数の第２セル電源線と、各メモリセル列に対応して配置され、各々が、書込モード指示信号と列選択信号とに従って対応の列の第１および第２セル電源線の電圧差を低減するようにこれらの第１および第２の電源線の電圧レベルを設定する複数の書込補助回路を備える。
この発明のさらに他の実施の形態においては、選択信号によって制御されて、電源供給線とセル電源線とを電気的に接続するｐチャネル型トランジスタが設けられる。複数のメモリセルのうちセル電源線を介してｐチャネル型トランジスタに最短に接続されるメモリセルは、複数のメモリセルのうちビット線を介して列選択ゲートに最短に接続されるメモリセルである。
この発明のさらに他の実施の形態においては、一方方向に整列する複数のメモリセルのうちセル電源線を介して書込補助回路に最短に接続されるメモリセルは、これらの複数のメモリセルのうちビット線を介して列選択ゲートに最短に接続されるメモリセルである。
この発明のさらに他の実施の形態においては、一方方向に整列する複数のメモリセルの一方の最端に配置される第１のメモリセルは、複数のメモリセルのうちの他のいかなるメモリセルよりも列選択ゲートの近くに配置され、且つ、複数のメモリセルの他のいかなるメモリセルよりも書込補助回路の近くに配置される。

Claims (12)

1. ある一方向に沿って配置される複数のメモリセル、
   これらの複数のメモリセルに接続されるビット線、
   電源電圧を供給する電源供給線、
   前記複数のメモリセルに接続されるセル電源線、
   データ線、
   選択信号によって制御されて、前記ビット線と前記データ線との間を電気的に接続する列選択ゲート、および、
   前記選択信号によって制御されて、前記電源供給線と前記セル電源線とを電気的に接続するｐチャネル型トランジスタを備え、
   前記複数のメモリセルのうち前記セル電源線を介して前記ｐチャネル型トランジスタに最短に接続されるメモリセルは、前記複数のメモリセルのうち前記ビット線を介して前記列選択ゲートに最短に接続されるメモリセルである、半導体装置。
2. 前記ビット線を介して前記複数のメモリセルのうちの選択されたメモリセルにデータが書き込まれるとき、前記ｐチャネル型トランジスタは前記電源供給線から前記セル電源線を電気的に切り離す、請求項１記載の半導体装置。
3. 前記列選択ゲートが前記ビット線を前記データ線に電気的に接続するとき前記ｐチャネル型トランジスタは前記セル電源線を前記電源供給線から電気的に切り離す、請求項１記載の半導体装置。
4. 前記選択信号が活性化されたときに前記列選択ゲートはビット線を前記データ線に電気的に接続し、前記選択信号が非活性とされたとき前記ｐチャネル型トランジスタは前記セル電源線を前記電源供給線と電気的に接続する、請求項１記載の半導体装置。
5. メモリセルへのデータの書込みが指示され且つ前記選択信号が活性化されたときに前記前記ｐチャネル型トランジスタは前記セル電源線を前記電源供給線から電気的に切り離す、請求項４記載の半導体装置。
6. ある一方向に沿って配置される複数のメモリセル、
   これらの複数のメモリセルに接続されるビット線、
   電源電圧を供給する電源供給線、
   前記電源供給線及び前記複数のメモリセルに接続されるセル電源線、
   データ線、
   選択信号によって制御されて、前記ビット線と前記データ線との間を電気的に接続する列選択ゲート、および、
   前記選択信号によって制御されて、前記セル電源線を前記電源供給線から電気的に遮断する書込補助回路を備え、
   前記複数のメモリセルのうち前記セル電源線を介して前記書込補助回路に最短に接続されるメモリセルは、前記複数のメモリセルのうち前記ビット線を介して前記列選択ゲートに最短に接続されるメモリセルである、半導体装置。
7. 一列に配置される複数のメモリセル、
   これらの複数のメモリセルに接続されるビット線、
   電源電圧を供給する電源供給線、
   前記電源供給線及び前記複数のメモリセルに接続されるセル電源線、
   データ線、
   選択信号によって制御されて、前記ビット線と前記データ線との間を電気的に接続する列選択ゲート、および、
   前記選択信号によって制御されて、前記セル電源線を前記電源供給線から電気的に遮断する書込補助回路を備え、
   前記複数のメモリセルの一方の最端に配置される第１のメモリセルは、前記複数のメモリセルのうちの他のいかなるメモリセルよりも前記列選択ゲートの近くに配置され、且つ、前記複数のメモリセルの他のいかなるメモリセルよりも前記書込補助回路の近くに配置される、半導体装置。
8. 前記選択信号が活性化されたとき前記列選択ゲートは前記ビット線と前記データ線とを電気的に接続し、前記選択信号が非活性とされたとき前記書込補助回路は前記セル電源線と前記電源供給線とを電気的に接続する、請求項６又は請求項７記載の半導体装置。
9. メモリセルへのデータの書込みが指示され且つ前記選択信号が活性化されたときに前記書込補助回路は前記セル電源線と前記電源供給線とを電気的に遮断する、請求項８記載の半導体装置。
10. 前記複数のメモリセルの各々は、
    第１の負荷トランジスタと第１のドライバトランジスタとを含み、入力が第１のストレージノードに接続され出力が第２のストレージノードに接続される第１のインバータ、および
    第２の負荷トランジスタと第２のドライバトランジスタとを含み、入力が前記第２のストレージノードに接続され出力が前記第１のストレージノードに接続される第２のインバータを備え、
    前記セル電源線は、前記第１及び第２の負荷トランジスタのそれぞれソースに接続される、請求項１、請求項６及び請求項７のいずれか一項に記載の半導体装置。
11. 前記セル電源線に接続され、前記セル電源線の電圧をクランプするクランプ素子をさらに備える、請求項１、請求項６及び請求項７のいずれ一項に記載の半導体装置。
12. 前記第１のメモリセルは、前記複数のメモリセルのうちの他のいかなるメモリセルよりも前記クランプ素子よりも遠くに配置される、請求項１１に記載の半導体装置。