JP2013519182A5 - - Google Patents

Claims (7)

1. 不揮発性メモリ（ＮＶＭ）セルであって、
   共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
   共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
   ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
   前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、ドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、ゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
   前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、ソース電極と、前記共通バルクノードに接続されるバルク領域電極と、ゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
   を含む、ＮＶＭセル。
2. 不揮発性メモリ（ＮＶＭ）セルをプログラミングする方法であって、
   前記ＮＶＭセルが、
   共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
   共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
   ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
   前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、第１のアレイビット線に接続されるドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、第１のアレイワード線に接続されるゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
   前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、第２のアレイビット線に接続されるソース電極と、前記共通バルクノードに接続されるバルク領域電極と、第２のアレイワード線に接続されるゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
   を含み、
   前記ＮＶＭセルプログラミング方法が、
   前記ＮＶＭセルの前記ＮＭＯＳ制御トランジスタ、前記ＰＭＯＳ消去トランジスタ、及び前記ＮＭＯＳデータトランジスタの、ソース、ドレイン、バルク領域、及びゲート電極を０Ｖに設定すること、
   前記第１のアレイワード線を正の禁止電圧に及び前記第１のアレイビット線を０Ｖに設定すること、或いは前記第２のアレイワード線を前記正の禁止電圧に及び前記第２のアレイビット線を０Ｖに設定することのいずれか、又はその両方をする一方で、前記共通バルクノードを０Ｖに設定すること、
   予め定義されたプログラミング時間の間、前記ＮＭＯＳ制御トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される制御電圧を０Ｖから最大の正の制御電圧まで及び前記ＰＭＯＳ消去トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される消去電圧を０Ｖから最大の正の消去電圧まで傾斜増加させること、
   前記制御電圧を前記最大の正の制御電圧から０Ｖまで及び前記消去電圧を前記最大の正の消去電圧から０Ｖまで傾斜減少させること、及び、
   前記正の禁止電圧に設定された全ての電極を０Ｖに戻すこと、
   を含む、方法。
3. 請求項２の前記プログラミング方法であって、前記正の禁止電圧が約３．３Ｖである、方法。
4. 請求項２の前記プログラミング方法であって、前記正の禁止電圧が約５．０Ｖである、方法。
5. 複数の不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラミングする方法であって、
   前記アレイ内の各ＮＶＭセルが、
   共通接続されるソース、ドレイン、及びバルク電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
   共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
   ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
   前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、第１のアレイビット線に接続されるドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、第１のアレイワード線に接続されるゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
   前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、第２のアレイビット線に接続されるソース電極と、前記共通バルクノードに接続されるバルク領域電極と、第２のアレイワード線に接続されるゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
   を含み、
   前記ＮＶＭセルアレイをプログラミングする方法が、
   前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記ＮＭＯＳ制御トランジスタ、前記ＰＭＯＳ消去トランジスタ、及び前記ＮＭＯＳデータトランジスタの、ソース、ドレイン、バルク領域、及びゲート電極を０Ｖに設定すること、
   プログラミングするために選択される前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記第１のアレイワード線を正の禁止電圧に及び前記第１のアレイビット線を０Ｖに設定するか、或いは前記第２のアレイワード線を前記正の禁止電圧に及び前記第２のアレイビット線を０Ｖに設定すること、又はその両方とする一方で、前記共通バルクノードを０Ｖに設定すること、
   プログラミングのために選択されない前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記第１及び第２のアレイワード線を０Ｖに設定する一方で、前記第１の又は第２のアレイビット線のいずれか又はその両方を、前記正の禁止電圧又は０Ｖに設定する一方、前記共通バルクノードを０Ｖに設定すること、プログラミング時間の間、前記制御電圧を０Ｖから最大の正の制御電圧まで及び消去電圧を０Ｖから最大の正の消去電圧まで傾斜増加させること、
   前記ＮＭＯＳ制御トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される制御電圧を前記最大の正の制御電圧から０Ｖまで及び前記ＰＭＯＳ消去トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される消去電圧を前記最大の正の消去電圧から０Ｖまで傾斜減少させること、及び、
   前記正の禁止電圧に設定された前記ＮＶＭセルアレイ内の全ての電極を０Ｖに戻すこと、
   を含む、方法。
6. 請求項５に記載のプログラミング方法であって、前記正の禁止電圧が約３．３Ｖである、方法。
7. 請求項５に記載のプログラミング方法であって、前記正の禁止電圧が約５．０Ｖである、方法。