JP2014022708A5 - - Google Patents
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Description
ワイドギャップ半導体逆導通ＩＧＢＴには上記のように積層欠陥に起因し通常のオン電圧劣化が発生するとともに、スナップバック現象に起因し急速オン電圧劣化が発生する。
従って、この発明の動作方法により、少なくともワイドギャップ半導体逆導通ＩＧＢＴがオンする前に所定の低いゲート電圧でＭＯＳＦＥＴ部をオンさせて前記短絡部を介して多数キャリアによる順方向電流を流し、この積層欠陥の増大を招かない多数キャリア電流により半導体装置を所定温度まで昇温させ、その後にゲート電圧を高くしてコレクタ層から少数キャリアを注入させ、逆導通ＩＧＢＴをオンさせる。
これにより、すでに存在する積層欠陥の拡大のみならず、スナップバック現象によりコレクタ層からバッファー層やドリフト層に大量の少数キャリアが短時間に急激に注入されることによる積層欠陥の急速拡大も、温度上昇により積層欠陥の少数キャリアトラップ現象を抑制できるので通常のオン電圧劣化のみならず急速オン電圧劣化も抑制できる。
ワイドギャップ半導体逆導通ＩＧＢＴは一旦オンすると自己発熱で温度が上昇してゆくので、通常のオン電圧劣化や急速オン電圧劣化の影響は抑制される。しかし、初動時にはワイドギャップ半導体逆導通ＩＧＢＴの温度は周囲温度と同程度に低くなっている。この状態でオンさせると既に存在する積層欠陥が更に拡大しオン電圧劣化を促進し信頼性が損なわれる。
従って、少なくともワイドギャップ半導体逆導通ＩＧＢＴの初動時には、この発明の動作方法により、逆導通ＩＧＢＴをオンさせる前に積層欠陥の少数キャリアトラップ現象を抑制できる所定温度まで昇温させものである。これにより、初動時にもオン電圧の劣化の影響を大幅に抑制でき信頼性を向上できる。
従って、この発明の動作方法により、少なくともワイドギャップ半導体逆導通ＩＧＢＴがオンする前に所定の低いゲート電圧でＭＯＳＦＥＴ部をオンさせて前記短絡部を介して多数キャリアによる順方向電流を流し、この積層欠陥の増大を招かない多数キャリア電流により半導体装置を所定温度まで昇温させ、その後にゲート電圧を高くしてコレクタ層から少数キャリアを注入させ、逆導通ＩＧＢＴをオンさせる。
これにより、すでに存在する積層欠陥の拡大のみならず、スナップバック現象によりコレクタ層からバッファー層やドリフト層に大量の少数キャリアが短時間に急激に注入されることによる積層欠陥の急速拡大も、温度上昇により積層欠陥の少数キャリアトラップ現象を抑制できるので通常のオン電圧劣化のみならず急速オン電圧劣化も抑制できる。
ワイドギャップ半導体逆導通ＩＧＢＴは一旦オンすると自己発熱で温度が上昇してゆくので、通常のオン電圧劣化や急速オン電圧劣化の影響は抑制される。しかし、初動時にはワイドギャップ半導体逆導通ＩＧＢＴの温度は周囲温度と同程度に低くなっている。この状態でオンさせると既に存在する積層欠陥が更に拡大しオン電圧劣化を促進し信頼性が損なわれる。
従って、少なくともワイドギャップ半導体逆導通ＩＧＢＴの初動時には、この発明の動作方法により、逆導通ＩＧＢＴをオンさせる前に積層欠陥の少数キャリアトラップ現象を抑制できる所定温度まで昇温させものである。これにより、初動時にもオン電圧の劣化の影響を大幅に抑制でき信頼性を向上できる。
Claims (5)
- 第１導電型の第１半導体層と、
前記半導体層の裏面に設けられた第２導電型の第１半導体層と、前記第２導電型の第１半導体層を貫通する複数の第１導電型の第１半導体領域とを備え、
前記第１導電型の第１半導体層のおもて面には、選択的に設けられた複数の第２導電型の第１半導体領域と、
前記第２導電型の第１半導体領域の各々のおもて面に選択的に設けられた第１導電型の第２半導体領域と、
前記各々の第２導電型の第１半導体領域と前記第１導電型の第２半導体領域とに接する第１の主電極と、
前記各々の第２導電型の第１半導体領域の、前記各々の第１導電型の第２半導体領域と前記第１導電型の第１半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第２導電型の第１半導体層と前記複数の第１導電型の第１半導体領域との裏面に接する第２の主電極とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第１導電型の第１半導体領域間の距離Ｗｐ(ＷＢ)を、
Ｓｉ半導体で構成した同耐圧でほぼ同一構成の前記半導体装置の前記距離Ｗｐ(Ｓｉ)を上限としこれよりも小さく、
前記ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖｂｉ(ＷＢ)とワイドギャップ半導体装置の特性オン抵抗ＲｏｎＳ(ＷＢ)との積を、前記Ｓｉ半導体装置のｐｎ接合のビルトイン電圧Ｖｂｉ(Ｓｉ)とＳｉ半導体装置の特性オン抵抗ＲｏｎＳ(Ｓｉ)との積で割算した値に前記短絡部間距離Ｗｐ(Ｓｉ)を乗じた値を下限とする範囲より選択したことを特徴とする半導体装置。
- 請求項１の半導体装置において、
前記第１導電型の第１半導体層と、前記第２導電型の第１半導体層および前記複数の第１導電型の第１半導体領域（短絡部）との間に第１導電型の第２半導体層を設けたことを特徴とする半導体装置。
- 請求項１および２の半導体装置において、前記複数の第１導電型の第１半導体領域間の距離Ｗｐ(ＷＢ)のうち、少なくとも一つの距離Ｗｐ(ＷＢ) を下限よりも十分大きな値とし、それ以外のＷｐ(ＷＢ)を前記範囲の下限に近い小さい値としたことを特徴とする半導体装置。
- 請求項１〜３の半導体装置において、セル内に複数の前記第１導電型の第１半導体領域を有し、その幅Ｗｎ(ＷＢ)と前記第１導電型の第１半導体領域間の距離Ｗｐ(ＷＢ)との比率Ｗｎ(ＷＢ)／Ｗｐ(ＷＢ)を０．２〜５．０にしたことを特徴とする半導体装置。
- 第１導電型の第１半導体層と、
前記半導体層の裏面に設けられた第２導電型の第１半導体層と、前記第２導電型の第１半導体層を貫通する複数の第１導電型の第１半導体領域とを備え、
前記第１導電型の第１半導体層のおもて面には、選択的に設けられた複数の第２導電型の第１半導体領域と、
前記第２導電型の第１半導体領域の各々のおもて面に選択的に設けられた第１導電型の第２半導体領域と、
前記各々の第２導電型の第１半導体領域と前記第１導電型の第２半導体領域とに接する第１の主電極と、
前記各々の第２導電型の第１半導体領域の、前記各々の第１導電型の第２半導体領域と前記第１導電型の第１半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第２導電型の第１半導体層と前記複数の第１導電型の第１半導体領域との裏面に接する第２の主電極とを備えた半導体装置であり、各半導体層と各半導体領域がワイドギャップ半導体から構成されている半導体装置において、
少なくとも初動時には、前記第１の主電極と前記第２の主電極間に順方向電圧を印加し且つ前記制御電極にも低い電圧を印加して順方向バイアス状態にし、前記複数の第１導電型の第１半導体領域を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を４０℃以上に昇温させた後に、前記第２導電型の第１半導体層から前記第１導電型の第１半導体層に少数キャリアが注入されるように前記第１の主電極と前記第２の主電極間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする半導体装置の動作方法。
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| JP2012171456A JP2014022708A (ja) | 2012-07-17 | 2012-07-17 | 半導体装置とその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012171456A JP2014022708A (ja) | 2012-07-17 | 2012-07-17 | 半導体装置とその動作方法 |
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ID=50197228
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