JP2013532898A - はんだの浸入に対するはんだ障壁を有する半導体チップのキャリアデバイスと、キャリアデバイスを備えた電子部品およびオプトエレクトロニクス部品 - Google Patents

はんだの浸入に対するはんだ障壁を有する半導体チップのキャリアデバイスと、キャリアデバイスを備えた電子部品およびオプトエレクトロニクス部品 Download PDF

Info

Publication number
JP2013532898A
JP2013532898A JP2013519015A JP2013519015A JP2013532898A JP 2013532898 A JP2013532898 A JP 2013532898A JP 2013519015 A JP2013519015 A JP 2013519015A JP 2013519015 A JP2013519015 A JP 2013519015A JP 2013532898 A JP2013532898 A JP 2013532898A
Authority
JP
Japan
Prior art keywords
carrier
solder
carrier device
coating
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013519015A
Other languages
English (en)
Inventor
トーマス ツェイラー
ライ シャー コン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ams Osram International GmbH
Original Assignee
Osram Opto Semiconductors GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Osram Opto Semiconductors GmbH filed Critical Osram Opto Semiconductors GmbH
Publication of JP2013532898A publication Critical patent/JP2013532898A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H01S5/0232—Lead-frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Led Device Packages (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Light Receiving Elements (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

半導体チップ（３）のキャリアデバイスであって、半導体チップ（３）の実装領域（２１）と、はんだ付け領域（２０）とを有する、接合可能もしくははんだ付け可能またはその両方である金属キャリア（１）を備えており、キャリア（１）が少なくとも部分的に被覆材（２）によって覆われており、はんだ付け領域（２０）と実装領域（２１）との間、キャリア（１）と被覆材（２）との間の境界面（１０）に、はんだ障壁（４）が配置されている、キャリアデバイス、を開示する。はんだがはんだ付け領域（２０）から境界面に沿って実装領域（２１）に浸入することを、はんだ障壁によって低減する、または完全に防止することができる。さらには、電子部品およびオプトエレクトロニクス部品を開示する。
【選択図】図１Ａ

Description

半導体チップのキャリアデバイスと、キャリアデバイスを備えた電子部品と、キャリアデバイスを備えたオプトエレクトロニクス部品とを開示する。
［関連出願］
本特許出願は、独国特許出願第１０２０１００２７３１３．９号の優先権を主張し、この文書の開示内容は参照によって本出願に組み込まれている。
発光ダイオード（ＬＥＤ）は、一般には、リードフレームが埋め込まれたハウジングを備えている。ＬＥＤチップは、ハウジングの中、リードフレーム上に配置されている。このようなＬＥＤは、通常、ハウジングから外側に突き出したリードフレームの接続部によって、キャリアに接着接合されている。リードフレームへのハウジングの結合は、一般には、ハウジング内部が外部に対して密封されるように連続的に実施することができないため、ハウジングとリードフレームとの間の境界面に沿って微細な隙間および浸透経路が生じ、はんだ付け工程時、はんだ付け材料がこれらを通じてハウジングの内部に浸入することがある。これにより、はんだ付け材料が、制御されない状態で、ハウジング内のリードフレームを覆う薄膜を形成することがある。したがって、高い信頼性かつ高品質のＬＥＤを製造するうえで、このような影響は許容されない。ＬＥＤにおいてはんだ付け工程およびはんだ除去工程が繰り返される場合、浸入の影響がさらに大きくなり得る。
基板状のチップキャリア、例えば、導体トラックを有するセラミックキャリアや、導体トラックの一部分がプラスチック材料（例えばソルダーレジストの役割を果たす）によって覆われている回路基板においても、類似する影響が知られており、この場合、プラスチック材料と導体トラックとの間の境界面に沿ってはんだが浸入することがある。
詳細な実施形態の少なくとも１つの目的は、半導体チップのキャリアデバイスであって、このようなはんだの浸入を少なくとも低減することのできるキャリアデバイス、を開示することである。詳細な実施形態のさらなる目的は、このようなキャリアデバイスを備えた電子部品およびオプトエレクトロニクス部品を開示することである。
これらの目的は、独立請求項の特徴を備えた主題によって達成される。主題の有利な実施形態および発展形態は、従属請求項に記載されており、以下の説明および図面からも理解されるであろう。
少なくとも一実施形態によると、半導体チップの本キャリアデバイスは、半導体チップの実装領域と、はんだ付け領域とを有する、接合可能もしくははんだ付け可能またはその両方である金属キャリア、を備えている。この場合、「接合可能」とは、特に、金属キャリアが、例えばいわゆる「ダイアタッチ」（“die attach”）またはチップの接着接合によって半導体チップを固定できるように設けられておりそれに適している、もしくは、「ワイヤボンディング」またはワイヤコンタクト接続によってコンタクトワイヤを固定できるように設けられておりそれに適している、またはその両方であることを意味する。これを目的として、金属キャリアは、一例として、接合可能なコーティングの形の適切な層を有することができる。はんだ付け領域は、キャリア（したがってキャリアデバイス）を適切な電気コンタクトにはんだ付けする目的で設けられておりそれに適している。本キャリアデバイスは、一例として、セラミックキャリアまたは回路基板の接触部または導体トラックの上にはんだ付けすることができる。
さらなる実施形態によると、キャリアは、少なくとも一部分が被覆材（covering material）によって覆われており、したがって、キャリアと被覆材との間に境界面が形成されている。被覆材は、特に、はんだ付け領域と半導体チップの実装領域との間でキャリアに隣接しているように配置することができ、したがって、キャリアと被覆材とが共通の境界面を有する。キャリアと被覆材との間の境界面に、はんだ障壁（solder barrier）が配置されており、このはんだ障壁は、はんだ障壁を備えていないキャリアと比較したとき、はんだが、はんだ付け領域と実装領域との間で境界面に沿って浸入することを低減するのに適している。この場合、はんだ障壁は、その全体を被覆材によって覆うことができ、あるいはこれに代えて、その少なくとも一部分が被覆材から突き出していることができる。さらには、キャリアと被覆材との間の境界面に配置されるはんだ障壁は、境界面に隣接した状態で、その全体を被覆材の外側に配置することも可能である。
さらなる実施形態によると、キャリアは、はんだ付け領域から実装領域への延在方向に沿って延在している。はんだ障壁は、特に、実装領域を有するキャリアの表面に配置することができる。はんだ障壁は、この表面上に、延在方向を横切る方向に有利に配置することができ、特に、この表面上に、延在方向を横切る方向に、端から端まで延在することができる。結果として、実装領域を有する表面上には、はんだ付け領域と実装領域との間の境界面に沿って、はんだ障壁を超える、はんだの直接的な浸入経路が存在しないようにすることが可能であり、したがって、実装領域がはんだ障壁によってはんだ付け領域から保護されている。
さらなる実施形態によると、被覆材は、はんだ付け領域を除いて、またははんだ付け領域および実装領域を除いて、キャリアを覆っている。すなわち、特に、被覆材がハウジング本体として具体化されており、このハウジング本体は、キャリアの上に成形されており、はんだ付け領域を除いて、またははんだ付け領域および実装領域を除いて、キャリアを覆っている。この場合、キャリアは、ハウジング本体として具体化されている被覆材との境界面をそれぞれが有する少なくとも１つまたは複数の表面を有することができる。はんだ障壁は、キャリアの少なくとも１つの表面、特に、実装領域を有する表面に、配置することができる。
さらなる実施形態によると、キャリアは、リードフレームとして、または少なくともリードフレームの一部分として、具体化されている。この場合、キャリアは、特に、オプトエレクトロニクス部品または電子部品のための、ハウジング内のリードフレームとして、具体化することができる。この場合、はんだ付け領域は、ハウジングから突き出したリードフレームの一部によって形成することができる。キャリアは、特に好ましくは、銅または銅合金を含んでいることができる。銅または銅合金は、加工・処理が容易であり、さらにはその電気伝導性および熱伝導性の点で、リードフレーム用として特に好適な材料である。銅または銅合金に代えて、リードフレームは、リードフレーム用として一般的に使用される別の材料を含んでいることもできる。
少なくとも１つのさらなる実施形態によると、被覆材は、エポキシドを含んでいる、またはエポキシドから形成されている。これに代えて、またはこれに加えて、被覆材は、シリコーン、アクリレート、またはイミド、あるいはこれらの組合せ（例えば、シリコーン−エポキシドハイブリッド材料）を含んでいることもできる。特に、エポキシドは、高い機械的安定性と、特定の放射に対する安定性を有し得るため、電子部品またはオプトエレクトロニクス部品においてハウジング本体を形成する目的に有利に使用される。
さらには、キャリアは、キャリアの材料を覆っているコーティングを備えていることができ、したがってこのコーティングは、例えば周囲の有害な影響に対してキャリアを保護することができる。このコーティングは、少なくとも、キャリアと被覆材との間の境界面に、特に好ましくはキャリア全体を覆うように（すなわち全体にわたるコーティングとして）形成することができ、この場合、「全体にわたる」は、はんだ障壁の領域にはコーティングが存在しない、またはコーティングの一部のみが存在する状態も含む。さらなる実施形態によると、キャリアは、少なくとも、キャリアと被覆材との間の境界面にコーティングを有し、このコーティングは、さらに、はんだに対する高い濡れ性を有することができる。このような高い濡れ性は、はんだ付け領域のはんだ付け性を高める役割を果たすことができ、これは有利である。
コーティングは、特に、ニッケル、パラジウム、金のうちの少なくとも１種類を含有する合金を含んでいることができる。ニッケル、パラジウム、金のうちの少なくとも１種類を含有する合金（例えば、ＰｄＡｕ、ＮｉＰｄＡｕ、またはＮｉＡｕ）は、キャリアの材料（特に銅）を有害な影響から保護するうえで、特に好適であり得る。さらには、このような合金は、はんだ（特に、錫系はんだ）に対する高い濡れ性を有する。特に、パラジウムのコーティングまたは金のコーティング、特に、ＰｄＡｕコーティングの場合の表面エネルギ状態においては、濡れの接触角が小さいため、液体はんだ（特に、液体錫）に対する濡れ性が高い。特に、はんだ中の錫に対する、このようなコーティングの高い濡れ性により、はんだは、キャリアと被覆材との間の境界面に沿って極めて容易に浸入することができ、したがって、キャリアデバイスをはんだ付け領域によって例えば回路基板またはプリント基板の上にはんだ付けするとき、はんだが、はんだ付け領域から実装領域の方向に浸入することができ、この場合にはキャリアが覆われる。はんだ障壁は、この影響を少なくとも低減する、または完全に防止することができる。浸入が発生するのは、キャリアデバイスの温度が十分に高く、はんだが液体状態で存在するときのみであるため、はんだ障壁によって浸入が低減または防止されることは、特に、慣習的なはんだ付け工程時に、はんだ、またははんだの構成成分が実装領域まで達することができないように、はんだの浸入速度がはんだ障壁によって低減することを意味する。
結果として、慣習的なはんだ付け工程（例えばリフローはんだ付け工程）において、浸入を制御下に維持することができ、かつ予測可能であり、これは有利である。
さらには、コーティングは、上に挙げた材料、またはそれらの組合せもしくはその合金を含んだ複数の層を有する積層体を備えていることもできる。一例として、コーティングは、ニッケルを含んだ層と、その上のパラジウムを含んだ層と、その上の金を含んだ層とを備えていることができる。これらの層は、特に、上に挙げた材料からなることができる。積層体である場合にも、コーティングは、キャリア全体にわたるコーティングとして具体化されていることが特に好ましい。
さらなる実施形態によると、はんだ障壁は、キャリアよりも、はんだに対する低い濡れ性を有する材料を含んでいる。このことは、特に、はんだ障壁が、キャリアの材料またはキャリアのコーティングよりも、はんだに対する濡れ性の低い材料を含んでいることを意味する。適切な材料は、例えば銀である、または銀を含んでいることができ、銀は、特に、錫系はんだに対する濡れ性が、キャリアのパラジウム含有コーティングや金含有コーティングと比較して低い。これに代えて、またはこれに加えて、ニッケルを材料とすることもでき、ニッケルも、同様にはんだに対する良好な浸入停止部（creep stop）を形成することができる。
さらなる実施形態によると、はんだ障壁は、はんだに溶ける材料を含んでいることができる。すなわち、特に、はんだが境界面に沿ってはんだ障壁まで浸入した場合、はんだ障壁の材料がはんだに溶ける。この場合、はんだ障壁の材料は、はんだとの合金を形成することができ、この合金は、キャリアと被覆材との間の境界面において、単独のはんだよりも低い浸入速度および高い濡れ性を有する。このような材料は、例えば特に錫系はんだの場合、例えば、銀を含んでいる、または銀とすることができる。この場合、はんだ障壁は、キャリアの対応するコーティングとして具体化することができる。銀は錫に溶けて錫との合金を形成し、この合金は、キャリア上の例えばパラジウムコーティングや金コーティング上において、純粋な錫よりも低い浸入速度を有する。
公知のＬＥＤにおいてリードフレームのコーティングとして銀が使用される場合、そのＬＥＤでは、銀が酸化することを防止する目的で、銀コーティングを、さらなる錫コーティングによって覆う必要がある。このような錫コーティングは、通常では電解法によって形成するが、この方法は、環境面およびコストの理由から不利であり、したがって従来技術では可能な場合には避けられている。それに対して、本発明のキャリアデバイスの場合、はんだ障壁（特に、はんだ障壁が上述したように銀を含んでいる場合）はキャリアと被覆材との間に配置されており、これにより周囲から保護されており、したがって、従来技術において要求される、銀を保護するコーティングが不要である。
キャリアがコーティングを有する場合、はんだ障壁は、上に挙げた材料をコーティング上に備えていることができる。これに代えて、はんだ障壁の材料をコーティング内に配置することもでき、したがって、コーティングの材料またはその一部の代わりに、はんだ障壁の材料が配置される。
さらなる実施形態によると、はんだ障壁は凹部を有する。この凹部は、特に、キャリア上の上述したコーティング（はんだに対する高い濡れ性を有する）との組合せにおいて有利であり得る。この場合、凹部は、特に、コーティングの中断部を形成しており、コーティングを貫いてキャリアの材料内に達することができる。この場合、このはんだ障壁は、コーティングの存在しない露出したキャリアの材料の表面を有し、このキャリアの材料は、コーティングよりもはんだに対する濡れ性が低く、これは有利である。はんだ障壁が被覆材とキャリアとの間に配置されていることにより、はんだ障壁のためにコーティングが存在しないキャリアの領域も、被覆材によって、外部の有害な影響に対して保護することができる。これに代えて、複数の層から構成される積層体を備えたコーティングの場合、凹部は、コーティングの１層のみ、または複数の層を貫いて、コーティングの下層まで達していることができ、ただしコーティングの少なくとも１層の下層は、依然としてキャリアを覆っている。さらには、凹部によって、被覆材とキャリアとの間の境界面を広げることができ、したがって、はんだ付け領域と実装領域との間の生じうる浸入経路を長くすることができ、これは有利である。
さらなる実施形態によると、本キャリアデバイスは、接合可能もしくははんだ付け可能またはその両方である少なくとも１つのさらなる金属キャリアを備えている。この場合、さらなる金属キャリアは、前の実施形態による金属キャリアの上述した特徴の１つまたは複数を有することができる。特に、さらなる金属キャリアは、少なくとも一部分を被覆材によって覆うことができ、この場合、さらなるキャリアと被覆材との間の境界面に、さらなるはんだ障壁が配置されている。さらなるはんだ障壁は、前の実施形態によるはんだ障壁の上述した特徴の１つまたは複数を有することができる。さらなるキャリアは、例えば、さらなる半導体チップのためのさらなる実装領域、または、半導体チップを例えばボンディングワイヤによって接続するための接合領域を有することができる。
さらなる実施形態によると、凹部を有するはんだ障壁を形成する方法において、凹部は、機械的工程、化学的工程、または熱工程によって、キャリアに形成される。一例として、キャリアに凹部をスクライブすることができる。これに代えて、またはこれに加えて、エッチング工程によってキャリアに凹部を成形することができる。さらには、これに代えて、またはこれに加えて、レーザによってキャリアに凹部を成形することが可能である。これらの方法では、はんだ障壁の領域において、非濡れ性の表面、または、凹部以外のキャリアの表面と比較して少なくとも濡れ性の程度が小さい表面を達成することが可能である。
少なくとも１つのさらなる実施形態によると、電子部品は、上述した実施形態の１つまたは複数によるキャリアデバイスを備えている。電子部品は、例えば、集積回路として（すなわち、いわゆるＩＣチップとして）具体化する、または独立した部品として具体化することができる。電子部品は、特に、キャリアデバイス上に配置されている半導体チップを備えている。半導体チップは、特に、実装領域に配置されている。電子部品は、キャリアデバイスのはんだ付け領域によって、例えば回路基板上にはんだ付けすることができる。さらに、電子部品は、キャリア上に被覆材によって成形されているハウジングを備えていることができる。
少なくとも１つのさらなる実施形態によると、オプトエレクトロニクス部品は、上述した実施形態の１つまたは複数によるキャリアデバイスを備えている。さらに、オプトエレクトロニクス部品は、キャリアデバイスの実装領域上のオプトエレクトロニクス半導体チップを備えている。キャリア上に被覆材をハウジング本体として成形することができ、この場合、ハウジングの中にオプトエレクトロニクス半導体チップが配置される。
少なくとも一実施形態によると、オプトエレクトロニクス半導体チップは、放射放出半導体チップとして、特に、放射放出半導体積層体として（例えば発光ダイオードまたはレーザダイオードとして）、具体化されている。これに代えて、オプトエレクトロニクス半導体チップを、例えば、放射受信半導体チップとして（例えばフォトダイオードとして）具体化することもできる。
上述したはんだ障壁では、はんだが、キャリアと、キャリアの少なくとも一部分を覆っている被覆材との間の境界面に沿って、はんだ付け領域から実装領域に浸入することを、低減する、もしくは完全に防止することが可能である。これにより、はんだに対して実装領域を密閉または密封することが可能であり、この結果として、例えば電子部品またはオプトエレクトロニクス部品の高い信頼性を達成することができ、これは有利である。
以下では、実施形態について図１Ａ〜図５を参照しながら説明する。さらなる利点と、有利な実施形態および発展形態は、以下の説明から明らかになるであろう。
例示的な一実施形態によるキャリアデバイスの概略図を示している。 例示的な一実施形態によるキャリアデバイスの概略図を示している。 さらなる例示的な実施形態による、キャリアデバイスのバリエーションの概略図を示している。 さらなる例示的な実施形態による、キャリアデバイスのバリエーションの概略図を示している。 さらなる例示的な実施形態による、キャリアデバイスのバリエーションの概略図を示している。 さらなる例示的な実施形態による、キャリアデバイスのバリエーションの概略図を示している。 さらなる例示的な実施形態による、キャリアデバイスのバリエーションの概略図を示している。 さらなる例示的な実施形態による、キャリアデバイスのバリエーションの概略図を示している。
例示的な実施形態および図面において、同じ構成要素または同じ機能の構成要素には、それぞれ同じ参照数字を付してある。図面に示した要素と、それらの互いのサイズの関係は、原則的に正しい縮尺ではないものとみなされたい。むしろ、便宜上、または深く理解できるようにする目的で、個々の要素（例えば、層、構造部、部品、領域）を、誇張した厚さまたは寸法で示してある。
図１Ａおよび図１Ｂは、半導体チップ３のキャリアデバイス１００を示しており、半導体チップ３は点線で示してある。この場合、図１Ａは、キャリアデバイス１００の断面図を示しており、図１Ｂは、図１Ａの境界面１０，１０’における、キャリアデバイス１００のキャリア１，１’の平面図を示している。以下の説明は、図１Ａおよび図１Ｂの両方に等しくあてはまる。
キャリアデバイス１００は、接合可能もしくははんだ付け可能またはその両方である金属キャリア１と、接合可能もしくははんだ付け可能またはその両方であるさらなる金属キャリア１’とを備えており、さらなる金属キャリア１’は、図示した例示的な実施形態においては、リードフレームとして具体化されており、一般には銅または銅合金からなる。さらに、キャリア１，１’は、銅または銅合金からなるキャリアの材料に加えて、コーティング（図示していない）、特に、電解法によるコーティングを有することができ、このコーティングは、第一に、腐食に対して保護する役割を果たし、第二に、はんだ付けもしくは接合またはその両方に適する好適な表面を提供する。このようなコーティングは、以降の例示的な実施形態においても示すように、例えば、ＮｉＰｄＡｕ合金とすることができ、またはこれに代えて、例えばＮｉ、Ｐｄ、Ａｕの少なくとも１種類を含んだ別の合金もしくは積層体またはその両方を備えている、またはこのような別の合金もしくは積層体またはその両方から構成することができる。
キャリア１は、半導体チップ３の実装領域２１を有し、さらなるキャリア１’は、ボンディングワイヤ（点線で示してある）を接続するためのコンタクト領域または接合領域の形の実装領域２１’を有する。これらのキャリア１，１’は、それぞれ、はんだ付け領域２０，２０’を有し、これらのはんだ付け領域２０，２０’によって、キャリアデバイス１００を例えば回路基板またはプリント基板のコンタクトにはんだ付けすることができる。はんだ付け領域２０，２０’における点線は、キャリア１，１’の領域のうち、キャリアデバイス１００をはんだ付けした後、慣習的にはんだが存在することができる（はんだが存在するように意図されている）領域を示している。しかしながら、はんだがキャリア１，１’に沿ってさらなる領域にも浸入することは、通常では望ましくない。
図示したキャリア１，１’の形状は、単なる一例であり、本発明を制限するものではないことを理解されたい。キャリア１，１’は、それぞれの要件に合わせた任意の別の好適な形状を有することができる。図示した例示的な実施形態に代えて、キャリアデバイス１００は、１つのみのキャリア１、または図示した２つのキャリア１，１’よりも多くのキャリアを備えていることもでき、この場合、複数のキャリア上に実装領域を配置することもでき、さらには、例えば、少なくとも１つのキャリアが複数の実装領域もしくは複数のはんだ付け領域またはその両方を有することも可能である。
さらに、キャリアデバイス１００は被覆材２を備えており、被覆材２は、図示した例示的な実施形態においては、エポキシド、シリコーン、またはシリコーン−エポキシドハイブリッド材料からなり、キャリア１，１’のはんだ付け領域２０，２０’を除いて完全に覆っている。被覆材２は、特に、半導体チップ３を封止する役割を果たすハウジングとして具体化されている。これに代えて、例えば、はんだ付け領域２０，２０’と実装領域２１との間のみに被覆材２を配置することもでき、したがって、はんだ付け領域２０，２０’に加えて、例えば実装領域２１も被覆材２によって覆われていない。さらには、被覆材２は、例えば実装領域２１の部分に凹部または開口部を有することができ、したがって、後から半導体チップ３を実装するとき、実装領域２１に依然としてアクセス可能である。これに対して、図示した例示的な実施形態においては、被覆材２を形成する前に、キャリア１上に半導体チップ３を配置する必要がある。
被覆材をハウジングとして成形することに代えて、被覆材を、例えば、実装領域２１の周囲のフレームとして配置することもでき、この場合、例えば、ソルダーレジストとして具体化することもできる。
キャリア１，１’と被覆材２との間には、それぞれの境界面１０，１０’が存在しており、これらの境界面１０，１０’には、それぞれの材料の特性および製造工程に起因して、はんだの浸透経路および浸入経路が生じることがあり、したがって、キャリアデバイス１００を例えば回路基板にはんだ付けするとき、はんだが、（矢印９によって示したように）はんだ付け領域２０，２０’から境界面１０，１０’に沿って実装領域２１の方向に浸入することがある。
キャリアデバイス１００の中へのこのようなはんだの浸入９と、これにより被覆材２の下でキャリア１，１’がはんだによって覆われる望ましくない状況を防止する目的で、キャリア１は、はんだ付け領域２０と実装領域２１との間において、境界面１０に、はんだ障壁４を有し、さらなるキャリア１’は、はんだ付け領域２０’と実装領域２１’との間において、さらなる境界面１０’に、さらなるはんだ障壁４’を有し、両方のはんだ障壁４，４’は、それぞれ、キャリア１およびさらなるキャリア１’の上に、それぞれのはんだ付け領域２０，２０’から実装領域２１の方へのそれぞれの延在方向を横切る方向に延びている。結果として、はんだ付け領域２０，２０’から境界面１０，１０’に沿って実装領域２１に向かう方向における直接的な浸入経路を防止することが可能である。
以下では、キャリアデバイス１００のさらなる特徴と、はんだ障壁４，４’の例示的な実施形態について、図２Ａ〜図５を参照しながら説明する。
図示した例示的な実施形態においては、キャリアデバイス１００、キャリア１，１’、および被覆材２は、単なる一例として具体化されており、これに代えて、またはこれに加えて、発明の概要において説明した１つまたは複数の特徴を備えていることができる。
さらなる例示的な一実施形態（図示していない）によると、電子部品は、上述した例示的な実施形態によるキャリアデバイス１００と、キャリアデバイス１００の上の半導体チップ３とを備えていることができる。
さらに別の例示的な一実施形態（図示していない）によると、オプトエレクトロニクス部品は、上述した例示的な実施形態によるキャリアデバイス１００と、キャリアデバイス１００の上のオプトエレクトロニクス半導体チップ３（例えば、発光ダイオード、レーザダイオード、またはフォトダイオード）とを備えていることができる。
図２Ａ〜図５は、上述した例示的な実施形態によるキャリアデバイスにおけるはんだ障壁４の、複数の異なる例示的な実施形態を示しており、図２Ａ〜図５の図面は、図１Ａのバリエーションである。キャリア１の上のはんだ障壁４の例示的な実施形態に関する以下の説明は、さらなるキャリア１’の上のさらなるはんだ障壁４’にも同様にあてはまる。
さらには、図２Ａ〜図５の例示的な実施形態においては、キャリア１はコーティング１１を有し、コーティング１１は、図３Ｂの例示的な実施形態を除いて、ニッケル含有合金、パラジウム含有合金、金含有合金のうちの少なくとも１種類、特に、ＰｄＡｕ合金またはＮｉＰｄＡｕ合金を含んでおり、このようなコーティング１１は、第一に、有害な影響に対してキャリア１を保護し、第二に、特に、錫系はんだに対する高い濡れ性を有する。結果として、はんだ付け領域２０のはんだ付け性を高めることができ、これは有利である。
図２Ａにおける例示的な実施形態によると、はんだ障壁４は、キャリア１またはコーティング１１よりも、はんだに対する低い濡れ性を有する材料を含んでいる。特に、図示した例示的な実施形態においては、はんだ障壁４は、銀を含んでいる、または銀からなり、銀は、キャリア１のＰｄＡｕコーティング１１またはＮｉＰｄＡｕコーティング１１と比較して、はんだ（特に、錫系はんだ）に対する低い濡れ性を有する。これに代えて、はんだ障壁は、ニッケルからなることもでき、ニッケルは、はんだに対する良好な浸入停止部を形成することができる。結果として、はんだ付け工程（キャリアデバイス１００をはんだ付け領域２０によって例えば回路基板またはプリント基板のコンタクトにはんだ付けする）において、境界面１０における、はんだ付け領域２０から実装領域２１への（矢印９によって示した）はんだの浸入を、低減する、または完全に防止することが可能である。
図２Ａによる例示的な実施形態においては、はんだ障壁４はコーティング１１の上に配置されているが、図２Ｂのさらなる例示的な実施形態に従って、はんだ障壁４をコーティング１１の中に形成することもできる。
図３Ａの例示的な実施形態によると、はんだ障壁４は凹部を有する。この凹部は、特に、キャリア上の上述したコーティング１１（はんだに対する高い濡れ性を有する）との組合せにおいて有利である。凹部は、コーティング１１の中断部を形成しており、コーティング１１を貫いてキャリア１（キャリアの材料）の中に達している。凹部の結果として、キャリア１は、はんだ障壁４の領域において、コーティングよりもはんだに対する低い濡れ性を有し、したがって、（矢印９によって示した）はんだの浸入を低減する、または完全に防止することができる。さらには、被覆材２とキャリア１との間の境界面１０を、凹部として具体化されているはんだ障壁４によって広げることができ、したがって、はんだ付け領域２０と実装領域２１との間の生じうる浸入経路を長くすることができ、これは有利である。
図３Ｂにおける例示的な実施形態（前の例示的な実施形態の修正形態を示している）によると、コーティング１１は、複数の層１１’，１１”から構成される積層体を備えており、層１１’は例えばニッケル層とすることができ、その上の層１１”はＰｄＡｕ層またはＡｕ層とすることができる。層１１”の上に、さらなる層を配置することもできる。図示した例示的な実施形態においては、はんだ障壁４は凹部として具体化されており、この凹部は、コーティング１１を完全には貫いておらず、コーティング１１の層１１’まで達している。はんだ障壁４の領域の境界面１０において露出している層１１’のニッケルは、図２Ａおよび図２Ｂにおける例示的な実施形態と同様に、はんだに対するニッケルの濡れ特性により、浸入停止部を形成することができる。
図４における例示的な実施形態によると、はんだ障壁４は、はんだに溶ける材料を含んでおり、したがって、はんだが境界面１０に沿ってはんだ障壁まで浸入した場合、はんだ障壁４の材料が、（矢印４９によって示したように）はんだに溶ける。はんだ障壁４の材料（図示した例示的な実施形態においては、銀を含んでいる、または銀からなる）は、はんだとの合金を形成し、この合金は、単独のはんだよりも、キャリア１またはコーティング１１において、キャリア１と被覆材２との間の境界面１０上での低い浸入速度および高い濡れ性を有する。結果として、境界面１０における（矢印９によって示した）浸入経路に沿ったはんだの浸入速度が低減する、または完全に停止させることができる。
図示したさまざまな例示的な実施形態に従って、はんだ障壁４，４’を実際にどのように具体化するかは、特に、キャリア１の材料、コーティング１１（使用時）の材料、およびはんだの材料に依存し、これらの材料は、境界面１０における、はんだの浸入速度と、浸入または毛管効果の強さとに影響する。ＰｄＡｕまたはＮｉＰｄＡｕのコーティング１１を有する図示した例示的な実施形態においては、錫がはんだ障壁４，４’から「あふれる」ことを防止する目的で、はんだ障壁４，４’は、はんだ付け領域２０，２０’から実装領域２１への延在方向に沿った長さとして、５０μｍ以上３００μｍ以下を有することが、特に好ましい。さらには、図２および図４に示した例示的な実施形態に加えて、はんだ障壁４，４’を、層ではなく、キャリア１，１’の上に３次元構造として（例えば隆起部として）具体化することが可能である。さらには、はんだ障壁４，４’を、キャリア１，１’のさらなる表面上に配置することも可能である。
図示した例示的な実施形態に代えて、図５に示したように、はんだ障壁４，４’の少なくとも一部分が被覆材２から突き出していることもできる。これに代えて、さらなる例示的な実施形態によると、はんだ障壁４，４’は、境界面１０，１０’（図示していない）に隣接した状態で、その全体を被覆材２の外側に配置することもできる。
障壁の効果を強化する目的で、複数のはんだ障壁４，４’、もしくは、上述したはんだ障壁４，４’の組合せ、またはその両方を、キャリア１の上に配置することも可能である。一例として、はんだ障壁４，４’を多段階に具体化することもできる。すなわち、特に、複数の同一または異なるはんだ障壁４，４’が、それぞれのはんだ付け領域２０，２０’とそれぞれの実装領域２１，２１’との間に、縦列に並んだ状態に配置される。
さらには、図示した例示的な実施形態によるはんだ障壁４，４’を、境界面１０，１０’に配置するのみならず、例えば、それぞれのキャリア１，１’の周縁部に沿って延在するように具体化することもでき、したがって、キャリア１，１’のすべての辺に、はんだ停止部を形成することができる。
ここまで、本発明について例示的な実施形態に基づいて説明してきたが、本発明はこれらの実施形態に限定されない。本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、請求項における特徴の任意の組合せを含んでいる。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。

Claims (15)

  1. 半導体チップ（３）のキャリアデバイスであって、
    前記半導体チップ（３）の実装領域（２１）と、はんだ付け領域（２０）とを有する、接合可能もしくははんだ付け可能またはその両方である金属キャリア（１）、
    を備えており、
    前記キャリア（１）が少なくとも部分的に被覆材（２）によって覆われており、前記はんだ付け領域（２０）と前記実装領域（２１）との間において、前記キャリア（１）と前記被覆材（２）との間の境界面（１０）に、はんだ障壁（４）が配置されている、
    キャリアデバイス。
  2. 前記はんだ障壁（４）が、前記実装領域（２１）を有する表面上に、前記はんだ付け領域（２０）から前記実装領域（２１）への延在方向を横切る方向に、端から端まで延在している、
    請求項１に記載のキャリアデバイス。
  3. 前記被覆材（２）が、前記はんだ付け領域（２０）を除いて、または前記はんだ付け領域（２０）および前記実装領域（２１）を除いて、前記キャリア（１）を覆っている、
    請求項１または請求項２に記載のキャリアデバイス。
  4. 前記キャリアデバイスが、接合可能もしくははんだ付け可能またはその両方である少なくとも１つのさらなる金属キャリア（１’）を備えており、前記さらなる金属キャリア（１’）が少なくとも部分的に前記被覆材（２）によって覆われており、前記さらなるキャリア（１’）と前記被覆材（２）との間のさらなる境界面（１０’）に、さらなるはんだ障壁（４’）が配置されている、
    請求項１から請求項３のいずれかに記載のキャリアデバイス。
  5. 前記キャリア（１）がリードフレームである、またはリードフレームの少なくとも一部分である、
    請求項１から請求項４のいずれかに記載のキャリアデバイス。
  6. 前記キャリア（１）が銅または銅合金を含んでいる、
    請求項１から請求項５のいずれかに記載のキャリアデバイス。
  7. 前記キャリア（１）が、はんだに対する高い濡れ性を有するコーティング（１１）を、少なくとも前記境界面（１０）に備えている、
    請求項１から請求項６のいずれかに記載のキャリアデバイス。
  8. 前記コーティング（１１）が、ニッケル、パラジウム、および金から選択される１種類または複数種類の材料を含んでいる合金もしくは積層体またはその両方、を備えている、
    請求項７に記載のキャリアデバイス。
  9. 前記はんだ障壁（４）が、前記キャリア（１）よりも、はんだに対する低い濡れ性を有する材料、を含んでいる、
    請求項１から請求項８のいずれかに記載のキャリアデバイス。
  10. 前記はんだ障壁（４）が凹部を有する、
    請求項１から請求項９のいずれかに記載のキャリアデバイス。
  11. 前記はんだ障壁（４）が、はんだに溶ける材料を含んでいる、
    請求項１から請求項１０のいずれかに記載のキャリアデバイス。
  12. 前記材料がはんだとの合金を形成し、前記合金が、前記境界面（１０）において、はんだよりも低い浸入速度を有する、
    請求項１１に記載のキャリアデバイス。
  13. 前記被覆材（２）が、エポキシド、シリコーン、またはシリコーン−エポキシドハイブリッド材料を含んでいる、
    請求項１から請求項１２のいずれかに記載のキャリアデバイス。
  14. 請求項１から請求項１３のいずれかに記載のキャリアデバイスと、前記キャリアデバイス上の半導体チップ（３）とを備えている、電子部品。
  15. 請求項１から請求項１３のいずれかに記載のキャリアデバイスと、前記キャリアデバイス上のオプトエレクトロニクス半導体チップ（３）とを備えている、オプトエレクトロニクス部品であって、前記被覆材（２）が前記キャリア（１）上にハウジング本体として成形されており、前記オプトエレクトロニクス半導体チップ（３）が前記ハウジング本体の中に配置されている、オプトエレクトロニクス部品。
JP2013519015A 2010-07-16 2011-06-27 はんだの浸入に対するはんだ障壁を有する半導体チップのキャリアデバイスと、キャリアデバイスを備えた電子部品およびオプトエレクトロニクス部品 Pending JP2013532898A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102010027313A DE102010027313A1 (de) 2010-07-16 2010-07-16 Trägervorrichtung für einen Halbleiterchip, elektronisches Bauelement mit einer Trägervorrichtung und optoelektronisches Bauelement mit einer Trägervorrichtung
DE102010027313.9 2010-07-16
PCT/EP2011/060742 WO2012007271A2 (de) 2010-07-16 2011-06-27 Trägervorrichtung für einen halbleiterchip, elektronisches bauelement mit einer trägervorrichtung und optoelektronisches bauelement mit einer trägervorrichtung

Publications (1)

Publication Number Publication Date
JP2013532898A true JP2013532898A (ja) 2013-08-19

Family

ID=44509217

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013519015A Pending JP2013532898A (ja) 2010-07-16 2011-06-27 はんだの浸入に対するはんだ障壁を有する半導体チップのキャリアデバイスと、キャリアデバイスを備えた電子部品およびオプトエレクトロニクス部品

Country Status (7)

Country Link
US (1) US9076781B2 (ja)
EP (1) EP2593974A2 (ja)
JP (1) JP2013532898A (ja)
KR (1) KR20130083898A (ja)
CN (1) CN103003965B (ja)
DE (1) DE102010027313A1 (ja)
WO (1) WO2012007271A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015149447A (ja) * 2014-02-07 2015-08-20 ローム株式会社 発光モジュール、発光装置および発光モジュールの製造方法
JP2017092320A (ja) * 2015-11-12 2017-05-25 旭化成エレクトロニクス株式会社 光センサ装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014102810A1 (de) * 2014-03-04 2015-09-10 Osram Opto Semiconductors Gmbh Herstellung optoelektronischer Bauelemente
DE102016103862A1 (de) 2016-03-03 2017-09-07 Osram Opto Semiconductors Gmbh Optoelektronische Leuchtvorrichtung, Träger für einen optoelektronischen Halbleiterchip und optoelektronisches Leuchtsystem
DE102017105235B4 (de) * 2017-03-13 2022-06-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Bauelement mit Verstärkungsschicht und Verfahren zur Herstellung eines Bauelements
DE102019119390A1 (de) * 2019-07-17 2021-01-21 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Gehäuse für ein optoelektronisches bauelement, verfahren zur herstellung eines gehäuses für ein optoelektronisches bauelement, optoelektronisches bauelement und verfahren zur herstellung eines optoelektronischen bauelements
CN115632304A (zh) * 2022-09-30 2023-01-20 青岛海信激光显示股份有限公司 发光芯片和激光器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61107751A (ja) * 1984-10-30 1986-05-26 Nec Kansai Ltd 樹脂モ−ルド型半導体装置
JPH1174555A (ja) * 1997-08-28 1999-03-16 Sharp Corp 電子回路素子
JP2000068303A (ja) * 1998-08-24 2000-03-03 Sony Corp 半導体装置の製造方法
JP2000133845A (ja) * 1998-10-23 2000-05-12 Rohm Co Ltd 半導体発光素子
JP2009049352A (ja) * 2007-08-22 2009-03-05 Yiguang Electronic Ind Co Ltd 電子デバイス装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4183611A (en) * 1976-05-13 1980-01-15 Amp Incorporated Inlaid contact
US4950623A (en) * 1988-08-02 1990-08-21 Microelectronics Center Of North Carolina Method of building solder bumps
US5973337A (en) * 1997-08-25 1999-10-26 Motorola, Inc. Ball grid device with optically transmissive coating
DE10010979A1 (de) * 2000-03-07 2001-09-13 Bosch Gmbh Robert Elektrische Schaltung und Substrat hierzu
US6545344B2 (en) * 2000-06-27 2003-04-08 Texas Instruments Incorporated Semiconductor leadframes plated with lead-free solder and minimum palladium
DE10351120A1 (de) * 2003-11-03 2005-06-09 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Lötstopbarriere
US7615873B2 (en) * 2004-04-21 2009-11-10 International Rectifier Corporation Solder flow stops for semiconductor die substrates
US7474286B2 (en) 2005-04-01 2009-01-06 Spudnik, Inc. Laser displays using UV-excitable phosphors emitting visible colored light
US7365371B2 (en) * 2005-08-04 2008-04-29 Cree, Inc. Packages for semiconductor light emitting devices utilizing dispensed encapsulants
CN101944492A (zh) * 2008-10-20 2011-01-12 联合科技公司 板上收缩封装
DE102008053489A1 (de) * 2008-10-28 2010-04-29 Osram Opto Semiconductors Gmbh Trägerkörper für ein Halbleiterbauelement, Halbleiterbauelement und Verfahren zur Herstellung eines Trägerkörpers
DE102009008738A1 (de) * 2009-02-12 2010-08-19 Osram Opto Semiconductors Gmbh Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61107751A (ja) * 1984-10-30 1986-05-26 Nec Kansai Ltd 樹脂モ−ルド型半導体装置
JPH1174555A (ja) * 1997-08-28 1999-03-16 Sharp Corp 電子回路素子
JP2000068303A (ja) * 1998-08-24 2000-03-03 Sony Corp 半導体装置の製造方法
JP2000133845A (ja) * 1998-10-23 2000-05-12 Rohm Co Ltd 半導体発光素子
JP2009049352A (ja) * 2007-08-22 2009-03-05 Yiguang Electronic Ind Co Ltd 電子デバイス装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015149447A (ja) * 2014-02-07 2015-08-20 ローム株式会社 発光モジュール、発光装置および発光モジュールの製造方法
JP2017092320A (ja) * 2015-11-12 2017-05-25 旭化成エレクトロニクス株式会社 光センサ装置

Also Published As

Publication number Publication date
US20130256862A1 (en) 2013-10-03
WO2012007271A2 (de) 2012-01-19
US9076781B2 (en) 2015-07-07
CN103003965A (zh) 2013-03-27
CN103003965B (zh) 2016-03-16
KR20130083898A (ko) 2013-07-23
DE102010027313A1 (de) 2012-01-19
WO2012007271A3 (de) 2012-03-08
EP2593974A2 (de) 2013-05-22

Similar Documents

Publication Publication Date Title
US20220102166A1 (en) Leadframe package with pre-applied filler material
KR100724030B1 (ko) 반도체 모듈
JP2013532898A (ja) はんだの浸入に対するはんだ障壁を有する半導体チップのキャリアデバイスと、キャリアデバイスを備えた電子部品およびオプトエレクトロニクス部品
JP5340583B2 (ja) 半導体発光装置
US9991220B2 (en) Semiconductor device
US20130307014A1 (en) Semiconductor light emitting device
US8399996B2 (en) Chip carrier
JP2009054690A (ja) リードフレーム構造体
JP2011159701A (ja) 半導体装置およびその製造方法
US20150144985A1 (en) Electronic Device
JPWO2007096975A1 (ja) 半導体装置
JP2006165411A (ja) 半導体装置およびその製造方法
JP2008098285A (ja) 半導体装置
JP2012074456A (ja) リードフレーム、それを用いる半導体装置及び半導体装置の製造方法
JP2006019465A (ja) 半導体パッケージおよびその製造方法
WO2015129185A1 (ja) 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体
JP2017216368A (ja) 発光装置
JP2011076920A (ja) 電子部品、基板ユニット及び情報処理装置
JP2014103382A (ja) 半田ボールおよびこれを用いた印刷回路基板、並びに半導体パッケージ
JP4668729B2 (ja) 半導体装置の製造方法
JP2010278247A (ja) 電子部品内蔵モジュール
JP2019075481A (ja) 電子回路装置
JP2019029441A (ja) 光半導体ユニットの製造方法
JP2015228446A (ja) 半導体パッケージおよび半導体装置
JP2005108945A (ja) 回路モジュールおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140219

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150113

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150710

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151201

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160203

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160726