JPH1174555A - 電子回路素子 - Google Patents

電子回路素子

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JPH1174555A
JPH1174555A JP23299197A JP23299197A JPH1174555A JP H1174555 A JPH1174555 A JP H1174555A JP 23299197 A JP23299197 A JP 23299197A JP 23299197 A JP23299197 A JP 23299197A JP H1174555 A JPH1174555 A JP H1174555A
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Abstract

(57)【要約】 【課題】 遠隔制御の受光装置における耐ノイズ性能を
向上し、しかも小形化を可能にすること。 【解決手段】 ホトダイオード３４とその出力を増幅、
波形整形する半導体チップ３７とを搭載するベース部２
１を備えるベースフレーム１７と、ホトダイオード３４
および半導体チップ３７を覆うシールド部４３を有する
シールドフレーム１８とを、重ね、ベースフレーム１７
の第１リード部２２と、シールドフレーム１８の第２リ
ード部４４とを重ねて、はんだディップによって固定す
る。ベースフレーム１７の第１挿入実装部３０と、シー
ルドフレーム１８の第２挿入実装部６０とは、仮想平面
内で直角であり、配線基板２０に立てて挿入実装され
る。赤外光透過する合成樹脂製パッケージで被覆する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、電子回路素子およ
び受光装置ならびに電子回路素子の製造方法に関し、特
に家庭電化製品およびパーソナルコンピュータなどのオ
フィスオートメーション機器に有利に実施される遠隔制
御のための受光装置ならびに赤外線光空間伝送素子など
の構成に関する。
【０００２】
【従来の技術】先行技術では、遠隔制御の受光装置にお
いて、単一の半導体集積回路チップで、赤外光の受光な
らびに増幅および波形整形などの処理を行う構成を有す
る。赤外線送信機から送信された赤外光デジタル信号
は、前記半導体チップのホトダイオード部の受光面に入
光され、光信号から電気信号に変換され、こうして得ら
れた微弱な電気信号が、その半導体チップでたとえば数
万倍に増幅され、波形整形のためにフィルタ回路および
検波回路で処理され、送信された信号と同様なデジタル
出力信号が得られる。
【０００３】たとえば１０ｍ以上の送受信間距離を必要
とする遠隔制御の受光装置では、上述のように信号増幅
率が非常に大きい。したがって電磁ノイズの悪影響を受
けやすくなる。したがって半導体チップをシールドする
必要がある。
【０００４】上述の先行技術では、単一の半導体チップ
が用いられているので、シールドが困難であり、電磁ノ
イズによって悪影響を受ける。したがって複数の個別的
な電子部品を搭載し、金属製ケースでシールドを施した
構成に比べると、特性面で劣る結果になる。
【０００５】図１４は上述の問題を解決する他の先行技
術の平面図であり、図１５はその断面図である。金属製
リードフレーム１のパッド部２に、ホトダイオードチッ
プ３と、そのホトダイオードチップ３からの電気信号を
増幅および波形整形するもう１つの半導体チップ４とが
搭載される。パッド部２には、屈曲部５を介してシール
ド部６が半導体チップ４を覆うようにして延び、さらに
左右両側壁７が形成される。このシールド部６には、ホ
トダイオード３の受光面に光を導く光透過孔８が形成さ
れる。合成樹脂製パッケージ９によって封止され、この
パッケージ９からは、リード１０が露出する。パッド部
２には、チップ抵抗１１およびチップコンデンサ１２が
搭載され、半導体チップ４に電気的に接続される。さら
にリード部１３，１４が設けられる。
【０００６】半導体チップ４などは、ワイヤボンディン
グ１５，１６されて電気的に接続される。
【０００７】図１４および図１５に示される先行技術で
は、シールド部６によって半導体チップ４を覆うことが
でき、したがって耐ノイズ性能を向上することができる
けれども、新たな問題が発生する。リードフレーム１の
接続部５において参照符１１７，１１８で示されるよう
に２カ所で９０度折り曲げなければならない。したがっ
て製造が困難であり、パッド部２とシールド部６との間
隔ｄ１を比較的大きくしなければならず、これによって
パッケージ９の厚み（図１５の左右方向の厚み）を薄く
することができず、構成が大形化する。またこの折り曲
げ加工時に、ワイヤボンド部１５，１６が損傷しないよ
うにしなければならず、製造が困難である。
【０００８】さらに図１４および図１５の先行技術で
は、リード部１０，１３，１４は直線状であり、配線基
板に立てて置く構成としたとき、自立が可能であるよう
にするために、リード部１０，１３，１４の厚みを０．
４ｍｍ以上とする必要がある。そのようにすると高密度
実装、小形化に限界がある。リード部品１０，１３，１
４の板厚を薄くして高密度実装、小形化を可能にする
と、それらのリード部１０，１３，１４の強度が低下
し、配線基板上で自立性がなくなってしまう。このよう
な自立性がない構造では、パッケージ９を配線基板上に
保持するためのホルダなどを、別途、設ける必要があ
る。
【０００９】
【発明が解決しようとする課題】本発明の目的は、耐ノ
イズ性能を向上し、構成を小形化し、しかも高密度実装
が可能であり、さらに配線基板に挿入実装して自立性を
確保することができるようにした電子回路素子を提供す
ることである。
【００１０】
【課題を解決するための手段】本発明は、ベース部と、
ベース部と同一の金属板から成る第１リード部とを有す
るベースフレームと、ベース部上に搭載され、第１リー
ド部に電気的に接続される電子回路チップと、ベース部
上の電子回路チップを覆うシールド部と、シールド部と
同一の金属板から成り、第１リード部に少なくとも部分
的に重なる第２リード部とを有するシールドフレーム
と、第１リード部と第２リード部とを固定するはんだ
と、ベースフレームと電子回路チップとシールド部とを
封止する合成樹脂製パッケージとを含むことを特徴とす
る電子回路素子である。
【００１１】本発明に従えば、電子回路チップがベース
部上に搭載されたベースフレームに、シールドフレーム
を重ねてシールド部によって電子回路チップを覆うよう
にしたので、電磁シールドが確実になるとともに、ベー
ス部とシールド部とを近接することが容易に可能であ
り、製造が容易であるとともに小形化が可能であり、ワ
イヤボンドにシールド部などが不所望に接触するおそれ
がなく、または製造時に不所望にワイヤボンドに接触す
ることはなく、品質が安定化されるとともに、製造が極
めて容易である。
【００１２】さらに本発明に従えば、ベースフレームの
第１リード部とシールドフレームの第２リード部とは、
少なくとも部分的に重なるように構成され、はんだによ
って固定されるので、これらのリード部の強度を大きく
することができる。したがって配線基板にリード部を挿
入して自立性を確保することができる。
【００１３】さらに第１および第２リード部は上述のよ
うに少なくとも部分的に重ねられて固定されるので、第
１リード部および第２リード部の厚みを、それぞれ小さ
くすることができる。これによって高密度実装が可能に
なり、さらに小形化が図られることになる。
【００１４】一般的にいえば、複数の隣接するリード部
の間隔は、そのリード部を構成する金属板の厚み未満に
して高密度化することは、製造上困難である。本発明で
は、第１リード部と第２リード部とを薄くし、これらの
第１および第２リード部を重ねてはんだで固定すること
によって、強度の向上を図ることができるとともに、隣
接するリード部相互間の間隔を小さくし、高密度化が上
述のように可能になる。
【００１５】また本発明は、シールド部は、電子回路チ
ップの上方を覆うシールド部本体と、シールド部本体に
連なり、電子回路チップの外周を覆う外周部とを有する
ことを特徴とする。
【００１６】本発明に従えば、シールドフレームのシー
ルド部は、ベース部および電子回路チップから距離をあ
けて上方を覆うシールド部本体と、電子回路チップの外
周を覆う外周部とを有し、これによって耐シールド性能
を向上することができる。このことは特に、電子回路チ
ップ、たとえば半導体集積回路チップにおける電気信号
の増幅率が大きい構成では、耐ノイズ性能を向上するこ
とが重要である。
【００１７】また本発明は、ベースフレームの厚みは、
シールドフレームの厚みを超える値に選ばれることを特
徴とする。
【００１８】本発明に従えば、ベースフレーム厚みを、
たとえば０．２ｍｍとし、シールドフレームの厚みをた
とえば０．１０〜０．１５ｍｍに選ぶ。シールドフレー
ムのシールド部は、電子回路チップを覆って電磁シール
ドを達成する機能を有していてもよく、したがってシー
ルドフレームの金属板の厚みを、薄くすることができ
る。またこのような薄いシールドフレームの第２リード
部を補強する働きを果す。
【００１９】ベースフレームはシールドフレームよりも
厚くし、電子回路チップが搭載されるのに充分な強度を
有する。
【００２０】また本発明は、パッケージは、第１および
第２リード部を部分的に封止し、このパッケージによっ
て封止された第１および第２リード部の相互の対向する
面に、第１および第２リード部の全幅にわたって凹溝が
形成されることを特徴とする。
【００２１】本発明に従えば、第１リード部の全幅にわ
たる凹溝が形成されるとともに、第２リード部の全幅に
わたる凹溝が形成され、これらの凹溝は、第１および第
２リード部の相互に対向する面に形成され、合成樹脂製
パッケージで封止されるので、溶融はんだに第１および
第２リード部のパッケージから露出した部分をたとえば
浸漬してはんだディップした際に、溶融はんだの表面張
力によって第１および第２リード部からパッケージ内に
入り込んだ溶融はんだは、凹溝で停止し、それ以上内方
に侵入することが防がれる。これによって溶融はんだの
悪影響による故障などを防ぐことができる。
【００２２】凹溝は、第１および第２リード部の長手方
向、すなわち軸線方向の同一位置に形成されてもよいけ
れども、それらの軸線方向に相互にずれていてもよい。
【００２３】また本発明は、第１および第２リード部
は、基端部寄りで相互に異なる重なり部と、重なり部に
連なり、遊端部寄りでずれている挿入実装部とを有し、
挿入実装部は、第１および第２リード部の軸線に垂直な
仮想平面内で、相互に角度θをなしていることを特徴と
する。
【００２４】本発明に従えば、第１および第２リード部
の基端部寄り、すなわちベース部およびシールド部寄り
の部分は、相互に重なって前述のようにはんだで固定さ
れ、重なり部を形成する。これらの第１および第２リー
ド部の遊端部寄りの部分は、配線基板の取付け孔を挿通
してその配線基板のランドにはんだ付けされる挿入実装
部を形成する。
【００２５】特に本発明に従えば、リード部は、第１お
よび第２リード部によって構成され、これらの挿入実装
部が、第１および第２リード部の長手方向である軸線
（後述の図１の上下方向）に垂直な仮想平面内で、相互
にたとえば９０度の角度θをなし、したがって自立性を
確保して希望する正確な姿勢で本件電子回路素子を配線
基板に立てて置くことができる。
【００２６】また本発明は、（ａ）ベースフレームであ
って、ベース部と、ベース部と同一の金属板から成り、
ベース部とともに一平面内に形成される第１リード部と
を有し、第１リード部は、ベース部に連なる第１中央リ
ード部と、第１中央リード部の左右両側方に間隔をあけ
て配置される一対の第１側リード部とを有し、各第１側
リード部は、第１中央リード部に平行であり、基端部寄
りの第１側重なり部と、第１側重なり部に連なり、遊端
部寄りで外側方に延びる第１外側延在部と、第１外側延
在部に連なり、第１中央リード部と平行に延びる第１挿
入実装部とを有するベースフレームと、（ｂ）ベース部
上に搭載され、第１中央リード部および第１側重なり部
とに電気的に接続される電子回路チップと、（ｃ）シー
ルドフレームであって、ベース部上の電子回路チップを
覆うシールド部と、シールド部と同一の金属板から成る
第２リード部とを有し、第２リード部は、シールド部に
連なる立上り部と、立上り部に連なり、第１中央リード
部に全長にわたって重なる第２中央リード部と、第２中
央リード部の左右両側方に間隔をあけて配置される一対
の第２側リード部とを有し、各第２側リード部は、第１
側重なり部に重なり、基端部寄りの第２側重なり部と、
第２側重なり部に連なり、第１側延在部に重なり、遊端
部寄りで外側方に延びる第２外側延在部と、第２外側延
在部に連なり、第１挿入実装部の長手方向途中まで重な
り、第２側リード部と平行に延びる垂下部と、垂下部に
連なり、垂下部の厚み方向に相互に逆方向にほぼ直角に
屈曲して延びる屈曲部と、屈曲部に連なり、第２側リー
ド部と平行に延び、第１および第２中央リード部の軸線
に垂直な仮想平面内で、第１挿入実装部と相互にほぼ９
０度の角度θをなしている第２挿入実装部とを有するシ
ールドフレームと、（ｄ）第１中央リード部と第２中央
リード部とを固定し、第１側重なり部と第２側重なり部
とを固定し、第１外側延在部と第２外側延在部の基端部
寄りの部分とを固定するはんだと、（ｅ）ベース部と第
１中央リード部の基端部と電子回路チップとシールド部
と第２リード部の基端部とを封止する合成樹脂製パッケ
ージとを含むことを特徴とする電子回路素子である。
【００２７】本発明に従えば、ベースフレームおよびシ
ールドフレームは、図１４および図１５に関連して述べ
た先行技術に比べて薄くすることができ、したがってベ
ースフレームの第１中央リード部と左右一対の第１側リ
ード部との間隔を小さくして高密度化が可能であり、同
様に、シールドフレームの第２中央リード部と第２側リ
ード部との間を小さくして高密度化が可能である。
【００２８】さらに第１側リード部は、外側方で第１外
側延在部が延びて、第１挿入実装部が形成され、これに
よって第１中央リード部と第１挿入実装部との間隔を大
きくし、配線基板への挿入実装が容易である。このこと
はシールドフレームに関しても同様であり、すなわち第
２側リード部は第２外側延在部から垂下部を有し、垂下
部の第２中央リード部から遠ざかった側部で屈曲部が連
なる。したがって第２中央リード部と屈曲部との間隔を
大きくして、配線基板への実装を容易にすることができ
る。
【００２９】さらに本発明に従えば、一対の第２側リー
ド部は、第２中央リード部に関して左右で、屈曲部は第
２中央リード部および垂下部の厚み方向に相互に逆方向
（後述の図３の左右方向）に延び、したがって第１およ
び第２リード部によって本件電子回路素子を配線基板に
希望する姿勢で正確に立てて置くことが可能になり、正
確な実装姿勢を得ることができる。
【００３０】また本発明は、（ａ）ベースフレームであ
って、ベース部と、ベース部と同一の金属から成り、ベ
ース部とともに一平面内に形成される第１リード部とを
有し、第１リード部は、ベース部に連なる第１中央リー
ド部と、第１中央リード部の左右両側方に間隔をあけて
配置される一対の第１側リード部とを有し、各第１側リ
ード部は、第１中央リード部に平行であり、基端部寄り
の第１側重なり部と、第１側重なり部に連なり、遊端部
寄りで外側方に延びる第１外側延在部と、第１外側延在
部に連なり、第１中央リード部と平行に延びる第１挿入
実装部とを有するベースフレームと、（ｂ）ベース部上
に搭載され、ベース部とは反対側に臨む受光面を有する
受光用半導体チップと、（ｃ）ベース部上に、受光用半
導体チップよりも第１リード部寄りで、搭載され、受光
用半導体チップのワイヤボンド接続されるとともに、第
１側リード部の基端部にワイヤボンド接続され、受光用
半導体チップからの出力信号を処理する処理用半導体チ
ップと、（ｄ）シールドフレームであって、受光用半導
体チップと処理用半導体チップとを覆い、受光面に対応
する光透過孔が形成されるシールド部本体と、少なくと
も受光用半導体チップの左右両側方と、第１リード部と
は反対側とを、囲む外周部とを有するシールド部と、シ
ールド部と同一の金属板から成る第２リード部とを有
し、第２リード部は、シールド部に連なる立上り部と、
立上り部に連なり、第１中央リード部に全長にわたって
重なる第２中央リード部と、第２中央リード部の左右両
側方に間隔をあけて配置される一対の第２側リード部と
を有し、各第２側リード部は、第１側重なり部に重な
り、基端部寄りの第２側重なり部と、第２側重なり部に
連なり、第１側延在部に重なり、遊端部寄りで外側方に
延びる第２外側延在部と、第２外側延在部に連なり、第
１挿入実装部の長手方向途中まで重なり、第２側リード
部と平行に延びる垂下部と、垂下部に連なり、垂下部の
厚み方向に相互に逆方向にほぼ直角に屈曲して延びる屈
曲部と、屈曲部に連なり、第２側リード部と平行に延
び、第１および第２中央リード部の軸線に垂直な仮想平
面内で、第１挿入実装部と相互にほぼ９０度の角度θを
なしている第２挿入実装部とを有するシールドフレーム
と、（ｅ）第１中央リード部と第２中央リード部とを固
定し、第１側重なり部と第２側重なり部とを固定し、第
１外側延在部と第２外側延在部の基端部寄りの部分とを
固定するはんだと、（ｆ）ベース部と第１中央リード部
の基端部と受光用半導体チップと処理用半導体チップと
シールド部と第２リード部の基端部とを封止し、少なく
とも受光面直上は透光性である合成樹脂製パッケージと
を含むことを特徴とする受光装置である。
【００３１】本発明の受光装置に従えば、ホトダイオー
ドなどの受光用半導体チップと、その受光用半導体チッ
プからの光信号を電気信号に変換した出力を増幅および
波形整形などして処理する処理用半導体チップとを、ベ
ースフレームのベース部に搭載し、処理用半導体チップ
は受光用半導体チップよりも第１リード部寄り、すなわ
ち第１リード部の基端部寄りに配置され、したがって処
理用半導体チップは、シールド部によってシールドが容
易に行われ、耐シールド性能を向上することができる。
【００３２】さらにシールドフレームのシールド部本体
には、受光用半導体チップの受光面に光を導く光透過孔
が形成され、この受光用半導体チップを外周部が囲んで
シールドするので、受光用半導体チップの耐シールド性
能をも向上することができる。
【００３３】本発明の実施の一形態では、このシールド
部の外周部のベース部側の端面を、ベース部上に当接し
て配置することによって、強度の向上を図ることがで
き、製造が容易になり、合成樹脂製パッケージのたとえ
ばトランスファモールドなどの成形時の品質を向上する
ことができる。
【００３４】この受光装置はまた、前述の請求項７と同
様な作用が達成される。
【００３５】また本発明は、ベース部と、ベース部と同
一の金属板から成る第１リード部とを有するベースフレ
ームの前記ベース部上に電子回路チップを搭載し、ベー
ス部上の電子回路チップを覆うシールド部と、シールド
部と同一の金属板から成り、第１リード部に少なくとも
部分的に重なる第２リード部とを有するシールドフレー
ムを設け、第１リード部と第２リード部とを一対の金型
で相互の近接方向に圧接した状態で、ベースフレームと
電子回路チップとシールド部とを、合成樹脂製パッケー
ジによって封止し、前記封止後、第１リード部と第２リ
ード部とをはんだによって固定し、はんだによる固定
後、第１リード部と第２リード部との遊端部寄りの挿入
実装部が、第１および第２リード部の軸線に垂直な仮想
平面内で、相互に角度θをなすように、屈曲することを
特徴とする電子回路素子の製造方法である。
【００３６】本発明の電子回路素子の製造方法に従え
ば、電子回路チップを電子フレームのベース部上に搭載
した後、シールドフレームをベースフレームに重ね、そ
の後、たとえばトランスファモールドの一対の金型で第
１および第２リード部を相互の近接方向に圧接した状態
で、合成樹脂製パッケージによって封止し、この封止
後、第１リード部と第２リード部とをはんだによって固
定し、はんだがパッケージ内方に入り込むのを抑制し、
このはんだ付け後、第１および第２リード部の挿入実装
部の屈曲作業を行うようにしたので、この屈曲時に、第
１および第２リード部が相互に位置ずれを生じるおそれ
はない。
【００３７】
【発明の実施の形態】図１は、本発明の実施の一形態の
分解斜視図である。電子回路素子である遠隔制御の受光
装置１６は基本的には、１枚の金属板によって製造され
るベースフレーム１７と、もう１枚の金属板によって製
造されるシールドフレーム１８と、合成樹脂製パッケー
ジ１９とを含み、印刷配線基板（以下、単に配線基板と
略称する場合がある）２０に立てて置かれて、挿入実装
される。
【００３８】図２は受光装置１６の正面図であり、図３
はその受光装置１６の側面図である。ベースフレーム１
７の上にシールドフレーム１８が重ねられ、パッケージ
１９によって部分的に覆われる。シールドフレーム１８
には、後述の第２中央リード部５２と、後述の第２側リ
ード部５３ａ，５３ｂとを有する。
【００３９】図４はベースフレーム１７の製造途中にお
ける平面図であり、図５は図４の切断面線Ｖ−Ｖから見
た断面図である。ベースフレーム１７は、基本的にはベ
ース部２１と、このベース部２１と同一の金属板から成
り、ベース部２１とともに一平面内に形成される第１リ
ード部２２とを有する。第１リード部２２は、完成後の
状態が図１および図２に示されるように、ベース部２１
に連なる第１中央リード部２４と、この第１中央リード
部２４の図２における左右両側方に間隔をあけて配置さ
れる一対の第１側リード部２５ａ，２５ｂとを有する。
以下の説明では、各参照符における添え字ａ，ｂを省略
して総括的に数字だけで表す場合がある。
【００４０】各第１側リード部２５は、第１中央リード
部２４に平行であり、基端部２６寄りの第１側重なり部
２７と、第１側重なり部２７に連なり、遊端部２８寄り
（図４の下方）で外側方に延びる第１外側延在部２９
と、第１外側延在部２９に連なり、第１中央リード部２
４と平行に延びる第１挿入実装部３０とを有する。第１
中央リード部２４と第１外側延在部２９とは、タイバー
３１によって、第１リード部２２の長手方向、すなわち
図４の上下方向である軸線方向に垂直に、すなわち幅方
向に延びて一体的に連結されて形成されている。第１リ
ード部２２の遊端部２８は、ガイドバー３２によって幅
方向に連なって一体的な形成される。
【００４１】タイバー３１には、第１中央リード部２４
の軸線に平行に、基端部２６側（図４の上方）に平行に
両外方で延びる補強部３３が、第１側リード部２７との
間でそれぞれ形成される。
【００４２】ベース部２１上には、受光用半導体チップ
はホトダイオード３４が電気絶縁性接着剤３５によって
固定されて搭載される。このホトダイオード３４の受光
面３６は、ベース部２１とは反対側（図５の左方）に臨
む。
【００４３】ベース部２１上にはまた、ホトダイオード
３４よりも第１リード部２２寄り（すなわち図４および
図５の下方）で、処理用半導体チップ３７が、銀ペース
トなどの導電性接着剤３８によって固定されて搭載され
る。ホトダイオード３４と処理用半導体チップ３７と
は、金などの導線から成るワイヤボンド３９によって電
気的に接続される。また同様に導線４０によって第１重
なり部２２の第２リード部１８とは部分的に重ならない
基端部２６寄りの端部に、ワイヤボンド接続される。
【００４４】処理用半導体チップ３７は、ホトダイオー
ド３４からの光信号が変換された電気信号を受信し、そ
の電気信号を高利得で増幅し、波形整形して導出する機
能を達成し、増幅回路を含む。さらにこの処理用半導体
チップ３７は、フィルタ回路および検波回路などを含ん
でいる。こうして得られた処理用半導体チップ３７から
のデジタル出力信号は、第１中央リード部２４および各
第１側リード部３０間から、導出される。
【００４５】図６はシールドフレーム１８の平面図であ
り、図７はそのシールドフレーム１８の切断面線ＶＩＩ
−ＶＩＩから見た断面図である。さらに図８は、図６の
切断面線ＶＩＩＩ−ＶＩＩＩから見た断面図である。製
造時におけるシールドフレーム１８は基本的には、シー
ルド部４３と、このシールド部４３と同一の金属板から
成る第２リード部４４とを有する。シールド部４３は、
シールド本体４５と、外周部４６とを有する。外周部４
６は、少なくともホトダイオード３４の図４および図６
の左右両側方を囲む側部４７と、第１および第２リード
部２２，４４とは反対側である基端部側（図６および図
７の上方）を囲む端部４８とを有する。こうして形成さ
れる収納空間４９内には、ホトダイオード３４と処理用
半導体チップ３７が収納されて覆われる。シールド部本
体４５には、ホトダイオード３４の受光面３６に対応し
て光透過孔５０が形成される。
【００４６】第２リード部４４は、シールド部４３のシ
ールド部本体４５に連なる立上り部５１と、この立上り
部５１に連なり、前述のベースフレーム１７における第
１中央リード部２４に全長にわたって重なる第２中央リ
ード部５２と、第２中央リード部５２の図６における左
右両側方に間隔をあけて配置される一対の第２側リード
部５３とを有する。
【００４７】第２側リード部５３は、前述の第１側重な
り部２７に重なり、基端部５４寄りの第２側重なり部５
５と、第２側重なり部５５に連なり、第１側延在部２９
に重なり、遊端部５６寄りで外側方に延びる第２外側延
在部５７ａ，５７ｂと、第２外側延在部５７に連なり、
第１挿入実装部３０の長手方向（図４〜図７の上下方
向）の途中まで重なり、第２中央リード部５２および第
２側リード部５５と平行に延びる垂下部５８と、垂下部
５８に連なる屈曲部５９と、屈曲部５９に連なり、第２
中央リード部５２および第２側リード部５５と平行に延
びる第２挿入実装部６０とを有する。
【００４８】タイバー６１は、第２外側延在部５７を含
み、第２側重なり部５５と垂下部５８とに一体的に連な
る。ガイドバー６２は、第２中央リード部５２と第２挿
入実装部６０との遊端部５６を一体的に連ねる。
【００４９】ベースフレーム１７とシールドフレーム１
８とは、金属製であって、たとえば鉄から成り、または
鉄とニッケルとの合金などから成り、Ａｕめっきが施さ
れていてもよい。パッケージ１９に覆われる部分では、
このようなめっきが施されていなくてもよい。ベースフ
レーム１７の厚みは、たとえば０．２ｍｍであり、ホト
ダイオード３４および処理用半導体チップ３７を安定し
て支持することができる強度を有する。シールドフレー
ム１８の厚みは、０．１０〜０．１５ｍｍであり、シー
ルド部４３によるシールドの目的を達成するためおよび
第１リード部２２の補強を行うために、ベースフレーム
１７よりも薄くてよい。
【００５０】図４および図５に明らかに示されるよう
に、パッケージ１９によって覆われる第１リード部２２
の基端部２６寄りで、第１中央リード部２４と、第１側
重なり部２７と補強部３３とには、第２リード部４４に
対向する表面に、図４の左右方向である全幅にわたって
凹溝６３が形成される。凹溝６３の断面形状は、Ｕ字状
であってもよく、Ｖ字状であってもよい。同様にして図
７に明らかに示されるように、パッケージ１９で覆われ
る第２リード部４４の基端部５４付近には、第２中央リ
ード部５２と第２重なり部５５と補強部６４には、全幅
にわたって延びる凹溝６５が、第１リード部２２に対向
する表面に形成される。凹溝６５は、前述の凹溝６３と
同様な断面形状で形成される。
【００５１】補強部６４は、第２中央リード部５２と第
２側重なり部５５との間でタイバー６１から基端部５４
に向けて延び、前述の立上り部５１と、同様な立上り部
を介して、シールド部本体４５に連なる。
【００５２】パッケージ１９は、透明な熱硬化性エポキ
シ樹脂に、粉末染料を拡散して混合した材料が用いられ
る。この染料は、赤外光を透過し、かつ可視光を遮断す
る光学的特性を有する。
【００５３】ベース部２１には、ホトダイオード３４と
処理用半導体チップ３７との間に、透孔６６が幅方向
（図４の左右方向）に延びて形成される。この透孔６６
を形成することによって、電気絶縁性接着剤３５が処理
用半導体チップ３７側にはみ出して移動することはな
く、また導電性接着剤３８がホトダイオード３４側には
み出して移動することがない。これによってホトダイオ
ード３４と処理用半導体チップ３７とが、ベース部２１
上に、高品質で固定されることができる。
【００５４】本発明の実施の一形態である受光装置１６
の製造手順を述べる。図４および図５に示されるよう
に、ベースフレーム１７のベース部２１にホトダイオー
ド３４と処理用半導体チップ３７とを搭載し、ワイヤ３
９，４０などによってワイヤボンド接続を行う。また図
６および図７に示されるシールドフレーム１８を準備す
る。
【００５５】その後、ベースフレーム１７上に、シール
ド部４３を重ねて、シールド部４３によってホトダイオ
ード３４と処理用半導体チップ３７とを覆う。この状態
でシールド部４３の側部４７と端部４８とを含む外周部
４６の端面６７は、ベース部２１のホトダイオード３４
および処理用半導体チップ３７が搭載された表面の外周
部付近に当接して支持され、これとともに第１リード部
２２と第２リード部４４とが当接して重なる。
【００５６】このようにしてベースフレーム１７とシー
ルドフレーム１８とを重ねた状態の平面は、図９に示さ
れ、その側面は図１０に示される。
【００５７】凹溝６３，６５は、第１および第２リード
部２２，４４の軸線方向（図４〜図７の上下方向）の同
一位置に、図示のように形成されてもよいけれども、そ
の軸線方向にずれて形成されてもよく、これらの凹溝６
３，６５が重なっていなくてもよい。このようにして外
周部４６の端面６７がベース部２１の表面に当接するこ
とによって、シールド部４３とホトダイオード３４およ
び処理用半導体チップ３７と厚み方向（図５、図７およ
び図１０の左右方向）の隙間が安定して設定される。し
たがってワイヤボンドおよび導線３９，４０がシールド
部４３の空間４９側の内面に接触するおそれはない。
【００５８】次に、図１０に仮想線で示されるように、
トランスファモールド方式で、金型６８，６９を用いて
第１および第２リード部２２，４４を相互の近接方向に
圧接した状態で、前述の熱硬化性エポキシ樹脂と染料と
の混合材料を注入して成形し、こうしてパッケージ１９
で、ベースフレーム１７とシールドフレーム１８の各一
部、さらにホトダイオード３４および処理用半導体チッ
プ３７などを封止する。金型６８，６９の挟み込み圧力
によって、第１および第２リード部２２，４４の基端部
２６，５４付近が密着された状態に保たれて、成形が行
われる。パッケージ１９には、受光面３６に対応して凸
レンズ部７０が形成され、集光効率を向上することがで
きる。
【００５９】パッケージ１９の形成後、図１１の斜線を
施して示すようにタイバー３１，６１を、第１および第
２リード部２２，４４の軸線方向に平行に切断除去す
る。図１２は、図１１のタイバー６１およびガイドバー
６２の切断前におけるパッケージ１９完成後の側面図で
ある。またガイドバー３２，６２を、図１の斜線を施し
て示すように切断して除去する。タイバー３１，６１の
切断と同時に、補強部３３，６４を、図１１の斜線を施
して示すように、切断をする。こうしてベース部２１お
よびシールド部４３は、第１および第２中央リード部２
４，５２と電気的に接続された状態となり、これらの第
１および第２中央リード部２４，５２は、接地電位とさ
れる。
【００６０】その後、パッケージ１９から露出している
第１および第２リード部２２，４４の全体を、溶融はん
だに浸漬してはんだディップ工程を行う。こうして第１
および第２リード部２２，４４の重なり部分が電気的お
よび機械的に接合され、また強度が向上される。溶融は
んだがパッケージ１９内ではい上がることは、前述の凹
溝６３，６５によって防止することができる。
【００６１】はんだ付け後、第２リード部４４の垂下部
５８ａの折曲げ線７２で屈曲部５９ａを角度θをなして
屈曲加工する。また垂下部５８ｂの折曲げ線７３で屈曲
部５９ｂを角度θをなして屈曲加工する。本発明の実施
の一形態では、θ＝９０度である。折曲げ線７２，７３
は、第１および第２中央リード部２４，５２から遠ざか
った垂下部５８ａ，５８ｂの側部の延長線上にある。
【００６２】垂下部５３は、第１挿入実装部３０の長手
方向（図４〜図７の上下方向）の途中まで重なってい
る。屈曲部５９ａ，５９ｂは、垂下部５８ａ，５８ｂの
厚み方向（図２および図６の紙面に垂直方向、図３の左
右方向）に相互に逆方向であり、一方の屈曲部５９ａ
は、図２では手前に突出し、また他方の屈曲部５９ｂ
は、背後に屈曲している。こうして第２挿入実装部６０
は、第１および第２側リード部５５、したがって第１お
よび第２中央リード部２４，５２と平行に延び、しかも
第１および第２中央リード部２４，５２の軸線に垂直な
（すなわち図２および図３の紙面に垂直な水平面であ
る）仮想平面内で、第１挿入実装部３０と相互に前述の
角度θをなしている。これによって第１および第２リー
ド部２２，４４の自立性が確保される。
【００６３】図１および図２に示されるように、配線基
板２０に設けられる取付け孔１２０，１２１には第１挿
入実装部３０ａ，３０ｂがそれぞれ挿通され、取付け孔
１２２，１２３には第２挿入実装部６０ａ，６０ｂがそ
れぞれ挿通され、取付け孔１２４には第１および第２中
央リード部２４，５２が重なった状態で挿通される。こ
の状態で第１挿入実装部３０、第２挿入実装部６０、第
１および第２中央リード部２４，５２は、配線基板２０
のランド１３０，１３１，１３２，１３３，１３４には
んだ付けされる。また屈曲部５９ａ，５９ｂの下端面１
４０ａ，１４０ｂは、配線基板２０の上面に当接して、
受光装置１６が位置決めされる。
【００６４】図１３は、本発明の実施の他の形態の側面
図である。この実施の形態では、ベースフレーム１７の
背後にさらに半導体チップなどの電子回路チップ７５を
固定し、もう１つのシールドフレーム７６を、シールド
フレーム１８とは反対側で、ベースフレーム１７に重ね
る。シールドフレーム７６は、前述のシールドフレーム
１８と同様な構成を有する。本発明の実施の他の形態で
は、１または複数のベースフレーム１７と、１または複
数のシールドフレーム１８，７６とが、さらに多数、重
ねられて構成されてもよい。
【００６５】本発明は、遠隔制御の受光装置のために関
連して実施されるだけでなく、その他の電子回路素子に
関連して、広範囲に実施することができる。本発明で、
ホトダイオード３４と処理用半導体チップ３７とが個別
的にベース部２１に取付けられる構造だけでなく、それ
らの構成要素３４，３７がたとえば単一の半導体チップ
に構成された場合などにおいても、本発明を実施するこ
とができる。
【００６６】
【発明の効果】請求項１記載の本発明によれば、ベース
フレームとシールドフレームとを重ねて構成されるの
で、ベースフレームのベース部上の電子回路チップに近
接してシールドフレームのシールド部を配置することが
でき、これによって厚みを小さくして電磁シールドを確
実に行いながら、小形化を達成することが容易に可能で
あるとともに、製造が容易である。
【００６７】また本発明によれば、第１および第２リー
ド部を重ねてはんだ付けするので、強度を大きくして自
立性を確保し、配線基板に挿入実装して立てて置くこと
ができる。
【００６８】さらに本発明によれば、このような第１お
よび第２リード部の強度を確保しつつ、これらの第１お
よび第２リード部を薄くすることができるので、隣接す
るリード部の間隔を小さくし、高密度化が可能である。
このことによってもまた、小形化が可能になる。
【００６９】請求項２記載の本発明によれば、電子回路
チップを、シールド部本体だけでなく外周部によって覆
うようにしたので、耐シールド性能を向上することがで
きる。
【００７０】請求項３記載の本発明によれば、電子回路
チップが搭載されるベースフレームは、シールドフレー
ムよりも厚くし、これによって正確な組立作業を行うこ
とができ、これに対してシールドフレームは、ベースフ
レームよりも薄くして、電子回路チップのシールド機能
を充分に達成するとともに、第１リード部の補強を、第
２リード部によって行うことができる。
【００７１】請求項４記載の本発明によれば、パッケー
ジ内方で第１および第２リード部には凹溝を相互の対向
する面に形成し、たとえばはんだディップ時に、溶融は
んだが第１および第２リード部の微小な隙間を通ってパ
ッケージ内方に大きく侵入することを抑制することがで
き、品質の向上を図ることができるようになる。
【００７２】請求項５記載の本発明によれば、第１およ
び第２リード部の挿入実装部は、相互に角度θをなして
いるので、本件電子回路素子を配線基板に立てて実装
し、その姿勢を正確に保つことが、大きな強度で可能に
なる。
【００７３】請求項６記載の本発明によれば、ベースフ
レームの第１外側延在部から第２挿入実装部が連なるの
で、第１中央リード部と第１挿入実装部との間隔を大き
くし、こうして高密度化を図りながら、配線基板への挿
入実装形の電子回路素子を容易に実現することができ
る。同様にしてシールドフレームは第２外側延在部から
垂下部を経て屈曲部から第２挿入実装部に連なるので、
第２中央リード部と、垂下部および第２挿入実装部との
間隔を大きくし、配線基板への挿入実装を、高密度化を
図りながら、容易に可能にすることができる。
【００７４】請求項７記載の本発明によれば、前述の請
求項１，６と同様な効果が達成されるとともに、赤外光
などの光は、シールド部本体の光透過孔を経て受光面に
受光され、このシールド部本体には外周部が連なるの
で、処理用半導体チップだけでなく、受光用半導体チッ
プの電磁シールドが確実に行われるようになる。
【００７５】請求項８記載の本発明によれば、たとえば
トランスファモールドなどによって一対の金型で第１お
よび第２リード部を圧接した状態で合成樹脂製パッケー
ジによって封止し、その後はんだ付けして第１および第
２リード部を固定し、その後、挿入実装部を屈曲加工す
るようにしたので、第１および第２リード部が正確に重
ねられた状態で屈曲加工が可能になり、正確に製造する
ことができるようになる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の分解斜視図である。
【図２】受光装置１６の正面図である。
【図３】受光装置１６の側面図である。
【図４】ベースフレーム１７の製造途中における平面図
である。
【図５】図４の切断面線Ｖ−Ｖから見た断面図である。
【図６】シールドフレーム１８の平面図である。
【図７】シールドフレーム１８の切断面線ＶＩＩ−ＶＩ
Ｉから見た断面図である。
【図８】図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た断
面図である。
【図９】ベースフレーム１７とシールドフレーム１８と
を重ねた状態の平面図である。
【図１０】ベースフレーム１７とシールドフレーム１８
とを重ねた状態の側面図である。
【図１１】パッケージ１９の形成後、切断した図であ
る。
【図１２】図１１のタイバー６１およびガイドバー６２
の切断前におけるパッケージ１９完成後の側面図であ
る。
【図１３】本発明の実施の他の形態の側面図である。
【図１４】他の先行技術の平面図である。
【図１５】他の先行技術の断面図である。
【符号の説明】
１６ 遠隔制御の受光装置 １７ ベースフレーム １８，７６ シールドフレーム １９ 合成樹脂製パッケージ ２０ 印刷配線基板 ２１ ベース部 ２２ 第１リード部 ２４ 第１中央リード部 ２５ 第１側リード部 ２６，５４ 基端部 ２７ 第１側重なり部 ２８，５６ 遊端部 ２９ 第１外側延在部 ３０ 第１挿入実装部 ３１，６１ タイバー ３２，６２ ガイドバー ３３，６４ 補強部 ３４ ホトダイオード ３５ 電気絶縁性接着剤 ３６ 受光面 ３７ 処理用半導体チップ ３８ 導電性接着剤 ３９ ワイヤボンド ４０ 導線 ４３ シールド部 ４４ 第２リード部 ４５ シールド本体 ４６ 外周部 ４９ 収納空間 ５０ 光透過孔 ５１ 立上り部 ５２ 第２中央リード部 ５３ 第２側リード部 ５５ 第２側重なり部 ５７ 第２外側延在部 ５８ 垂下部 ５９ 屈曲部 ６０ 第２挿入実装部 ６３ 凹溝 ６５ 凹溝 ６６ 透孔 ６７ 端面 ６８，６９ 金型 ７０ 凸レンズ部 ７２，７３ 折曲げ線 ７５ 電子回路チップ
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｂ 10/22 Ｈ０５Ｋ 9/00

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ベース部と、ベース部と同一の金属板か
    ら成る第１リード部とを有するベースフレームと、 ベース部上に搭載され、第１リード部に電気的に接続さ
    れる電子回路チップと、 ベース部上の電子回路チップを覆うシールド部と、シー
    ルド部と同一の金属板から成り、第１リード部に少なく
    とも部分的に重なる第２リード部とを有するシールドフ
    レームと、 第１リード部と第２リード部とを固定するはんだと、 ベースフレームと電子回路チップとシールド部とを封止
    する合成樹脂製パッケージとを含むことを特徴とする電
    子回路素子。
  2. 【請求項２】 シールド部は、 電子回路チップの上方を覆うシールド部本体と、 シールド部本体に連なり、電子回路チップの外周を覆う
    外周部とを有することを特徴とする請求項１記載の電子
    回路素子。
  3. 【請求項３】 ベースフレームの厚みは、シールドフレ
    ームの厚みを超える値に選ばれることを特徴とする請求
    項１または２記載の電子回路素子。
  4. 【請求項４】 パッケージは、第１および第２リード部
    を部分的に封止し、 このパッケージによって封止された第１および第２リー
    ド部の相互の対向する面に、第１および第２リード部の
    全幅にわたって凹溝が形成されることを特徴とする請求
    項１〜３のうちの１つに記載の電子回路素子。
  5. 【請求項５】 第１および第２リード部は、 基端部寄りで相互に異なる重なり部と、 重なり部に連なり、遊端部寄りでずれている挿入実装部
    とを有し、 挿入実装部は、第１および第２リード部の軸線に垂直な
    仮想平面内で、相互に角度θをなしていることを特徴と
    する請求項１〜４のうちの１つに記載の電子回路素子。
  6. 【請求項６】 （ａ）ベースフレームであって、 ベース部と、 ベース部と同一の金属板から成り、ベース部とともに一
    平面内に形成される第１リード部とを有し、 第１リード部は、 ベース部に連なる第１中央リード部と、 第１中央リード部の左右両側方に間隔をあけて配置され
    る一対の第１側リード部とを有し、 各第１側リード部は、 第１中央リード部に平行であり、基端部寄りの第１側重
    なり部と、 第１側重なり部に連なり、遊端部寄りで外側方に延びる
    第１外側延在部と、 第１外側延在部に連なり、第１中央リード部と平行に延
    びる第１挿入実装部とを有するベースフレームと、 （ｂ）ベース部上に搭載され、第１中央リード部および
    第１側重なり部とに電気的に接続される電子回路チップ
    と、 （ｃ）シールドフレームであって、 ベース部上の電子回路チップを覆うシールド部と、 シールド部と同一の金属板から成る第２リード部とを有
    し、 第２リード部は、シールド部に連なる立上り部と、 立上り部に連なり、第１中央リード部に全長にわたって
    重なる第２中央リード部と、 第２中央リード部の左右両側方に間隔をあけて配置され
    る一対の第２側リード部とを有し、 各第２側リード部は、 第１側重なり部に重なり、基端部寄りの第２側重なり部
    と、 第２側重なり部に連なり、第１側延在部に重なり、遊端
    部寄りで外側方に延びる第２外側延在部と、 第２外側延在部に連なり、第１挿入実装部の長手方向途
    中まで重なり、第２側リード部と平行に延びる垂下部
    と、 垂下部に連なり、垂下部の厚み方向に相互に逆方向にほ
    ぼ直角に屈曲して延びる屈曲部と、 屈曲部に連なり、第２側リード部と平行に延び、第１お
    よび第２中央リード部の軸線に垂直な仮想平面内で、第
    １挿入実装部と相互にほぼ９０度の角度θをなしている
    第２挿入実装部とを有するシールドフレームと、 （ｄ）第１中央リード部と第２中央リード部とを固定
    し、第１側重なり部と第２側重なり部とを固定し、第１
    外側延在部と第２外側延在部の基端部寄りの部分とを固
    定するはんだと、 （ｅ）ベース部と第１中央リード部の基端部と電子回路
    チップとシールド部と第２リード部の基端部とを封止す
    る合成樹脂製パッケージとを含むことを特徴とする電子
    回路素子。
  7. 【請求項７】 （ａ）ベースフレームであって、 ベース部と、 ベース部と同一の金属から成り、ベース部とともに一平
    面内に形成される第１リード部とを有し、 第１リード部は、 ベース部に連なる第１中央リード部と、 第１中央リード部の左右両側方に間隔をあけて配置され
    る一対の第１側リード部とを有し、 各第１側リード部は、 第１中央リード部に平行であり、基端部寄りの第１側重
    なり部と、 第１側重なり部に連なり、遊端部寄りで外側方に延びる
    第１外側延在部と、 第１外側延在部に連なり、第１中央リード部と平行に延
    びる第１挿入実装部とを有するベースフレームと、 （ｂ）ベース部上に搭載され、ベース部とは反対側に臨
    む受光面を有する受光用半導体チップと、 （ｃ）ベース部上に、受光用半導体チップよりも第１リ
    ード部寄りで、搭載され、受光用半導体チップのワイヤ
    ボンド接続されるとともに、第１側リード部の基端部に
    ワイヤボンド接続され、受光用半導体チップからの出力
    信号を処理する処理用半導体チップと、 （ｄ）シールドフレームであって、 受光用半導体チップと処理用半導体チップとを覆い、受
    光面に対応する光透過孔が形成されるシールド部本体
    と、少なくとも受光用半導体チップの左右両側方と、第
    １リード部とは反対側とを、囲む外周部とを有するシー
    ルド部と、 シールド部と同一の金属板から成る第２リード部とを有
    し、 第２リード部は、 シールド部に連なる立上り部と、 立上り部に連なり、 第１中央リード部に全長にわたって重なる第２中央リー
    ド部と、 第２中央リード部の左右両側方に間隔をあけて配置され
    る一対の第２側リード部とを有し、 各第２側リード部は、 第１側重なり部に重なり、基端部寄りの第２側重なり部
    と、 第２側重なり部に連なり、第１側延在部に重なり、遊端
    部寄りで外側方に延びる第２外側延在部と、 第２外側延在部に連なり、第１挿入実装部の長手方向途
    中まで重なり、第２側リード部と平行に延びる垂下部
    と、 垂下部に連なり、垂下部の厚み方向に相互に逆方向にほ
    ぼ直角に屈曲して延びる屈曲部と、 屈曲部に連なり、第２側リード部と平行に延び、第１お
    よび第２中央リード部の軸線に垂直な仮想平面内で、第
    １挿入実装部と相互にほぼ９０度の角度θをなしている
    第２挿入実装部とを有するシールドフレームと、 （ｅ）第１中央リード部と第２中央リード部とを固定
    し、第１側重なり部と第２側重なり部とを固定し、第１
    外側延在部と第２外側延在部の基端部寄りの部分とを固
    定するはんだと、 （ｆ）ベース部と第１中央リード部の基端部と受光用半
    導体チップと処理用半導体チップとシールド部と第２リ
    ード部の基端部とを封止し、少なくとも受光面直上は透
    光性である合成樹脂製パッケージとを含むことを特徴と
    する受光装置。
  8. 【請求項８】 ベース部と、ベース部と同一の金属板か
    ら成る第１リード部とを有するベースフレームの前記ベ
    ース部上に電子回路チップを搭載し、 ベース部上の電子回路チップを覆うシールド部と、シー
    ルド部と同一の金属板から成り、第１リード部に少なく
    とも部分的に重なる第２リード部とを有するシールドフ
    レームを設け、 第１リード部と第２リード部とを一対の金型で相互の近
    接方向に圧接した状態で、ベースフレームと電子回路チ
    ップとシールド部とを、合成樹脂製パッケージによって
    封止し、 前記封止後、第１リード部と第２リード部とをはんだに
    よって固定し、 はんだによる固定後、第１リード部と第２リード部との
    遊端部寄りの挿入実装部が、第１および第２リード部の
    軸線に垂直な仮想平面内で、相互に角度θをなすよう
    に、屈曲することを特徴とする電子回路素子の製造方
    法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050775A (ja) * 2000-08-02 2002-02-15 Rohm Co Ltd 受光モジュール
JP2006186044A (ja) * 2004-12-27 2006-07-13 Rohm Co Ltd 光半導体装置
JP2007035758A (ja) * 2005-07-25 2007-02-08 Rohm Co Ltd 受光ジュール
KR100700188B1 (ko) 2003-07-28 2007-03-27 롬 가부시키가이샤 반도체 모듈
JP2007518275A (ja) * 2004-01-06 2007-07-05 フリースケール セミコンダクター インコーポレイテッド 光センサを実装するための方法
JP2007180275A (ja) * 2005-12-28 2007-07-12 Sharp Corp 光半導体装置および電子機器
JP2013532898A (ja) * 2010-07-16 2013-08-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング はんだの浸入に対するはんだ障壁を有する半導体チップのキャリアデバイスと、キャリアデバイスを備えた電子部品およびオプトエレクトロニクス部品
JP2016023811A (ja) * 2014-07-16 2016-02-08 株式会社ノーリツ 火炎検知装置および熱源機

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050775A (ja) * 2000-08-02 2002-02-15 Rohm Co Ltd 受光モジュール
JP4557392B2 (ja) * 2000-08-02 2010-10-06 ローム株式会社 受光モジュール
KR100700188B1 (ko) 2003-07-28 2007-03-27 롬 가부시키가이샤 반도체 모듈
JP2007518275A (ja) * 2004-01-06 2007-07-05 フリースケール セミコンダクター インコーポレイテッド 光センサを実装するための方法
JP4925832B2 (ja) * 2004-01-06 2012-05-09 インテレクチュアル ベンチャーズ セカンド エルエルシー 光センサを実装するための方法
JP2006186044A (ja) * 2004-12-27 2006-07-13 Rohm Co Ltd 光半導体装置
JP4708014B2 (ja) * 2004-12-27 2011-06-22 ローム株式会社 光半導体装置
JP2007035758A (ja) * 2005-07-25 2007-02-08 Rohm Co Ltd 受光ジュール
JP2007180275A (ja) * 2005-12-28 2007-07-12 Sharp Corp 光半導体装置および電子機器
JP2013532898A (ja) * 2010-07-16 2013-08-19 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング はんだの浸入に対するはんだ障壁を有する半導体チップのキャリアデバイスと、キャリアデバイスを備えた電子部品およびオプトエレクトロニクス部品
US9076781B2 (en) 2010-07-16 2015-07-07 Osram Opto Semiconductors Gmbh Support device for a semiconductor chip and optoelectronic component with a carrier device and electronic component with a carrier device
JP2016023811A (ja) * 2014-07-16 2016-02-08 株式会社ノーリツ 火炎検知装置および熱源機

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