JP2013531895A - はんだ合金堆積物を基板上に形成する方法 - Google Patents

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Abstract

はんだ合金堆積物を基板上に形成する方法であって、以下の工程：ｉ）少なくとも１つの内部層コンタクトパッドを含む電気回路構成を有する表面を含む基板を準備する工程、ｉｉ）該基板表面上に配置され、かつ該少なくとも１つのコンタクト領域１０２を露出するためにパターン形成されるはんだマスク層１０３を形成する工程、ｉｉｉ）該はんだマスク層及び該少なくとも１つのコンタクト領域を含む該基板領域全体を、金属シード層を該基板表面上に設けるのに適した溶液と接触させる工程、ｉｖ）レジスト層を該金属シード層上に形成する工程、ｖ）純粋な錫を含有する第一のはんだ材料層を、該伝導性層上に電気めっきする工程、ｖｉ）第二のはんだ材料層を、第一のはんだ材料層上に電気めっきする工程、ｖｉｉ）該構造化されたレジスト層を除去し、かつ該はんだマスク層領域から該金属シード層を除去するに足りる該金属シード層の量をエッチ除去し、該基板をリフロー処理し、かつ該処理によって、該金属シード層、該第一のはんだ材料層及び該第二のはんだ材料層からはんだ合金堆積物を形成する工程、を有する方法が開示される。

Description

本発明は、電気めっきによるはんだ合金堆積物の形成及び、例えばＩＣ基板と能動部品との間のはんだ接合に関する。
１９６０年初頭のＩＢＭによるフリップチップ技術の導入以来、フリップチップデバイスは、高価なセラミック基板上に実装されてきており、その場合シリコンチップとセラミック基板との間の熱膨張不整合はあまり重要ではない。ワイヤボンディング技術に比べて、フリップチップ技術は、より高いパッケージ密度（より低いデバイスプロファイル）と、より高い電気的性能（できる限り短いリード線及びより低いインダクタンス）をより適切に提供することができる。これを基礎として、フリップチップ技術は、過去４０年間、セラミック基板上に高温はんだを用いて工業的に実施されてきた（ｃｏｎｔｒｏｌｌｅｄ−ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ、Ｃ４）。しかしながら、近年、最新の電子製品の小型化の風潮のために、高密度、高速及び低コストの半導体デバイスの需要が押し進められ、低コスト有機回路板（例えばプリント回路板又は基板）上に搭載され、シリコンチップと有機板構造との間の熱膨張不整合により誘導される熱応力を緩和するためのエポキシアンダーフィルを有するフリップチップデバイスが、明らかに爆発的な成長を積んできている。低温フリップチップ接合及び有機ベース回路板のこの顕著な出来事により、今日の産業界はフリップチップデバイスを作製するための安価な解決手段を得ることが可能になっている。
今日の低コストフリップチップ技術において、半導体集積回路（ＩＣ）チップの上面は、電気コンタクトパッドのアレイを有する。有機回路板は、コンタクトの相応するグリッドも有する。低温はんだバンプ又は他の伝導性接着材料が配置され、かつチップと回路板との間で適性に位置合わせされる。チップは、逆さまに反転され、かつ回路板上に搭載されており、該回路板において、該はんだバンプ又は伝導性接着材料が、電気的入出力（Ｉ／Ｏ）及び該チップと回路板との間の機械的相互接続を提供する。はんだバンプ接合のために、有機アンダーフィル封入剤が、熱的不整合を妨げ、かつ該はんだ接合に対する応力を低下させるために、前記チップと回路板との間のギャップ中にさらに施されていてもよい。
概して、はんだ接合によりフリップチップ実装を達成するために、金属バンプ、例えばはんだバンプ、金バンプ又は銅バンプが、チップのパッド電極表面上に一般に予備形成され、そこで該バンプは任意の形状、例えばスタッドバンプ、ボールバンプ、柱状バンプ等であってよい。相応するはんだバンプ（又は予備はんだバンプと呼ぶ）は、典型的には低温はんだを用いて、回路板のコンタクト領域上にも形成される。リフロー温度で、該チップは、はんだ接合によって該回路板にボンディングされる。アンダーフィル封入剤を施した後に、フリップチップ装置はこのようにして組み立てられる。そのような方法は、当該技術分野において十分知られており、かつはんだ接合を用いたフリップチップデバイスの典型的な例は、例えば米国特許第７，０９８．１２６号明細書（Ｈ．−Ｋ．Ｈｓｉｅｈ他）に記載されている。
現在、予備はんだバンプを回路板上に形成するための最も一般的な方法は、孔版印刷法である。孔版印刷法に関連する先立つ提案のいくつかは、米国特許第５，２０３，０７５号明細書（Ｃ．Ｇ．Ａｎｇｕｌａｓ他）、米国特許第５，４９２，２６６（Ｋ．Ｇ．Ｈｏｅｂｅｎｅｒ他）及び米国特許第５，８２８，１２８（Ｙ．Ｈｉｇａｓｈｉｇｕｃｈｉ他）に参照されることができる。フリップチップ実装のためのはんだバンピング技術には、バンプピッチとサイズ小型化の双方に関する設計考察が要求される。実地の経験によれば、孔版印刷は、バンプピッチが０．１５ｍｍ未満に減少されると実行不可能になる。対照的に、電気めっきにより堆積されたはんだバンプは、バンプピッチを０．１５ｍｍ未満にさらに縮める可能性を提供する。フリップチップボンディング用の回路板上の電気めっきバンプに関連する先立つ提案は、米国特許第５，３９１，５１４号明細書（Ｔ．Ｐ．Ｇａｌｌ他）及び米国特許第５，４８０，８３５（Ｋ．Ｇ．Ｈｏｅｂｅｎｅｒ他）に見出されることができる。該回路板上の電気めっきはんだバンピングは、孔版印刷よりも微細なバンプピッチを提供するけれども、初期実装のためのいくつかの挑戦が存在する。
はんだを有機基板上に形成する多段階プロセスは、米国特許第７，０９８，１２６号明細書（Ｈ．−Ｋ．Ｈｓｉｅｈ他）に記載されている。該方法においては、最初に、少なくとも１つのコンタクト領域を含む電気回路構成を有する表面を含む有機回路板が準備される。はんだマスク層が、該板表面上に配置され、かつパッドを露出するためにパターン形成される。その後、金属シード層が、物理蒸着、化学蒸着、触媒銅の使用下での無電解めっき又は触媒銅の使用下での電気めっきにより該板表面にわたって堆積される。該パッドに置かれた少なくとも開口部を有するレジスト層が、該金属シード層にわたって形成される。次いで、はんだ材料が、該開口部に電気めっきにより形成される。最後に、該レジストと該レジストの真下の金属シード層とが除去される。この方法を適用するために、様々のパターン形成工程が必要とされるが、このことはプロセス効率の全般的な観点から望ましくない。さらに、該方法は、隣接するコンタクト領域間の距離（ピッチ）が電子デバイスの小型化の結果として非常に小さい場合には限界がある。
回路板の伝導性バンプ構造の製作方法は、ＵＳ２００６／０２１９５６７Ａ１号明細書に開示されている。はんだ材料が基板上に電気めっきされ、該基板は、はんだマスクによって部分的に保護されているが、付加的なレジストで保護されていない。次に、接着剤層が、はんだ材料の層上に堆積される。前記接着剤層は、次いで、はんだ材料でコーティングされた接続パッドがその後のエッチング工程の間に保護されるようにパターン化される。はんだ溜まりのために必要とされないはんだ材料は、次いで、エッチレジストで保護されたはんだ溜りのみを残して該接続パッドより上でエッチ除去される。前記接着剤層は、はんだ材料のバックエッチング用の金属レジストとしてと、後にはんだ材料の腐食保護としても用いられる。
特許文献ＵＳ７，１７４，６３０Ｂ２号明細書は、はんだ堆積物の製造法を開示している。第一のレジスト層が基板表面上に堆積され、かつパターン化に続けて第一の金属層の電気めっきが行われる。次に、第二のレジスト層が基板表面上に堆積され、かつパターン化に続けて第二の金属層の電気めっきが行われる。前記プロセスは、２つの別個のレジスト塗布、構造化及び除去処置を必要とし、これにより望ましくない付加的な処理工程が生じることになる。
それに応じて、数が減らされた処理工程を含む、回路板といった基板上にはんだ堆積物を形成するための方法を提供する必要がある。さらに、非常に微細な構造上にはんだ堆積物を形成するのに適している、はんだ合金組成に関して高い均一性のはんだ材料を生じさせるめっき法を提供する必要もある。
開示の要約
それゆえ、本発明の対象は、はんだ合金堆積物の均一な層及び量を基板上に発生させるためのはんだ材料層の電気めっき法を提供することである。そのような方法は、ボイド又はディンプルを残さずに、高アスペクト比を有するリセス構造を充填するのに適しているべきである。さらに、はんだ合金堆積物は、所望の融点をリフロー操作後に有する所望の合金組成を有しているべきである。好ましいはんだ合金堆積物は、三元合金Ｓｎ−Ａｇ−Ｃｕ及び四元合金Ｓｎ−Ａｇ−Ｃｕ−Ｎｉであり、かつ（Ｓｎ−Ａｇ−Ｃｕ（−Ｎｉ）合金）の頭文字を取ったＳＡＣ合金と呼ばれる。リフロー操作後のはんだ合金組成は、先に堆積された金属シード層、第一に電気めっきされたはんだ材料層及び第二に電気めっきされたはんだ材料層の量及び組成によって制御される。
本発明の他の対象は、数が減らされためっき工程を有するはんだ合金堆積のための方法を提供することであり、かつ該方法は、はんだレジスト開口部が異なる寸法を有する場合ですら一般に適用可能である。
本発明の他の対象は、金属シード層を非伝導性基板、例えばプリント回路上に形成する方法を提供することであり、これはフリップチップはんだ接合及び基板対基板はんだ接合を形成する電気めっきはんだを発生させるために用いられる。加えて、金属シード層は、リフロー操作の間の合金形成のためのソースとして用いられ、例えば、後にＳＡＣ合金を形成するＣｕ成分は、前記金属シード層によってもたされる。
まとめると、フリップチップはんだ接合及び基板対基板はんだ接合を形成するための、電気めっきはんだ合金堆積物を基板上に製作する方法を開示している。本発明によれば、少なくとも１つのコンタクト領域を含む電気回路構成を有する表面を含む回路板といった非伝導性基板が準備される。そのようなコンタクト領域は、任意の伝導性表面領域、例えばコンタクトパッド、基板の外側に向いている回路構成の一番上の領域であってよい。
はんだマスクが基板の表面部分に設けられ、そして少なくとも１つのコンタクト領域を露出する少なくとも１つのはんだマスク開口部が形成された後、伝導性シード層が表面領域全体に形成される。
次に、レジスト層が、金属シード層上に堆積され、かつ構造化されて、少なくとも１つのはんだマスク開口部と少なくとも１つのコンタクト領域が露出される。
好ましくは錫を含有する第一のはんだ材料層が、次いで、はんだ堆積物を形成するために基板の伝導性表面上で電気めっきされる。
その後、好ましくは錫合金から成る第二のはんだ材料層が、第一のはんだ材料層上で電気めっきされる。金属シード層上の該レジスト層が除去される。はんだマスク層領域から金属シード層も除去される。
このようにして処理された基板は、次いでリフロー操作に供され、その際、第一のはんだ材料は溶融し、かつ金属シード層及び第二のはんだ材料層は、この溶融した第一のはんだ材料中に溶解して所望の組成を有する合金はんだ堆積物を形成する。
所望の組成を有する電気めっきされた合金はんだ堆積物を有するブラインドマイクロビア（ＢＭＶ）によりはんだマスク定義パッドを得る方法を示す図 所望の組成を有する電気めっきされた合金はんだ堆積物を有するブラインドマイクロビア（ＢＭＶ）により非はんだマスク定義パッドを得る方法を示す図
発明の詳細な説明
本発明は、好ましくは錫又は錫合金から成る金属シード層を堆積させ、錫から成る第一のはんだ材料層を電気めっきし、その後に、好ましくは錫合金から成る第二のはんだ材料層を電気めっきすることによって、均質な、かつ目標とされる組成を有するはんだ合金堆積物を基板上に形成する方法を提供する。本プロセスは、はんだバンプを、回路板、ＩＣ基板又はインターポーザー上に製作するのに特に適している。本発明による方法は、良好なめっき均一性及び均質な元素組成を伴うはんだバンプを生む。
"均質な組成"との用語は、リフローイング後のはんだ堆積物中での化学元素の均質な分布を指す。
"均一性"及び"均一"との用語は、均一なめっき量及びリフローイング後に類似した又は等しい高さのはんだ合金堆積物を生む層厚を指す。
"元素組成"との用語は、材料、例えば第二のはんだ材料層１０７の体積中の化学元素の濃度を指す。
本方法は、以下により詳細に記載している。ここに示される図は、本プロセスの単なる例示に過ぎない。これらの図は、一定の比例に拡大されて描かれておらず、すなわち、それらはチップパッケージ構造における様々な層の実際の寸法又は特徴を反映していない。同じ番号は、明細書を通じて同じ要素に当てはめられる。
ここで、図１を参照して、本発明の好ましい実施態様によれば、コンタクト領域の具体例として内部層コンタクトパッド１０２を有する非伝導性基板１０１が準備される（図１ａ）。前記内部層コンタクトパッド１０２は、典型的には、金属、例えば銅から形成される。非伝導性基板１０１は、有機材料又は繊維強化有機材料又は粒子強化有機材料等、例えば、エポキシ樹脂、ポリイミド、ビスマレイミドトリアジン、シアネートエステル、ポリベンゾシクロブテン、又はそのガラス繊維複合体等から製造されていてよい回路板又はＩＣ基板であることができる。
はんだマスク層１０３が、前記非伝導性基板１０１の表面上に堆積される。
はんだマスク層１０３は、固定はんだマスクであり、かつプリント回路板の製造後に非伝導性基板１０１の表面に取り付けらたままである。
はんだマスク層１０３は、公知の技法によって非伝導性基板１０１の表面上に堆積される。本発明に適用可能な例は、スクリーン印刷法及び／又は写真印刷法である。多様なタイプのはんだマスクが、本発明により使用されることができる：ＵＶ−硬化はんだマスク、熱硬化可能な２成分はんだマスク及び写真現像型はんだマスク。
任意に、バリヤー層が、コンタクトパッド１０２に形成される（図１には示されていない）。該バリヤー層は、ニッケル、ニッケル合金の接着剤層又は金の保護層であってよい。前記バリヤー層は、ニッケル、ニッケル−リン、パラジウム、パラジウム−リン、銀、錫、ニッケル／パラジウム、クロム／チタン、パラジウム／金、又はニッケル／パラジウム／金等から成っていてもよく、例えばそれらは、電気めっき、無電解めっき、浸漬、又は物理蒸着等によって製造されることができる。
非伝導性表面上への電気めっき及びリフローイングによって、好ましくは錫を含有する均一なはんだ合金堆積物を製作するために、非伝導性表面上に形成される金属シード層１０４が、電気めっきを開始するために必要とされる。そのような金属シード層１０４は、図１ｂに図示してある。一般に、金属シード層１０４は、例えば、非伝導性表面の慣例の製造業における無電解めっきによって形成され、かつ、これは当該技術分野において十分知られている。
本発明によれば、金属シード層１０４は、コンタクトパッド領域１０２及びはんだマスク層１０３を含む非伝導性基板１０１の表面全体にわたって堆積される。最も好ましい金属シード層１０４の材料は、銅及び銅合金、例えば銅−ニッケル合金、銅−ルテニウム合金及び銅−ロジウム合金である。
金属シード層１０４は導電性であり、接着性を付与し、その上面の露出部分は電気めっきされることができ、かつ、その後に生じるはんだ堆積物金属がコンタクト領域のベース金属に移動することを防ぐ。選択的に、該金属シード層は２種の金属層から成っていてよい。
非伝導性基板は、種々の方法によって活性化されることができ、該方法は、例えばＰｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ Ｈａｎｄｂｏｏｋ，Ｃ．Ｆ．Ｃｏｏｍｂｓ．Ｊｒ．（Ｅｄ．），６ｔｈ Ｅｄｉｔｉｏｎ，ＭｃＧｒａｗ Ｈｉｌｌの第２８．５頁〜第２８．９頁及び第３０．１頁〜第３０．１１頁に記載されている。これらのプロセスは、炭素粒子、Ｐｄイオン、Ｐｄコロイド又は伝導性ポリマーを有する伝導性層の形成を含んでいる。
これらのプロセスのいくつかが特許文献に記載されており、その例を下に挙げる：
欧州特許第０６１６０５３号明細書には、金属コーティングを非伝導性基板に（無電解コーティングを用いずに）塗布する方法が記載されており、該方法は、
ａ．前記基板を貴金属／ＩＶＡ族金属ゾルを含んでなる活性剤と接触させて、処理された基板を得て；
ｂ．前記処理された基板を、
（ｉ）Ｃｕ（ＩＩ）、Ａｇ、Ａｕ又はＮｉ可溶性金属塩又はその混合物、
（ｉｉ）第ＩＡ族金属水酸化物、
（ｉｉｉ）前記金属塩の金属のイオンのための、０．７３〜２１．９５の累積生成定数ｌｏｇ Ｋを有する有機材料を含んでなる錯化剤
の溶液を含んでなるｐＨ１１超〜ｐＨ１３を有する自己促進及び自己補充する浸漬金属組成物と接触させることを含む。
このプロセスは、その後の電着に使用されることができる薄い伝導性層を結果生じる。このプロセスは、"Ｃｏｎｎｅｃｔ"プロセスとして当該技術分野において知られている。
米国特許第５，５０３，８７７号明細書には、非金属性基板上で金属シードを作り出すための錯化合物の使用を含む非伝導性基板のメタライゼーションが記載されている。これらの金属シードは、その後の電気めっきのための十分な伝導性を提供する。このプロセスは、いわゆる"Ｎｅｏｇａｎｔｈ"プロセスとして当該技術分野において知られている。
米国特許第５，６９３，２０９号明細書は、伝導性ピロールポリマーの使用を含む非伝導性基板のメタライゼーションのためのプロセスに関する。該プロセスは、"Ｃｏｍｐａｃｔ ＣＰ"プロセスとして当該技術分野において知られている。
欧州特許第１３９０５６８Ｂ１号明細書も、非伝導性基板の直接電解メタライゼーションに関する。該明細書は、その後の電着ための伝導性層を得るための伝導性ポリマーの使用を含んでいる。該伝導性ポリマーは、チオフェン単位を有する。該プロセスは、"Ｓｅｌｅｏ ＣＰ"プロセスとして当該技術分野において知られている。
最後に、該非伝導性基板は、パラジウムイオンを含有するコロイド溶液又はイオノゲン溶液、例えば、Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ Ｈａｎｄｂｏｏｋ，Ｃ．Ｆ．Ｃｏｏｍｂｓ．Ｊｒ．（Ｅｄ．），６ｔｈ Ｅｄｉｔｉｏｎ，ＭｃＧｒａｗ Ｈｉｌｌの第２８．９頁及び第３０．２頁〜第３０．３頁に記載されている方法で活性化されることもできる。
薄い中間金属コーティングの引き続く無電解めっきが、任意に、金属シード層１０４の厚さに関して高めるために実施されていてよい。該シード層の助けにより、本発明によるはんだ材料層の電気めっきが、次いで実施されることができる。
本発明によれば、前記伝導性シード層１０４は、単独の金属層、単独の金属合金層から成っていてよいか、又は少なくとも２つの区別される単独層の多層から成っていてよい。伝導性シード層として適した金属及び金属合金は、銅、錫、コバルト、ニッケル、銀、錫−鉛合金、銅−ニッケル合金、銅−クロム合金、銅−ルテニウム合金、銅−ロジウム合金、銅−銀合金、銅−イリジウム合金、銅−パラジウム合金、銅−白金合金、銅−金合金及び銅−希土類合金、銅−ニッケル−銀合金、銅−ニッケル−希土類金属合金から成る群から選択されている。銅及び銅合金が、伝導性シード層１０４として好ましい。
本発明の好ましい実施態様によれば、前記金属シード層１０４は、無電解めっき方法によって形成されることもでき、その際、該触媒金属は、貴金属を使用しないが、しかし銅を触媒金属として使用する。そのような触媒銅を非伝導性表面上に形成するための典型的な例は、米国特許第３，９９３，４９１号明細書及び同第３，９９３，８４８号明細書に見出されることができる。
前記金属シード層１０４の厚さは、好ましくは０．１ｍｍ未満、より好ましくは０．０００１ｍｍ〜０．００５ｍｍである。はんだ材料層中の前記金属シード層１０４の溶解度に依存して、前記シード層１０４は、該はんだ堆積物中に完全に溶解することができるか、又はリフロープロセス後になお少なくとも部分的に存在することができる。本発明の好ましい実施態様において、金属シード層１０４は、リフローの間又はリフロー後にはんだ材料層中に完全に溶解される。
より薄い金属シード層１０４が好ましく、なぜなら、より薄いシード層は、より迅速にエッチング溶液中で除去されることができるからである。エッチング浴中での接触時間が比較的短いために、前記エッチング溶液による前記はんだマスク層１０３へのダメージは許容され得る低いレベルにまで低下される。
ここで、図１ｃを参照して、レジスト層１０５が、はんだマスク層１０３に塗布され、かつ公知の技法によってパターン化されて、はんだマスク開口部及び少なくとも１つのコンタクトパッド１０２が露出される。
次に、第一のはんだ材料層１０６が、次いで電気めっきによって金属シード層１０４上に形成される（図１ｄ）。第一のはんだ材料層１０６のための第一のはんだ材料は、錫、インジウム、ビスマス及び前記金属の少なくとも１つを含有する合金から成る群から選択されている。最も好ましい金属は、純粋な錫である。
その後、第二のはんだ材料１０７が、電気めっきによって第一のはんだ材料層１０６上に形成される（図１ｅ）。第二のはんだ材料は、錫、鉛、銀、金、銅、ビスマス、アンチモン、亜鉛、ニッケル、アルミニウム、マグネシウム、インジウム、テルリウム、ガリウム、ルテニウム、ロジウム、イリジウム、パラジウム及び白金から成る群から選択された少なくとも１つの元素を含有する。
より好ましくは、第二のはんだ材料１０７は、錫と、鉛、銀、銅、ビスマス、アンチモン、亜鉛、ニッケル、アルミニウム、マグネシウム、インジウム、テルリウム、ガリウム、ルテニウム、ロジウム、イリジウム、パラジウム及び白金から成る群から選択された少なくとも１つの元素との混合物より成る。
第二のはんだ材料層１０７のための最も好ましい第二のはんだ材料は、錫−銀合金である。
第一のはんだ材料層１０６と第二はんだ材料１０７との好ましい組合せにおいては、第一のはんだ材料層１０６は純水な錫から成り、かつ第二のはんだ材料層１０７は錫合金から成る。
第一のはんだ材料層１０６と第二はんだ材料層１０７との最も好ましい組合せにおいては、第一のはんだ材料層１０６は純水な錫から成り、かつ第二のはんだ材料層１０７は錫−銀合金から成る。
錫めっき浴及び錫合金めっき浴が当該技術分野において公知である。通常用いられる錫めっき浴組成又は錫合金めっき浴組成及びめっきのためのプロセスパラメーターを以下に記載する。
該浴の他の成分の中には、酸化防止剤及び界面活性剤が添加されていてよい。
Ｓｎ2+イオン源は、可溶性の錫含有アノードであってよいか、又は、不溶性アノードが用いられる場合には、可溶性Ｓｎ2+イオン源であってよい。メタンスルホン酸錫、Ｓｎ（ＭＳＡ）2は、その高い溶解度ゆえに、好ましいＳｎ2+イオン源である。典型的に、Ｓｎ2+イオン源の濃度は、該浴中にＳｎ2+イオン約１０ｇ／ｌ〜約２００ｇ／ｌ、好ましくは約１５ｇ／ｌ〜約９５ｇ／ｌ、より好ましくは約４０ｇ／ｋ〜約６０ｇ／ｋを供給するのに十分である。例えば、Ｓｎ（ＭＳＡ）2が、Ｓｎ2+イオン約３０ｇ／ｌ〜約６０ｇ／ｌを該めっき浴に供給するために添加されてよい。
好ましい合金は、錫銀合金である。そのような場合において、該めっき浴は付加的に可溶性銀塩を含有し、通常使用されるのは、硝酸塩、酢酸塩、及び好ましくはメタンスルホン酸塩である。典型的に、Ａｇ+イオン源の濃度は、該浴中にＡｇ+イオン約０．０１ｇ／ｌ〜約１．５ｇ／ｌ、好ましくは約０．３ｇ／ｌ〜約０．７ｇ／ｌ、より好ましくは約０．４ｇ／ｌ〜約０．６ｇ／ｌを供給するのに十分である。例えば、Ａｇ（ＭＳＡ）が、Ａｇ+イオン約０．２ｇ／ｌ〜約１．０ｇ／ｌを該めっき浴に供給するために添加されてよい。
酸化防止剤が、本発明の浴に、該浴を溶液中のＳｎ2+イオンの酸化に対して安定化させるために添加されてよい。好ましい酸化防止剤、例えばヒドロキノン、カテコール、及びヒドロキシル安息香酸、ジヒドロキシル安息香酸又はトリヒドロキシル安息香酸のいずれかが、約０．１ｇ／ｌ〜約１０ｇ／ｌ、好ましくは約０．５ｇ／ｌ〜約３ｇ／ｌの濃度で添加されてよい。例えば、ヒドロキノンが、該浴に約２ｇ／ｌの濃度で添加されてよい。
界面活性剤が、該基板の濡れを促進するために添加されてよい。該界面活性剤は、三次元成長を抑制することができる温和な堆積防止剤として、それによってフィルムのモルホロジー及びトポグラフィーを改善するまでに役立つものと思われる。それは粒度の精製にも役立てられ、これはより均一なバンプを生じさせる。例示的なアニオン界面活性剤には、アルキルホスホン酸塩、アルキルエーテルリン酸塩、アルキル硫酸塩、アルキルエーテル硫酸塩、アルキルスルホン酸塩、アルキルエーテルスルホン酸塩、カルボン酸エーテル、カルボン酸エステル、アルキルアリールスルホン酸塩、アリールアルキルエーテルスルホン酸塩、アリールスルホン酸塩及びスルホコハク酸塩が含まれる。
本発明の電解めっき浴は、好ましくは、アノード不動態化を抑制し、より良好なカソード効率を達成し、かつ、より延性の堆積物を達成するために、酸性ｐＨを有する。それに応じて、該浴のｐＨは、好ましくは約０〜約３である。好ましい実施態様において、該浴のｐＨは０である。それに応じて、好ましい酸性ｐＨは、硝酸、酢酸、メタンスルホン酸を用いて達成されることができる。好ましい１つの実施態様において、該酸は、メタンスルホン酸である。該酸の濃度は、好ましくは約５０ｇ／ｌ〜約２００ｇ／ｌ、より好ましくは約７０ｇ／ｌ〜約１２０ｇ／ｌである。例えば、メタンスルホン酸約５０ｇ／ｌ〜約１６０ｇ／ｌが、該電気めっき浴に、ｐＨ０の浴を達成し、かつ該伝導性電解質として作用するために添加されることができる。
典型的な浴組成は、例えばＪｏｒｄａｎ：Ｔｈｅ Ｅｌｅｃｔｒｏｄｅｐｏｓｉｔｉｏｎ ｏｆ Ｔｉｎ ａｎｄ ｉｔｓ Ａｌｌｏｙｓ，１９９５，ｐ．７１〜８４に開示されている。
はんだ溜りめっき用の錫及び錫合金のめっきは、直流（ＤＣ）又はパルスめっきにより実施されることができる。パルスめっき技法は、図１及び２に示されるように本発明の構造を充填するのに特に適している。パルスめっきの利点は、より微細な粒度、ひいてはより良好なはんだ付け特性を有する錫堆積物でのより良好な表面分布均一性及び改善された結晶構造である。また、より高い適用可能な電流密度、ひいてはより高い処理量がパルスめっきにより、ＤＣめっきに比べて得られることができる。
一般的に、１〜２０Ａ／ｄｍ2の有効電流密度での電流パルスが印加されることができる。選択的に、０．３〜５Ａ／ｄｍ2の電流密度でのＤＣによる該浴の操作が実施されることができる。
例えば、錫パルスめっきを３Ａ／ｄｍ2の電流密度で適用すると、３０分以内に４０μｍの錫堆積物の平均厚さが生じる。該表面上の厚さ変化は±１５％に過ぎない。１Ａ／ｄｍ2のみの最大電流密度でのＤＣめっきを適用すると、得ることができる。４０μｍの錫堆積物の厚さを得るためのめっき時間は８６分である。該表面上の変化は±３３％であり、それゆえパルスめっきの場合よりもはるかに高い。
好ましいパルスパラメーターは次のとおりである：
少なくとも１つの順電流パルスの期間対少なくとも１つの逆電流パルスの期間の比は、少なくとも１：０〜１：７、好ましくは少なくとも１：０．５〜１：４、より好ましくは少なくとも１：１〜１：２．５に調節される。
少なくとも１つの順電流パルスの期間は、好ましくは少なくとも５ｍｓ〜１０００ｍｓに調節されることができる。
少なくとも１つの逆電流パルスの期間は、好ましくは０．２〜５ｍｓ、最も好ましくは０．５〜１．５ｍｓに調節される。
加工物における少なくとも１つの順電流パルスのピーク電流密度は、好ましくは、１〜３０Ａ／ｄｍ2の値に調節される。特に好ましいのは、水平プロセスにおける約２〜８Ａ／ｄｍ2の該加工物における少なくとも１つの順電流パルスのピーク電流密度である。垂直プロセスにおいて、該加工物における少なくとも１つの順電流パルスの最も好ましいピーク電流密度は、１〜５Ａ／ｄｍ2である。
加工物における少なくとも１つの逆電流パルスのピーク電流密度は、好ましくは、０〜６０Ａ／ｄｍ2の値に調節される。特に好ましいのは、水平プロセスにおける約０〜２０Ａ／ｄｍ2の該加工物における少なくとも１つの逆電流パルスのピーク電流密度である。垂直プロセスにおいては、該加工物における少なくとも１つの順電流パルスの最も好ましいピーク電流密度は、０〜１２Ａ／ｄｍ2である。
当該技術分野において公知のアノード、例えば錫アノードが、電気めっきによる錫及び錫合金の堆積用に用いられることができる。しかしながら、錫合金（その中で、合金金属は、錫、例えば銀より希少である）のために、不溶性アノード、例えばチタンアノード、白金めっきチタンアノード及びチタン混合酸化物アノードが好ましい。
図１に従った構造中でのはんだマスク開口部１０９は、好ましくは、約５〜１，０００μｍ、好ましくは約１０〜５００μｍ、さらにより好ましくは２０〜１００μｍの寸法を有する。
はんだマスク開口部１０９の幅は、５〜２５０μｍ、好ましくは１０〜５０μｍの間で変化する（図１ａ）。隣接するコンタクト領域の中心点間の距離はピッチで表され、かつＩＣ基板の場合は９０〜３００μｍの範囲にあり、プリント回路の場合は１５０〜１，０００μｍの範囲にある。
図１ｆを参照して、パターン化レジスト層１０５も金属シード層１０４も、はんだマスク層１０３から除去されている。該除去は、好ましくは、第一と第二のはんだ材料層１０６及び１０７を少なくとも１つのコンタクト領域上に残しながら、金属シード層１０４の量をはんだマスク層領域１０３から化学エッチングすることによって行われる。ストリッピングとしても公知である、銅及び銅合金のエッチングは、電解的又は化学的に実施されることができる。適したエッチング溶液が、ルーチン実験を適用することで選択されることができる。
また、機械研磨を、それ単独又は金属シード層１０４を除去するための電解的ストリッピング若しくは化学的ストリッピングと組み合わせて適用してもよい。
典型的な銅及び銅合金のためのエッチング又はストリッピング組成物は、例えば、Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ Ｈａｎｄｂｏｏｋ，Ｃ．Ｆ．Ｃｏｏｍｂｓ．Ｊｒ．（Ｅｄ．），６ｔｈ Ｅｄｉｔｉｏｎ，ＭｃＧｒａｗ Ｈｉｌｌの第３４．６頁〜第３４．１８頁に記載されている。
典型的な銅及び銅合金のためのエッチング組成物は、過硫酸塩と硫酸の混合物、カロー酸、過酸化物と鉱酸の混合物、ＣｕＣｌ2、過酸化物及び鉱酸の混合物、ＣｕＣｌ2とアンモニアの混合物である。
任意に、次いで基板は、錫表面又は錫合金表面の酸化及び変色を防ぐために後処理組成物と接触させられる。前記目的のための適した後処理組成物は、無機リン又は有機リンを含有する化合物及びそれらの混合物をベースとしていることが多い。特定の組成物が、例えばＥＰ２０１４７９８Ａ１及びＥＰ１７１６９４９Ｂ１に開示されている。
リフロー温度で、フリップチップ接合又はＢＧＡ接合が形成されることができる。さらに、金属シード層１０４、第一のはんだ材料層及び第二のはんだ材料層は、リフロー操作の間に均一な合金はんだ堆積物１０８を形成しながら互いに溶解し合う（図１ｇ）。本発明は、前記均一な合金はんだ堆積物１０８の組成のための２つの調節の仕方を提供する。少なくとも１つの個々の金属シード層、第一のはんだ材料層及び第二のはんだ材料層の各々の組成のみならず堆積後のそれらの各量も、非常に定義された組成、すなわち、合金はんだ堆積物１０８の所望の融点を有する最終的な合金はんだ堆積物１０８を得るのに使用される。
好ましい最終的な合金はんだ堆積物１０８は、５０質量％超の錫を含有する。
最終的なはんだ合金堆積物１０８中での好ましい銀濃度は、１〜６質量％の範囲にある。
最終的なはんだ合金堆積物１０８中での好ましい銀濃度は、０．０５〜２質量％の範囲にある。
本発明の好ましい実態態様によれば、前記電気めっきはんだバンプは、フリップチップ接合及び基板対基板接合用に設けられることができる。
はんだバンプは、任意の形状、例えばスタッドバンプ、ボールバンプ、柱状バンプ等であってよい。
このプロセスシーケンスは、図１に従った基板について詳細に記載しているけれども、そのようなものに限定されず、また全ての種類の基板に適用されることができる。それに応じて処理されることができる本発明のいくつかの付加的な好ましい実施態様を、図２に示してある。
本発明によれば、前記はんだマスク層１０３は、前記コンタクトパッド１０２表面の部分を覆うことに制限されない。図２に示してある通り、前記はんだマスク層１０３は、非伝導性表面１０１の表面上に堆積されるが、前記コンタクトパッド１０２表面のいずれの部分も覆っていない。反対に、前記伝導性シード層１０４が形成される。引き続き、はんだ堆積物層１０６及び１０７が、コンタクトパッド１０２を覆っている前記開口部中に形成される。そのような構造は、非はんだマスク定義パッド構造と呼ぶ。
次の例はさらに、本発明を説明する。
例１
図１ａに従ったコンタクトパッド構造を有するＩＣ基板を用いる
めっきシーケンスは図１に従う。
該ＩＣ基板をまず標準的な方法で清浄化し、次いで過酸化水素及び硫酸を有する水性組成物中でマイクロエッチングする。
次に、２５μｍの厚さを有するはんだマスク（Ｌａｃｋｗｅｒｋｅ Ｐｅｔｅｒｓ，ＥＬＰＥＭＥＲ ＳＤ ２４６７ ＳＧ−ＤＧ（５２５））を、非伝導性基板１０１上に堆積する（図１ａ）。はんだマスクをフォト構造化し、少なくとも１つのコンタクトパッド１０２を露出する。
銅の金属シード層１０４を、基板表面全体に形成する（図１ｂ）。このために該表面を、イオノゲン性パラジウムを含有する酸性溶液と、次いで無電解銅めっきのための溶液とまず接触させる。
次に、ドライフィルムフォトレジスト１０５（ＰＭ ２５０、ＤｕＰｏｎｔ）を、はんだマスク層１０３上に積層する。このドライフィルムフォトレジストを標準的な方法でパターン化する（図１ｃ）。
その後、錫層（第一のはんだ材料層１０６）を、以下：
Ｓｎ（ＭＳＡ）2としてのＳｎ2+４５ｇ／ｌ、ＭＳＡ（７０％溶液）６０ｍｌ／ｌ、ヒドロキノン２ｇ／ｌ及びベンザルアセトン１００ｍｇ／ｌ
を含有する浴から伝導性層上にめっきする（図１ｄ）。
該浴のｐＨは１未満であり、温度は２５℃である。めっきは２０分間にわたる。ＤＣめっきを、次のパラメーターを適用しながら使用する：
順電流密度：２．５Ａ／ｄｍ2。
図１に従ったはんだマスク開口部を、いかなるボイド形成も伴うことなく、錫はんだ材料で完全に充填する。
次に、錫−銀合金層（第二のはんだ材料層１０７）を、以下：
Ｓｎ（ＭＳＡ）2としてのＳｎ2+４０ｇ／ｌ、Ａｇ（ＭＳＡ）としてのＡｇ+１．５ｇ／ｌ、ＭＳＡ（７０％溶液）６０ｍｌ／ｌ、ヒドロキノン２ｇ／ｌ及びベンザルアセトン１００ｍｇ／ｌ
を含有する浴から第一のはんだ材料層１０６上に電気めっきによって堆積する（図１ｅ）。
該浴のｐＨは１未満であり、温度は２５℃である。めっきは１５分間にわたる。ＤＣめっきを、次のパラメーターを適用しながら使用する：
順電流密度：２Ａ／ｄｍ2。
図１に従ったレジスト開口部１１０を、いかなるボイド形成も伴うことなく、錫−銀合金で充填する。
第一のはんだ材料層１０６及び第二のはんだ材料層１０７の堆積後、パターン化ドライフィルムフォトレジストを、炭酸カリウム２質量％の水溶液で除去する（図１ｆ）。
はんだマスク層１０３上の金属シード層１０４を、その後、硝酸３０体積％を含有する溶液中で４０℃の温度にて１分間処理することによって除去する（図１ｆ）。エッチングプロセス後、はんだマスク領域１０３上の銅の金属シード層１０４を完全に除去した（図１ｆ）。
該基板を、次いでリフロー操作に供し、その際、金属シード層１０４、第一のはんだ材料１０６及び第二のはんだ材料１０７が、均一なＳＡＣ合金はんだ堆積物１０８を形成する。
該錫はんだ堆積物は、非常に均質な表面分布を示し、かつウイスカーフリーである。それはチップ又は回路にはんだ付けされるのに適している。
例２
５０μｍの直径及び２０μｍの高さのはんだマスク開口部を有する基板を、金属シード層１０４としての無電解めっき銅−ニッケルで被覆する。レジスト層を堆積し、かつ８０μｍの直径及び５０μｍの高さを有するレジスト開口部１１０を形成する。次いで、はんだマスク開口部１０９及びレジスト開口部１１０の高さに関して１５μｍを、第一のはんだ材料層１０６としての錫で電気めっきにより充填する。次に、錫−銀合金を、第二のはんだ材料層１０７として第一のはんだ材料層上にレジスト開口部１１の高さに関して１５μｍを満たして電気めっきにより電気めっきする。
金属シード層１０４は、０．２μｍの厚さ及び１．０５５μｇの質量を有する。前記金属シード層は、銅９５質量％とニッケル５質量％とから成る。
第一のはんだ材料層１０６として各開口部に堆積された錫の質量は８３．７μｇである。
第二のはんだ材料層１０７として各開口部に堆積された錫−銀合金の質量は５５μｇであり、かつ銀含有率は６質量％である。
次に、レジスト層１０６を除去し、かつ基板をリフロー操作に供する。結果生じるはんだ合金堆積物１０８は、錫９６．９質量％、銀２．３６質量％、銅０．７５質量％及びニッケル０．０４質量％の均一な組成を有し、該組成は、はんだとして用いられる典型的な四元ＳＡＣ合金の組成に類似する。
例３
例２を、５０μｍのはんだマスク開口部直径及び６０μｍのレジスト開口部１１０直径により繰り返した。０．２５μｍの厚さ及び５質量％のニッケル含有率を有する銅層を、金属シード層１０４として堆積した。９０．６μｇの質量を有する純粋な錫層を、第一のはんだ材料層１０６として電気めっきにより堆積した。次に、１０μｍの高さ及び２０．６μｇの質量を有する錫−銀合金を、第二のはんだ材料層１０７としてレジスト開口部１１０中に電気めっきにより堆積した。前記第二のはんだ材料層１０７は、銀６質量％を含有する。
次に、レジスト層１０６を除去し、かつ基板をリフロー操作に供する。結果生じるはんだ合金堆積物１０８は、錫９８．１質量％、銀１．１質量％、銅０．７６質量％及びニッケル０．０４質量％の均一な組成を有し、該組成は、はんだとして用いられる典型的な四元ＳＡＣ合金の組成に類似する。
１０１ 非伝導性基板
１０２ コンタクトパッド
１０３ はんだマスク層
１０４ 金属シード層
１０５ レジスト層
１０６ 第一のはんだ材料層
１０７ 第二のはんだ材料層
１０８ 均一なはんだ合金堆積物
１０９ はんだマスク開口部
１１０ レジスト開口部

Claims (8)

  1. はんだ合金堆積物を基板上に形成する方法であって、以下の工程：
    ｉ）少なくとも１つのコンタクト領域１０２を含む電気回路構成を有する表面を含む基板１０１を準備する工程、
    ｉｉ）該基板表面上に配置され、かつ該少なくとも１つのコンタクト領域１０２を露出するためにパターン形成されるはんだマスク層１０３を形成する工程、
    ｉｉｉ）該はんだマスク層１０３及び該少なくとも１つのコンタクト領域１０２を含む該基板領域全体を、金属シード層１０４を該基板表面上に設けるのに適した溶液と接触させる工程、
    ｉｖ）レジスト層を該金属シード層上に形成し、かつ該レジスト層１０５中に開口部を作り、該開口部が、はんだマスク開口部１１０及び少なくとも１つのコンタクトパッド１０２を露出する工程、
    ｖ）純粋な錫から成る第一のはんだ材料層１０６を、該金属シード層１０４上に電気めっきする工程、
    ｖｉ）錫−銀合金から成る第二のはんだ材料層１０７を、該第一のはんだ材料層１０６上に電気めっきする工程、
    ｖｉｉ）該レジスト層１０５を除去し、かつ該はんだマスク層領域から該金属シード層１０４を、該少なくとも１つのコンタクト領域１０２上に２つの積層されたはんだ材料層を残して除去するに足りる該金属シード層１０４の量をエッチ除去する工程、
    ｖｉｉｉ）該基板をリフロー処理し、かつ該処理によって該金属シード層１０２、該第一のはんだ材料層１０６及び該第二のはんだ材料層１０７から、はんだ合金堆積物１０８を形成し、その際、該はんだ合金堆積物１０８の組成は、該金属シード層１０２、該第一のはんだ材料層１０６及び該第二のはんだ材料層１０７の量及びそれらの各々の元素組成によって制御する工程を含む、はんだ合金堆積物を基板上に形成する方法。
  2. 前記金属シード層１０２が、銅、錫、コバルト、ニッケル、銀、錫−鉛合金、銅−ニッケル合金、銅−クロム合金、銅−ルテニウム合金、銅−ロジウム合金、銅−銀合金、銅−イリジウム合金、銅−パラジウム合金、銅−白金合金、銅−金合金及び銅−希土類合金、銅−ニッケル−銀合金、銅−ニッケル−希土類金属合金、銅／錫（バイレイヤー）、クロム／銅−クロム合金／銅マルチレイヤー及びニッケル／錫／銅マルチレイヤーから成る群から選択されている、請求項１記載の方法。
  3. 前記金属シード層１０２が、銅、銅−ニッケル合金、銅−ルテニウム合金及び銅−ロジウム合金から成る群から選択されている、請求項１又は２記載の方法。
  4. 前記はんだ合金堆積物１０８が、５０質量％超の錫を含有する、請求項１記載の方法。
  5. 前記はんだ合金堆積物１０８が、１〜６質量％の銀を含有する、請求項１記載の方法。
  6. 前記はんだ合金堆積物１０８が、０．０５〜２質量％の銅を含有する、請求項１記載の方法。
  7. 前記はんだ合金堆積物１０８が、錫−銀−銅合金及び錫−銀−銅−ニッケル合金から成る群から選択されている、請求項１から６までのいずれか１項記載の方法。
  8. 前記基板が、プリント回路板、ＩＣ基板又はインターポーザーである、請求項１から７までのいずれか１項記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020517088A (ja) * 2016-12-23 2020-06-11 アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツングＡｔｏｔｅｃｈ Ｄｅｕｔｓｃｈｌａｎｄ ＧｍｂＨ コンタクトパッド上へのはんだ付け可能なはんだ堆積物の形成方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9461008B2 (en) * 2012-08-16 2016-10-04 Qualcomm Incorporated Solder on trace technology for interconnect attachment
EP2709160B1 (en) * 2012-09-14 2016-03-30 ATOTECH Deutschland GmbH Method for metallization of solar cell substrates
US9355980B2 (en) 2013-09-03 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional chip stack and method of forming the same
TWI482541B (zh) * 2013-12-10 2015-04-21 Subtron Technology Co Ltd 線路板及其製作方法
TWI521622B (zh) * 2014-05-07 2016-02-11 中原大學 金屬凸塊之形成方法
KR20160145191A (ko) * 2014-10-10 2016-12-19 이시하라 케미칼 가부시키가이샤 합금 범프의 제조방법
BR112017013997B1 (pt) 2014-12-29 2022-06-28 Invue Security Products Inc Sistema de segurança de mercadoria e método para proteger um item de mercadoria suscetível a furto
KR102387275B1 (ko) * 2015-02-25 2022-04-15 인텔 코포레이션 마이크로전자 구조체 내의 상호연결 패드를 위한 표면 마감부
FR3041625B1 (fr) * 2015-09-29 2021-07-30 Tronics Microsystems Dispositif de fixation de deux elements tels qu'une puce, un interposeur et un support
US9953908B2 (en) * 2015-10-30 2018-04-24 International Business Machines Corporation Method for forming solder bumps using sacrificial layer
KR101693609B1 (ko) * 2015-10-30 2017-01-09 한국생산기술연구원 필러범프제조방법 및 이를 이용하여 제조된 필러범프
US9837341B1 (en) * 2016-09-15 2017-12-05 Intel Corporation Tin-zinc microbump structures
US10986726B2 (en) 2017-05-15 2021-04-20 Lg Innotek Co., Ltd. Flexible circuit board for all-in-one chip on film, chip package including same, and electronic device including same
DE102017113515B4 (de) * 2017-06-20 2019-01-24 Infineon Technologies Ag Verfahren zum Bilden eines elektrisch leitfähigen Kontakts und elektronische Vorrichtung
US10598874B2 (en) * 2017-11-02 2020-03-24 International Business Machines Corporation Fabrication method of high aspect ratio solder bumping with stud bump and injection molded solder, and flip chip joining with the solder bump
FR3074193B1 (fr) * 2017-11-28 2020-07-10 Linxens Holding Circuit electrique, module electronique pour carte a puce realise sur ce circuit electrique et procede pour la realisation d’un tel circuit electrique.
US10695875B2 (en) * 2018-03-19 2020-06-30 Asia Vital Components Co., Ltd. Soldering method of soldering jig
CN108990301A (zh) * 2018-05-10 2018-12-11 昆山市正大电路板有限公司 一种pcb印制电路板生产加工方法
CN109712898A (zh) * 2018-12-10 2019-05-03 通富微电子股份有限公司 一种封装方法及封装器件
US11165010B2 (en) 2019-02-11 2021-11-02 International Business Machines Corporation Cold-welded flip chip interconnect structure
US20220046792A1 (en) * 2020-08-07 2022-02-10 Infineon Technologies Ag Pre-Plating of Solder Layer on Solderable Elements for Diffusion Soldering
CN114121868A (zh) * 2020-08-28 2022-03-01 京东方科技集团股份有限公司 基板及其制造方法、显示装置及其制造方法
CN115312408A (zh) * 2021-05-04 2022-11-08 Iqm 芬兰有限公司 用于竖直互连的电镀
CN114464971A (zh) * 2022-02-28 2022-05-10 华为技术有限公司 介质滤波器和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492197B1 (en) * 2000-05-23 2002-12-10 Unitive Electronics Inc. Trilayer/bilayer solder bumps and fabrication methods therefor
JP2009206334A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 電子部品の製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3993491A (en) 1973-12-07 1976-11-23 Surface Technology, Inc. Electroless plating
US3993848A (en) 1975-02-18 1976-11-23 Surface Technology, Inc. Catalytic primer
US5693209A (en) 1989-09-14 1997-12-02 Atotech Deutschland Gmbh Process for metallization of a nonconductor surface
US5503877A (en) 1989-11-17 1996-04-02 Atotech Deutschalnd Gmbh Complex oligomeric or polymeric compounds for the generation of metal seeds on a substrate
US5203075A (en) 1991-08-12 1993-04-20 Inernational Business Machines Method of bonding flexible circuit to cicuitized substrate to provide electrical connection therebetween using different solders
EP0616053B9 (en) 1993-03-18 2010-09-15 ATOTECH Deutschland GmbH Self accelerating and replenishing non-formaldehyde immersion coating method
US5480835A (en) 1993-05-06 1996-01-02 Motorola, Inc. Electrical interconnect and method for forming the same
US5527628A (en) * 1993-07-20 1996-06-18 Iowa State University Research Foudation, Inc. Pb-free Sn-Ag-Cu ternary eutectic solder
US5391514A (en) 1994-04-19 1995-02-21 International Business Machines Corporation Low temperature ternary C4 flip chip bonding method
US5492266A (en) 1994-08-31 1996-02-20 International Business Machines Corporation Fine pitch solder deposits on printed circuit board process and product
JP3310499B2 (ja) 1995-08-01 2002-08-05 富士通株式会社 半導体装置
US6281106B1 (en) * 1999-11-25 2001-08-28 Delphi Technologies, Inc. Method of solder bumping a circuit component
US6638847B1 (en) * 2000-04-19 2003-10-28 Advanced Interconnect Technology Ltd. Method of forming lead-free bump interconnections
US6555296B2 (en) * 2001-04-04 2003-04-29 Siliconware Precision Industries Co., Ltd. Fine pitch wafer bumping process
DE10124631C1 (de) 2001-05-18 2002-11-21 Atotech Deutschland Gmbh Verfahren zum direkten elektrolytischen Metallisieren von elektrisch nichtleiteitenden Substratoberflächen
TW508987B (en) 2001-07-27 2002-11-01 Phoenix Prec Technology Corp Method of forming electroplated solder on organic printed circuit board
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
JP4115306B2 (ja) * 2003-03-13 2008-07-09 富士通株式会社 半導体装置の製造方法
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US6995084B2 (en) * 2004-03-17 2006-02-07 International Business Machines Corporation Method for forming robust solder interconnect structures by reducing effects of seed layer underetching
TWI250834B (en) 2004-11-03 2006-03-01 Phoenix Prec Technology Corp Method for fabricating electrical connections of circuit board
KR20050030237A (ko) * 2004-11-13 2005-03-29 삼성전자주식회사 무연 솔더 합금
TWI270329B (en) 2005-04-04 2007-01-01 Phoenix Prec Technology Corp Method for fabricating conducting bump structures of circuit board
GB0507887D0 (en) 2005-04-20 2005-05-25 Rohm & Haas Elect Mat Immersion method
JP2007227783A (ja) * 2006-02-24 2007-09-06 Renesas Technology Corp 半導体装置の製造方法
TWI287846B (en) * 2006-03-17 2007-10-01 Advanced Semiconductor Eng Method for forming metal bumps
TWI308382B (en) * 2006-07-25 2009-04-01 Phoenix Prec Technology Corp Package structure having a chip embedded therein and method fabricating the same
EP2014798B1 (en) 2007-07-10 2016-04-13 ATOTECH Deutschland GmbH Solution and process for increasing the solderability and corrosion resistance of metal or metal alloy surface
US20120325671A2 (en) * 2010-12-17 2012-12-27 Tel Nexx, Inc. Electroplated lead-free bump deposition

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492197B1 (en) * 2000-05-23 2002-12-10 Unitive Electronics Inc. Trilayer/bilayer solder bumps and fabrication methods therefor
JP2009206334A (ja) * 2008-02-28 2009-09-10 Toshiba Corp 電子部品の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020517088A (ja) * 2016-12-23 2020-06-11 アトテツク・ドイチユラント・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツングＡｔｏｔｅｃｈ Ｄｅｕｔｓｃｈｌａｎｄ ＧｍｂＨ コンタクトパッド上へのはんだ付け可能なはんだ堆積物の形成方法
JP7143303B2 (ja) 2016-12-23 2022-09-28 アトテック ドイチュラント ゲー・エム・ベー・ハー ウント コー． カー・ゲー コンタクトパッド上へのはんだ付け可能なはんだ堆積物の形成方法

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