JP2013521633A - 表面実装素子および埋め込み素子用の放電保護 - Google Patents

Abstract

電圧切り替え型誘電体材料（ＶＳＤＭ）を含むプリント回路ボードが開示される。このＶＳＤＭは、プリント回路ボード上に配置されるかあるいはその中に埋め込まれた電子素子を、静電放電のような放電あるいは電気的な過大ストレスに対して保護するために用いられる。過大電圧事象の間、ＶＳＤＭ層は過剰電流をアースに分路し、それによって電子素子の破壊または損傷を防ぐ。
【選択図】図４

Description

本発明は、一般的には、サージ事象に対する電子デバイスの保護に関し、より具体的には、回路ボードの表面実装電子素子および埋め込み電子素子を放電事象に対して保護するための、回路ボードに対する電圧切り替え型誘電体材料の被着に関する。

静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ：ＥＳＤ）のような放電および電気的過大ストレス（ｅｌｅｃｔｒｉｃａｌ ｏｖｅｒｓｔｒｅｓｓ：ＥＯＳ）は、電子素子およびデバイスにおける故障の主導的な一因である。電子デバイスを小型化する継続的な傾向とますます小さくなる素子の回路への組み込みとによって、ＥＳＤ感受性の問題が増加している。その結果、これらの故障によって、一般的に、好ましくない過大電圧および／または過大電流の影響による電子デバイスの性能低下または破壊がもたらされている。

電子デバイスをＥＳＤおよびＥＯＳの影響から保護するために、種々の解決策が利用可能になっている。ＥＳＤ問題に対処するため、技術者は、通常、異なるコンデンサベースの構成、Ｚｅｎｅｒダイオード、トランジェント電圧抑制（ｔｒａｎｓｉｅｎｔ ｖｏｌｔａｇｅ ｓｕｐｐｒｅｓｓｉｏｎ：ＴＶＳ）ダイオード、多層バリスタ、Ｓｃｈｏｔｔｋｙダイオードなどを用いる。しかし、これらのデバイスは回路ボード上に実装する必要があり、従って、設計の複雑性の増加に加えて付加的な空間を必要とする。さらに、ほとんどの集積回路は、既存のＥＳＤ解決策では完全に保護することは不可能である。

本発明の種々の実施態様は、過大電圧および／または過大電流事象が生じた場合に電流をアースに分路し、それによって電子素子への損傷を防ぐ技術を提供するための、プリント回路ボードにおける電圧切り替え型誘電体材料の使用に関する。

一実施態様において、少なくとも１つの非導電層と、導体と、その導体に被着される電圧切り替え型誘電体材料（ｖｏｌｔａｇｅ ｓｗｉｔｃｈａｂｌｅ ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ：ＶＳＤＭ）と、少なくとも１つのリード線を有する電子素子とを含むプリント回路ボードが提供される。この場合、前記少なくとも１つのリード線はＶＳＤＭ層に電気的に接続される。ＶＳＤＭは、材料に印加される電圧がある特性的な電圧レベルを超えると、誘電体状態から導電性に切り替わる。電子素子は埋め込み素子または表面実装素子とすることができる。電子素子は、抵抗器、インダクタまたはコンデンサのような受動素子とすることができ、また、電子素子は、ダイオード、トランジスタ、半導体デバイス、回路、チップまたは集積回路のような能動素子とすることができる。

別の実施態様においては、少なくとも１つの非導電層と、導体と、その少なくとも１つの非導電層に被着される電圧切り替え型誘電体材料（ＶＳＤＭ）と、少なくとも１つのリード線を有する電子素子とを含むプリント回路ボードが提供される。この場合、前記少なくとも１つのリード線はＶＳＤＭ層に電気的に接続される。ＶＳＤＭは、材料に印加される電圧がある特性的な電圧レベルを超えると、誘電体状態から導電性に切り替わる。電子素子は埋め込み素子または表面実装素子とすることができる。電子素子は、抵抗器、インダクタまたはコンデンサのような受動素子とすることができ、また、電子素子は、ダイオード、トランジスタ、半導体デバイス、回路、チップまたは集積回路のような能動素子とすることができる。

実施態様が、添付の図面において、事例としてかつ非制限的に表現されている。図面においては、同じ参照符号は同様の要素を含む。

図１は、代表的な実施態様による代表的なＶＳＤＭを示す。 図２は、代表的な実施態様による、ＶＳＤＭ層と表面実装電子素子とを組み込んだ積層体を示す。 図３は、代表的な実施態様による、ＶＳＤＭ層と表面実装電子素子とを組み込んだ積層体を示す。 図４は、代表的な実施態様による、ＶＳＤＭ層と埋め込み電子素子とを組み込んだ積層体を示す。 図５は、代表的な実施態様による、ＶＳＤＭ層と埋め込み電子素子とを組み込んだ積層体を示す。 図６は、代表的な実施態様による、ＶＳＤＭ層と埋め込み電子素子とを組み込んだ積層体を示す。 図７は、代表的な実施態様による、ＶＳＤＭ層と埋め込み電子素子とを組み込んだ積層体を示す。 図８は、代表的な実施態様による、ＶＳＤＭ層と埋め込み電子素子とを組み込んだ積層体を示す。 図９Ａ−Ｃは、ＶＳＤＭ要素を組み込んだ回路を示す。

いくつかの代表的な実施態様においては、ＥＳＤまたはＥＯＳに対する保護がＶＳＤＭの使用を含むことができる。ＶＳＤＭは、低電圧においては絶縁体として、高電圧においては導体として作用することができる。ＶＳＤＭは特定の切り替え電圧を有することができ、その切り替え電圧は低導電性および高導電性の状態の間の範囲である。ＶＳＤＭは、切り替え電圧を超える電圧値に対して回路および／または電子素子を保護するアースへの分路を提供することができる。これは、高電圧値において、電流が、保護されるデバイスまたは素子を流れるのではなく、ＶＳＤＭを通ってアースに流れることを可能にすることによって行われる。

本明細書においては、用語の冠詞「ａ」または「ａｎ」は、特許文献において通常用いられるように、１つ以上を含むものとして用いられる。また、本明細書においては、用語の「または（ｏｒ）」は非排除的な「または」を指すものとして用いられる。すなわち、「Ａまたは（ｏｒ）Ｂ」は、そうでない旨指示されない限り、「ＡであるがＢでない」と、「ＢであるがＡでない」と、「ＡかつＢである」とを含む。さらに、本明細書において言及されるすべての出版物、特許および特許文献は、恰も個別に参照によって組み込まれるように、参照によってその全体が本願に組み込まれる。本明細書と、そのように参照によって組み込まれたこれらの文献との間に一致しない語法が存在する場合は、組み込まれた参照文献の語法は、本明細書の語法に対する補足と見做されるべきである。すなわち、両立し得ない不一致については、本明細書の語法が優先する。

本明細書において、「代表的な（ｅｘｅｍｐｌａｒｙ）」という用語は、「事例、実例または例解と為る（ｓｅｒｖｉｎｇ ａｓ ａｎ ｅｘａｍｐｌｅ、ｉｎｓｔａｎｃｅ、ｏｒ ｉｌｌｕｓｔｒａｔｉｏｎ）」を意味するものとして用いられる。本明細書において「代表的な」ものとして記述されるいかなる実施態様も、他の実施態様より好ましい、あるいは他の実施態様より有利であると見做されるべきではない。同様に、用語としての「実施態様（ｅｍｂｏｄｉｍｅｎｔ）」は、すべての実施態様が論議された特徴、利点、あるいは操作モードを含むことを要求しない。

本明細書において用いる用語としてのプリント回路ボード（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ：ＰＣＢ）は、プリント配線ボード、エッチング配線ボードまたは同類の基板に関係する。ＰＣＢは、個別の電子素子を機械的に支持し、かつ、非導電性の基板上に層状化または装着される導電リード線、配線、ライン、経路、トラックまたは信号トレースを用いてその個別電子素子を電気的に接続するために用いられる。いくつかの場合には、装着される種々の電子素子の間の電気的接続を提供するために、金属のリード線を（例えば引き続いてエッチングされるＣｕの層として）含めることができる。本明細書に開示されるいくつかの実施態様によれば、ＰＣＢは、単一基板として、あるいは、異なる層において同一または異なる導電性を有する多層基板として実施できる。

本明細書において用いる用語としての電子素子は、受動素子および／または能動素子を意味することができ、抵抗器、インダクタ、コンデンサ、ダイオード、トランジスタ、半導体デバイス、回路、チップ、集積回路などを含むがこれに限定されない。通常、電子素子は、それを他の素子または経路に電気的に接続するための導電リード線を有する。本明細書に開示される実施態様によれば、電子素子は表面実装素子および埋め込み素子を含む。電子素子は、個別の要素または薄膜（例えば、抵抗層、静電容量層など）として実施することが可能であり、ＰＣＢの基板上または層上に堆積またはスパッタ処理できる。

本明細書において用いる用語としてのＶＳＤＭは、特定の値を超える電界または電圧が材料に印加されない限り、誘電体としての特性または非導電性を有する任意の組成物または組成物の組合せに関する。特定の値を超える電界または電圧が材料に印加されると、材料は導電性になる。従って、ＶＳＤＭは、材料特有の値を超える、（例えばＥＳＤまたはＥＯＳ事象によってもたらされるような）電圧（または電界）が材料に印加されない限り誘電体である。そのような電圧（または電界）が印加されると、ＶＳＤＭは導電性の状態に切り替わる。

ＶＳＤＭは、さらに、非線形的な抵抗材料として定義することができる。多くの用途において、ＶＳＤＭの特性電圧は、回路またはデバイスの操作電圧レベルを何倍も超えた値の範囲にある。実施態様は計画された電気事象の使用を含むことができるが、このような電圧レベルは、（例えば、静電放電のような電荷によって生成される）過渡条件の程度である可能性がある。さらに、１つ以上の実施態様は、特性電圧を超える電圧が存在しない場合、非導電性または誘電体の材料に類似の挙動を示すＶＳＤＭを提供する。

本明細書に開示される実施態様によれば、ＶＳＤＭは、ポリマーベースの材料であり、充填剤入りのポリマーを含むことができる。充填剤入りポリマーは、絶縁体、導体および半導体材料の混合物を含むことができる。絶縁材料の例としては、シリコーンポリマー、エポキシ、ポリイミド、ポリエチレン、ポリプロピレン、ポリフェニレンオキシド、ポリスルホン、ゾルゲル材料、クリーマー、二酸化シリコーン、酸化アルミニウム、酸化ジルコニアおよび他の金属酸化物絶縁体が含まれるがこれに限定されない。導体材料の例としては、銅、アルミニウム、ニッケル、ステンレス鋼などの金属が含まれる。半導体材料の例としては、有機半導体および無機半導体の両者が含まれる。無機半導体の中には、シリコン、炭化ケイ素、窒化ホウ素、窒化アルミニウム、酸化ニッケル、酸化亜鉛および硫化亜鉛が含まれる。有機半導体の例としては、ポリ−３−エキシルチオフェン、ペンタセン、ペリレン、カーボンナノチューブ、フラーレンなどが含まれる。ＶＳＤＭの特定の用途によく適合した機械的および電気的特性に対して、具体的な調合および組成を選択することができる。

さらに、本明細書に開示される１つ以上の実施態様は、ＰＣＢの上部にＶＳＤＭ層を組み込んでいる。このＶＳＤＭ層は、切り替え電圧を超える電圧に対して回路および／または電子素子を保護するアースへの分路を提供することができる。この保護は、この電圧における電流が、保護される回路および／または電子素子を流れるのではなく、ＶＳＤＭ層を通ってアースに流れることを可能にすることによって行われる。

図１は代表的なＶＳＤＭ１００を示す。ＶＳＤＭ１００は、導電相１１０と、絶縁および／または半導体相１２０とを含むことができる。ＶＳＤＭ１００は、低電圧においては絶縁体として作用し、切り替え電圧を超える電圧（例えば、トリガ電圧を超える電圧、クランプ電圧を超える電圧など）においては導体として作用することができる。通常、ＶＳＤＭ１００は、アースに接続することができ、デバイスを保護している間、電流をアースに分路することができる。

図２は、ＶＳＤＭ層を組み込んだ代表的な積層体２００を示す。積層体２００は、非導電性の基板２０２（例えば、ＰＣＢおよび／またはその層、例えばプリプレグ層など）を含み、また、ＶＳＤＭ層２１０をも含む。このＶＳＤＭ層２１０は、被膜、層、線およびビアのどれかまたはすべてを含むことができる。ＶＳＤＭは、任意の形状にすることができ、導体２２０に接続することができる。特定のいくつかの導体２２０は、過大電圧事象の間、電流がＶＳＤＭ層を通ってアースに分路されるように、アースに電気的に接続することができる。導体は、導電層、配線、経路、ビア、接続子などを含むことができる。

保護されるべき電子素子２３０（例えば、抵抗器、インダクタ、コンデンサ、ダイオード、トランジスタ、回路、チップなど）は、ＶＳＤＭ層２１０の上に装着することができる。いくつかの場合には、電子素子２３０を表面実装デバイスとすることができる。別の実施態様によれば、電子素子２３０を、ＶＳＤＭ層２１０の上に（例えば抵抗インクとして）直接堆積された実質的に平面状のデバイスとすることができる。さらに、電子素子２３０は１つ以上のリード線２４０（例えばＣｕリード線）を含むことができる。電子素子２３０を巻き込む過大電圧事象（例えばＥＳＤまたはＥＯＳ事象）の間、電流を、リード線２４０（および／または素子２３０）からＶＳＤＭ層２１０を通って導体２２０に分路することができる。電流は、素子２３０および／またはリード線２４０と、ビア２７０によって導体２２０に電気的に接続することができる導電性パッド２６０との間のギャップ２５０を橋絡することができる。

電子素子２３０は、抵抗、インダクタンス、静電容量などのような１つ以上の仕様値によって特徴付けることができる。いくつかの場合には、過大電圧および／または過大電流事象に耐え得る能力は特定されないことがある。例えば、ある抵抗器は、正常に（例えば１０ボルトまでの電圧において）使用している間は１オームの抵抗を提供するように設計することができるが、さらに高い電圧においては損傷を受ける場合があり、耐損傷性を有するように設計される同様の抵抗器は、所与の用途には寸法が大き過ぎる可能性がある。ＶＳＤＭを用いて小型抵抗器を保護すると、小型の素子を使用できるようになり、これは、ＰＣＢアセンブリのようなパッケージにおいては有利であり得る。０６０３および０４０２抵抗器のような大型の抵抗器は、過大電圧または過大電流事象に耐えるに十分な程大きいが、０２０１および０１００５抵抗器のような小型の抵抗器は、回路の完全性を維持するには保護を必要とする可能性がある。

ＶＳＤＭ層２１０、導体２２０および電子素子２３０のいずれも、基板２０２の表面上に配備するか、あるいは、基板２０２の内部に設ける（例えば埋め込む）ことができる。いくつかの実施態様においては、ＶＳＤＭ層２１０および電子素子２３０がＰＣＢに埋め込まれる（例えば、ＰＣＢ積層体内に層として製作される）。積層体２００は、付加的なＰＣＢ素子（例えばプリペグ付加層）を加えかつ処理することによって埋め込むことができる。

図３は、ＶＳＤＭ層を組み込んだ代表的な積層体３００を示す。この例においては、積層体３００は、非導電性の基板２０２（例えばプリント回路ボードおよび／またはその層）および／または他のアセンブリを含むことができる。ＶＳＤＭ層２１０は、被膜、層、線、ビアを含むことができ、および／または、任意の形状にすることができ、さらに全体として導体２２０に結合することができる。保護される電子素子２３０（表面実装されるか埋め込まれる）は、ＶＳＤＭ層２１０の上に実装するかあるいはその中に組み込むことができる。素子２３０を巻き込む過大電圧事象（例えばＥＳＤ事象）の間、電流を、リード線（および／または素子２３０自体）からＶＳＤＭ層２１０を通って導体２２０に分路することができる。いくつかの場合には、リード線２４０および／または素子２３０と導体２２０との間のギャップ３５０内に位置するＶＳＤＭ層２１０の一部分に、作用容積を付属させることができる。作用容積は、ＶＳＤＭ層の厚さおよび（例えば境界を接する導体の）面積に関係付けることができ、主として、過大電圧事象の間に電流が流れる空間を表すことができる。積層体３００は、付加的なＰＣＢ素子（例えばプリペグ付加層など）を加えかつ処理することによって埋め込むことができる。

図４は代表的な積層体４００の断面図を示す。図示のように、積層体４００は、１つ以上の非導電性基板２０２と、少なくとも１つのＶＳＤＭ層２１０とを含むことができる。ＶＳＤＭ層２１０は、被膜、膜、線、ビア、配線、経路として実施することができ、および／または、具体的な用途に応じて他の任意の適切な形状にすることができる。ＶＳＤＭ層２１０は、全体として、１つ以上の導体２２０、パッド２６０、ビア２７０またはそれらの組合せを介してアースに接続することができる。保護される電子素子４３０（例えば薄膜抵抗層４３２および関連リード線４４０）は、ＶＳＤＭ層２１０の上に、堆積、スパッタ、あるいはそれ以外の方法で形成することができる。

電子素子４３０を巻き込む過大電圧事象（例えばＥＳＤまたはＥＯＳ事象）の間、過剰電流を、素子４３０を損傷するレベルで素子４３０を通すのではなくアースに分路することができる。電流は、ギャップ４５０を含むことができるＶＳＤＭ層２１０を通して流すことによって分路することができる。いくつかの場合には、ＶＳＤＭ層２１０のＥＳＤ／ＥＯＳ保護能力に有害な影響を及ぼさない条件において、付加層（例えば素子４３０に関連する膜）が存在してもよい（例えば、抵抗膜を特別に薄くすることができ、従って、抵抗層４３２が特に薄い時には、抵抗層４３２をリード線４４０の下に配備することができる）。

図５は積層体５００の断面図を示す。この例においては、積層体５００は、１つ以上の非導電性基板２０２と、ＶＳＤＭ層２１０とを含むことができる。ＶＳＤＭ層２１０は、被膜、膜、線、ビア、配線、経路として実施することができ、および／または、具体的な用途に応じて他の任意の適切な形状にすることができる。ＶＳＤＭ層２１０は、全体として、積層体５００の表面上に配備される１つ以上の導体２２０を介して、かつまた、パッド２６０、ビア２７０またはそれらの組合せによって、アースに接続することができる。保護される電子素子４３０は、ＶＳＤＭ層２１０の上に、堆積、スパッタ処理、あるいはそれ以外の方法で形成することができる。電子素子４３０は、薄膜抵抗層４３２として実施することができ、関係する導電リード線４４０を含むことができる。この導電リード線４４０も、抵抗層４３２の上および／または積層体の１つの層の上に堆積またはスパッタ処理することができる。

素子４３０を巻き込むＥＳＤまたはＥＯＳに関わる過大電圧事象の場合には、過大電流を、電子素子４３０を通すのではなくアースに分路することができる。過剰電流は、ギャップ５５０を含むことがあるＶＳＤＭ層２１０を通して流すことによって分路することができる。

図６は代表的な積層体６００の断面図を示す。この例によれば、積層体６００は、電子素子４３０の複数の領域を保護する非導電性のＶＳＤＭ層２１０を含むことができる。このＶＳＤＭ層２１０は、全体として、積層体６００内に配置される１つ以上の導体２２０を介して、かつ、パッド２６０、ビア２７０またはそれらの組合せによって、アースに接続することができる。保護される電子素子４３０は、ＶＳＤＭ層２１０の上に、堆積、スパッタ処理、あるいはそれ以外の方法で形成することができる。電子素子４３０は、薄膜（例えば抵抗層）として実施することができ、少なくとも１つの関係する導電リード線４４０を含むことができる。積層体６００においては、第１ギャップ６５０および第２ギャップ６５２が、過大電圧事象の間に電流が流れることができるＶＳＤＭ層２１０の分離領域を実質的に画定する。

図７は代表的な積層体７００の断面図を示す。この実施態様においては、積層体７００は、ＶＳＤＭ層２１０に対して、ＶＳＤＭ層と保護される電子素子４３０との間において１つ以上の非導電性基板２０２を設けることができる。積層体７００は、さらに、１つ以上の導体２２０と、１つ以上のビア２７０と、１つ以上のパッド２６０とを含むことができ、これらの各要素は、互いに相互接続されると共にアースに接続することができる。

ＶＳＤＭ層２１０はギャップ７５０を含むことができる。電子素子４３０を巻き込む過大電圧事象の間、過剰電流を、素子４３０自体を通すのではなく、ＶＳＤＭ層２１０のギャップ７５０を経由してアースに分路することができる。これによって素子４３０が損傷または破壊から保護される。

図８は代表的な積層体８００の断面図を示す。図示のように、積層体８００は、少なくとも２つの非導電性基板２０２と、基板２０２の間に配備されるＶＳＤＭ層２１０と、１つ以上の導電リード線４４０を含む電子素子４３０と、導体２２０、ビア２７０、パッド２６０またはそれらの組合せのような複数の接続要素とを含むことができる。電子素子４３０は第１基板２０２の上に配置することができ、また、電子素子４３０は、ＶＳＤＭ層２１０と直接接触するのではなく、複数の接続要素によって実現される電気接点を有することができる。ＶＳＤＭ層２１０はギャップ８５０を含むことができる。このギャップ８５０は、過大電圧事象の場合の（例えばギャップ８５０の両側のパッド２６０の間の）電流流路の作用領域に関係付けることができる。

図９Ａ〜Ｃは、ＶＳＤＭ要素を組み込むいくつかの回路構成を示す。これらの図においては、ＶＳＤＭ要素９００は稲妻記号を有する電気弁として概略的に表現されている。これらの例においては、ＶＳＤＭ要素９００は、アースに接続することができる導体に接続されると共に、保護される電子デバイスまたは電子素子に電気的に（かつ場合によっては物理的に）接続される。

図９Ａは、表面実装抵抗器または埋め込み抵抗器とすることができる抵抗器９１０を保護するＶＳＤＭ９００を示す。この例においては、ＶＳＤＭ９００は抵抗器９１０のリード線に電気的に接続される。抵抗器９１０を損傷する虞れがあるＥＳＤまたはＥＯＳのような過大電圧事象は、ＶＳＤＭ要素９００を介して、過剰電流をアースに分路する結果をもたらすことができる。

図９Ｂは、表面実装コンデンサまたは埋め込みコンデンサとすることができるコンデンサ９２０を保護するＶＳＤＭ要素９００を示す。この例においては、ＶＳＤＭ要素９００はコンデンサ９２０の両側でリード線に接続される。コンデンサ９２０を損傷する虞れがある過大電圧事象は、ＶＳＤＭ要素９００の少なくとも１つを介して、過剰電流をアースに分路する結果をもたらすことができる。

図９Ｃは、埋め込みインダクタとすることができるインダクタ９３０を保護するＶＳＤＭ要素９００を示す。この例においては、ＶＳＤＭ要素９００はインダクタ９３０のリード線に接続される。インダクタ９３０を損傷する虞れがある過大電圧事象の場合には、ＶＳＤＭ要素９００を介して、過剰電流がアースに分路される。

いくつかの実施態様は、種々のパラメータ（例えば、電流、電圧、電力、抵抗、抵抗率、インダクタンス、静電容量、厚さ、ひずみ、温度、応力、濃度、深さ、長さ、幅、（絶縁性および導電性の間の）切り替え電圧および/または電圧密度、トリガ電圧、クランプ電圧、オフ状態電流流路、誘電率、時間、日付、および他の特性値）を感知するセンサーを含むことができる。種々の装置が種々のセンサーを監視することができ、システムは自動制御によって作動させることができる（ソレノイド式、空圧方式、圧電方式など）。いくつかの実施態様は、プロセッサおよび記憶装置に連結されるコンピュータ読み取り可能な保存媒体を含むことができる。ＰＣＢ内に配置される電子素子を操作および／または保護する種々の方法を遂行、制御あるいは監視するために、プロセッサによって、コンピュータ読み取り可能な保存媒体上に保存された実行可能命令を実行することができる。センサーおよびアクチュエータは、プロセッサに連結することができ、入力を提供し、かつ種々の方法に関連する命令を受け取る。特定の命令は、パラメータを調整するために、入力を提供する連結センサーと命令を受け取る連結アクチュエータとを介する種々のパラメータの閉ループ制御用として提供される場合がある。種々の実施態様は、例えば、電話（例えば携帯電話）、ユニバーサルシリアルバス（ＵＳＢ）デバイス（例えばＵＳＢ保存装置）、携帯型情報端末（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ：ＰＤＡ）、ラップトップコンピュータ、ネット書籍コンピュータ、タブレットパソコン（ＰＣ）、発光ダイオード（ＬＥＤ）などの異なる電子デバイスを含むことができる。

以上の記述は、いかなる当業者も具体的な実施態様を想定または利用することが可能になるように提供されている。当業者には、これらの実施態様に対する種々の変形が明らかになるであろう。本明細書に規定される包括的な原理は、本開示の範囲から逸脱することなく他の実施態様にも適用することができる。従って、本開示は、本明細書に記述される実施態様に限定されるようには意図されておらず、本明細書に開示される原理と矛盾しない最も広い範囲を付与されるべきである。

Claims (20)

1. 少なくとも１つの導体と、
   前記少なくとも１つの導体に被着される電圧切り替え型誘電体材料（ＶＳＤＭ）と、
   少なくとも１つのリード線を有する電子素子であって、前記少なくとも１つのリード線は前記ＶＳＤＭに電気的に接続される、電子素子と、
   を含む、ことを特徴とするプリント回路ボード。
2. 請求項１に記載のプリント回路ボードにおいて、前記電子素子が埋め込み素子である、ことを特徴とするプリント回路ボード。
3. 請求項２に記載のプリント回路ボードにおいて、前記埋め込み素子が、抵抗器、インダクタおよびコンデンサの１つ以上を含む、ことを特徴とするプリント回路ボード。
4. 請求項２に記載のプリント回路ボードにおいて、前記埋め込み素子が、ダイオード、トランジスタ、半導体デバイス、回路、チップおよび集積回路の１つ以上を含む、ことを特徴とするプリント回路ボード。
5. 請求項１に記載のプリント回路ボードにおいて、前記電子素子が表面実装素子である、ことを特徴とするプリント回路ボード。
6. 請求項５に記載のプリント回路ボードにおいて、前記表面実装素子が、抵抗器、インダクタおよびコンデンサの１つ以上を含む、ことを特徴とするプリント回路ボード。
7. 請求項５に記載のプリント回路ボードにおいて、前記表面実装素子が、ダイオード、トランジスタ、半導体デバイス、回路、チップおよび集積回路の１つ以上を含む、ことを特徴とするプリント回路ボード。
8. 請求項１に記載のプリント回路ボードにおいて、前記ＶＳＤＭが層である、ことを特徴とするプリント回路ボード。
9. 請求項８に記載のプリント回路ボードにおいて、前記ＶＳＤＭ層が非導電層の内部に組み込まれる、ことを特徴とするプリント回路ボード。
10. 請求項８に記載のプリント回路ボードにおいて、前記ＶＳＤＭ層が少なくとも２つの非導電層の間に配備される、ことを特徴とするプリント回路ボード。
11. 少なくとも１つの非導電層と、
    少なくとも１つの導体と、
    前記非導電層の少なくとも１つに被着される電圧切り替え型誘電体材料（ＶＳＤＭ）と、
    少なくとも１つのリード線を有する電子素子であって、前記少なくとも１つのリード線は前記ＶＳＤＭに電気的に接続される、電子素子と、
    を含む、ことを特徴とするプリント回路ボード。
12. 請求項１１に記載のプリント回路ボードにおいて、前記電子素子が埋め込み素子である、ことを特徴とするプリント回路ボード。
13. 請求項１２に記載のプリント回路ボードにおいて、前記埋め込み素子が、抵抗器、インダクタおよびコンデンサの１つ以上を含む、ことを特徴とするプリント回路ボード。
14. 請求項１２に記載のプリント回路ボードにおいて、前記埋め込み素子が、ダイオード、トランジスタ、半導体デバイス、回路、チップおよび集積回路の１つ以上を含む、ことを特徴とするプリント回路ボード。
15. 請求項１１に記載のプリント回路ボードにおいて、前記電子素子が表面実装素子である、ことを特徴とするプリント回路ボード。
16. 請求項１５に記載のプリント回路ボードにおいて、前記表面実装素子が、抵抗器、インダクタおよびコンデンサの１つ以上を含む、ことを特徴とするプリント回路ボード。
17. 請求項１５に記載のプリント回路ボードにおいて、前記表面実装素子が、ダイオード、トランジスタ、半導体デバイス、回路、チップおよび集積回路の１つ以上を含む、ことを特徴とするプリント回路ボード。
18. 請求項１１に記載のプリント回路ボードにおいて、前記ＶＳＤＭが層である、ことを特徴とするプリント回路ボード。
19. 請求項１８に記載のプリント回路ボードにおいて、前記ＶＳＤＭ層が前記少なくとも１つの非導電層の内部に組み込まれる、ことを特徴とするプリント回路ボード。
20. 請求項１８に記載のプリント回路ボードにおいて、前記ＶＳＤＭ層が少なくとも２つの前記非導電層の間に配備される、ことを特徴とするプリント回路ボード。

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