JP2008527726A

JP2008527726A - 埋め込み式コンポーネント用の静電放電保護

Info

Publication number: JP2008527726A
Application number: JP2007550569A
Authority: JP
Inventors: ナサニエル・マークレイン; トゥシュアール・ヴヤス; ティモシー・パクラ; スティーヴン・ホィットニー
Original assignee: リッテルフューズ，インコーポレイティド
Priority date: 2005-01-10
Filing date: 2006-01-10
Publication date: 2008-07-24
Also published as: US20060152334A1; WO2006074462A3; WO2006074462A2; DE112006000176T5; CN101116155A

Abstract

埋め込み式電気コンポーネント(18)および埋め込み式電圧可変材料すなわちVVM(10)を含む電気回路が提供される。埋め込み式VVM(10)は、埋め込み式抵抗材料または埋め込み式容量性材料などの、埋め込み式電気コンポーネント(18)と組み合わせて使用される、電圧可変基材として設けられる。

Description

本発明は、回路保護に関する。より詳細には、本発明は、電圧可変材料(「VVM」)に関する。

電気オーバストレス過渡現象(「EOS過渡現象」)は、回路または回路内の感度の高い電気コンポーネントを、一時的または永久的に機能しないようにさせる可能性がある、高電界および高いピーク電力を生成する。EOS過渡現象は、回路動作を遮断するか、または、回路を完全に破壊することが可能な過渡的電圧または電流条件を含むことができる。EOS過渡現象は、たとえば、電磁パルス、静電気放電、点灯、静電気の蓄積から生じるか、または、他の電子または電気コンポーネントの動作によって誘発される場合がある。EOS過渡現象は、ナノ秒以下からマイクロ秒の時間で最大振幅まで上昇し、反復する振幅ピークを有する可能性がある。

静電気放電過渡波(「EOSイベント」)のピーク振幅は、25,000ボルトを超え、100アンペアより大きな電流を有する場合がある。EOS過渡現象の波形を定義するいくつかの規格が存在する。これらは、IEC61000-4-2、ESD(ANSI C63.16)に関するANSI指針、DO-160、およびFAA-20-136を含む。MIL STD883part3015などの軍事規格も存在する。

電圧可変材料(「VVM」)は、EOS過渡現象に対する保護のために存在し、EOS過渡現象の継続時間の間に、伝達された電圧をずっと低い値に減少させ、電圧を低い値でクランプするように、高速に(すなわち、理想的には、過渡波がそのピークに達する前に)応答するように設計される。VVMは、低い、または、通常の動作電圧における高い電気抵抗値を特徴とする。EOS過渡現象に応答して、材料は、本質的に瞬時に、低電気抵抗状態に切り換わる。ESDイベントが軽減されると、これらの材料は、高抵抗状態に戻る。VVMは、高抵抗状態と低抵抗状態との間で反復切換えをすることが可能であり、複数のESDイベントに対する回路保護を可能にする。

VVMはまた、ESDイベントの終了によって、本質的に瞬時に、元の高抵抗値に回復する。こうした適用形態の場合、高抵抗状態は、高インピーダンス状態と呼ばれ、低抵抗状態は、低インピーダンス状態と呼ばれることになる。EOS材料は、何千ものESDイベントに耐え、個々のESDイベントのそれぞれからの保護を提供した後、高インピーダンス状態に回復することができる。

EOS材料を利用する回路コンポーネントは、EOS過渡現象による過剰の電圧または電流の一部をアースに短絡することができ、電気回路およびそのコンポーネントを保護する。脅威のある過渡現象の主要な部分は、脅威の供給源に向かって跳ね返される。その反射波は、供給源によって減衰するか、放射されて消えるか、または、脅威となるエネルギーが安全なレベルまで減少するまで、戻りパルスによって応答するサージ保護デバイスに向けなおされる。
米国特許出願第10/958,442号米国特許出願第09/976,964号

VVMの上述した特性および利点が与えられるとすると、こうしたVVMを採用するさらなる適用形態およびデバイスを開発し続ける必要性が存在する。

本発明の一態様では、抵抗器およびコンデンサなどの電気コンポーネントは、多層PCBなどの、プリント回路基板(「PCB」)内で電圧可変材料(「VVM」)を埋め込まれる。一実施態様では、電気コンポーネントは、PCBの絶縁基材上、または2つのこうした基材間で貼り合わされる材料として設けられる。材料は、たとえば、抵抗性材料または誘電性材料である。誘電性材料は、導電性プレートによって各面で接触される。抵抗性材料は、リード線またはトレースによって各面で接触される。電気材料は、比較的大面積の絶縁基材上に塗布され、PCB上に設けられた1つまたは複数の電気回路内で必要に応じて、使用されることができる。

VVMはまた、電気コンポーネントフィルムが、そこから貼り合わされる基材の対向する面などの、絶縁基材に貼り合わされる。絶縁基材(複数可)、コンポーネントフィルム、およびVVMの組合せは、回路トレース、表面実装コンポーネント、スルーホールコンポーネント、および他のアイテムを収容することが可能なデバイスまたはPCBとして設けられる。結果得られるVVM構造は、1平方インチより大きいなどの、任意所望のサイズの表面積を有することができる。電気コンポーネントフィルムおよびVVM層は、PCB内に埋め込まれ、PCBの表面上の価値のある空間を節約し、おそらく、PCBにとって必要とされる全体のサイズを減少させる。埋め込み式コンポーネントフィルムおよびVVM層はまた、コストを低減し、信号完全性を改善することができる。VVMは、PCB内またはPCB上に配置された電気コンポーネントをESDイベントによるエネルギー過負荷から保護する。

以下で説明するように、電気コンポーネント、VVM、および絶縁基材は、所望の結果を達成するために、多くの異なる方法で配置構成されることができる。一般に、各配置構成は、保護されるデバイス(たとえば、抵抗性材料または容量性材料)とVVMとの間に、並列電気関係をもたらす。こうして、ESDイベントが存在しないときは、VVMは、高インピーダンス状態に存在し、電気回路の通常動作下では、電流は、代わりに、埋め込み式電気コンポーネント(複数可)を通って流れる。ESDイベントが起こると、VVMは、低インピーダンス状態に切り換わり、埋め込み式電気コンポーネントの代わりに、VVMを通ってESDエネルギーが消散され、こうしたコンポーネントをESDエネルギーの有害な作用から保護する。

以下で示すように、VVMは、埋め込み式電気コンポーネントと並列に設置される。並列電気関係は、VVMが、PCB内に埋め込まれるか、または、PCBの上部に設置された状態で維持されてもよい。ある適用形態では、1つまたは複数のビアまたは穴が、PCBの1つまたは複数の層内に設けられる。ビア(複数可)は、埋め込み式電気コンポーネントまたはVVMが、PCBの複数の層上に配置された導体に電気的につながることを可能にする。

ある実施形態のVVMは、接触電極を有するX-Yまたは共面配置構成で設置される。ここで、電極が位置決めされて、VVM間隙が作られ、VVM間隙は、電極の平面に少なくとも実質的に平行に延びる。VVMは、間隙内に設置され、電極に接触する。共面またはX-Y間隙は、ESDエネルギーを、アース導体またはシールド導体などの所望の導体に短絡するように適切な大きさに作られる。

別の実施形態のVVMは、接触電極に関して、Z方向アプリケーションで設置される。ここで、電極は、たとえば、他の電極の上部に積重ねた電極であり、VVMは、電極間に設置される。ここで、VVM間隙は、VVM層の厚さによって作られる。厚さまたは間隙サイズは、ESDエネルギーを、アース導体またはシールド導体などの所望の導体に短絡するようにやはり適切な大きさに作られる。ESDエネルギーは、一実施形態では、保護されるコンポーネントの周りで短絡される。

本発明の別の主要な実施形態では、VVMは、導電性箔に層として塗布されて、アクティブ基材またはアクティブラミネートが形成される。結果得られるアクティブラミネートは、部分的に硬化し、剛性PCBなどの支持基材に塗布される。本発明では、VVM層は、導電性層、たとえば、銅層にコーティングされるか、または、塗布されて、アクティブ基材またはラミネートが作成される。アクティブ基材は、以下で詳細に示す多くの異なる方法で、埋め込み式電気コンポーネントと組み合わせて使用される。ある実施形態では、電気コンポーネントはまた、層として塗布される。たとえば、アクティブラミネートのVVM層の露出面に貼り合わされる。アクティブ基材は、便利には、普通なら必要な絶縁層を置き換える。アクティブ基材はまた、基板が複数の電気コンポーネントを保護することができるように多数の方向に延びる。

アクティブ基材は、ボード空間の確保、コストの低減などのような、埋め込み式VVM実施形態と同じ利益のそれぞれを提供する。アクティブ基材はまた、VVM層が通常電圧状態絶縁基材として2倍になる埋め込み式VVMの適用形態である。

VVM層は、埋め込み式電気コンポーネント(複数可)と並列な電気的配置構成で設置されることができる。VVM層はまた、上述したX-YまたはZ方向配置構成において間隙を形成してもよい。VVM層およびアクティブ基材を採用するPCBは、エネルギーが、PCB内の異なる導電性層に短絡されることを可能にする1つまたは複数のビアを含んでもよい。PCBは、複数のVVM層またはアクティブ基材層を含み、VVM層を1つまたは複数の絶縁基材と組み合わせ、種々の異なるタイプの埋め込み式電気コンポーネントを保護してもよい。

本発明のさらなる特徴および利点が、述べられ、本発明の以下の詳細な説明および図から明らかになるであろう。

本発明の1つの主要な実施形態では、抵抗器およびコンデンサなどの電気コンポーネントは、多層PCBなどの、プリント回路基板(「PCB」)内で電圧可変材料(「VVM」)を埋め込まれる。一実施態様では、電気コンポーネントは、PCBの絶縁基材上、または、こうした2つの基材間で貼り合わされたフィルムとして設けられる。VVMはまた、電気コンポーネントフィルムが、そこから貼り合わされる基材の対向する面などの、絶縁基材に貼り合わされる。絶縁基材(複数可)、コンポーネントフィルム、およびVVMの組合せは、回路トレース、表面実装コンポーネント、スルーホールコンポーネント、および他のアイテムを収容することが可能なデバイスまたはPCBとして設けられることができる。

埋め込み式コンポーネントおよびVVMは、結果得られるデバイスまたはPCBの全体のサイズおよびコストを低減する。埋め込み式コンポーネントおよびVVMは、PCBの外面、たとえば、上部面および底部面上の空間も開放し、信号完全性を改善する。電気フィルム、たとえば、抵抗性または容量性フィルムは、PCBの通常ハンドリング中でさえも、静電気放電(「ESD」)によって損傷を受ける可能性がある。VVMは、こうしたイベント中に、PCB上に配置されたフィルムおよび/または他のコンポーネントを保護する。

本発明の別の主要な実施形態では、VVMは、エポキシまたは樹脂内に含浸される。エポキシまたは樹脂は、その後、銅箔などの導電性箔に塗布される。結果得られる構造は、本明細書で、「アクティブラミネート」または「アクティブ基材」と呼ばれる。結果得られる構造は、本明細書で、樹脂コーティングされた箔(「RCF」)または樹脂コーティングされた銅(「RCC」)とも呼ばれ、樹脂またはエポキシが、VVM粒子を含浸され、アクティブRCFまたはRCCをもたらす。一実施形態では、基材のエポキシまたは樹脂は、VVMの絶縁バインダである。

アクティブ基材またはアクティブラミネートは、多くの2次電子部品またはコンポーネント組み立てプロセス、さらにハイエンド高密度プロセスに整合性がある。アクティブ基材は、ボード空間の確保、コストの低減などのような、埋め込み式VVMと同じ利益のそれぞれを提供する。アクティブ基材はまた、VVM層によって保護される電気回路(複数可)通常動作下で、VVM層が絶縁基材として2倍になる埋め込み式VVM適用形態である。

ここで、図面、特に図1を参照すると、本発明のVVM10は、ノード12と14との間で電気接続される。VVM10は、デバイス記号で示される。しかし、以下で示す種々の実施形態のVVM10は、基材上の層として導電性フィルムに塗布される。VVM10は、通常条件下で、抵抗性が高い、たとえば、約1000オーム〜約10¹²オームであるため、ノード12と14との間で、ほとんど電流が流れない。ESDイベントによって、VVM10は、導電性が高く、たとえば、約0.1オーム〜約100オームになり、ESDエネルギーが、ノード12と14との間を移動することを可能にする。ある実施形態では、ノードの一方が接地されるため、ESDエネルギーは、アースに短絡される。あるいは、ノード12および14は、抵抗器またはコンデンサなどの電気コンポーネントからのリード線であってもよい。

図2は、ほぼ時刻t=0で始まるESDイベントによって、回路の両端の電圧が、急速に増加し始めることを示す。VVMが設けられない場合、電圧は、回路内の種々の電気コンポーネントの電圧定格を数桁超える場合がある、最大サージ電圧に急速に脈動する。VVMが設けられると、VVMは、図2に示すトリガー電圧において、高インピーダンス状態から低インピーダンス状態へトリガーされる、すなわち、変化する。その後、ESDイベントによる電圧は、図2に見られる定常クランプ電圧にクランプされる。クランプ電圧は、約5ボルト〜約300ボルトであることができる。ついには、ESDイベントによる電圧は、クランプ電圧からゼロに徐々に小さくなる。

図3Aおよび3Bは、VVM10が、抵抗器16(図3A)またはコンデンサ18(図3B)などの電気コンポーネントを保護する方法を示す。ある実施形態では、VVM10は、電気コンポーネントに並列に設置される。ESDイベントが存在しないとき、VVM10は、高インピーダンス状態であり、ほとんどの電流は、電気コンポーネント16、18を通るように強制される。ESDイベントが存在するとき、VVM10は、高インピーダンス状態から低インピーダンス状態に切り換わり、ESDエネルギーが電気コンポーネント16、18をバイパスする経路を提供する。

図3Cは、VVM10が、信号トレースまたはリード線102あるいはリード線102に接続された1つまたは複数の電気デバイス103を保護する。ここで、VVM10は、トレース102とアースまたはシールド84との間に電気接続される。信号リード線102およびデバイス103を含む別の適用形態は、図20および図21に関連して以下で説明される。図3Cに示すように、ESDイベントが存在しないとき、VVM10は、高インピーダンス状態であり、ほとんどの電流は、トレース102およびデバイス103を通るように強制される。ESDイベントが存在するとき、VVM10は、高インピーダンス状態から低インピーダンス状態に切り換わり、ESDエネルギーがアース84に短絡する経路を提供し、トレース102およびデバイス103を保護する。デバイス103は、集積回路を含む、本明細書で説明される電気デバイスの任意の電気デバイスであることができる。

ここで図4を参照すると、本発明の埋め込み式VVM/コンポーネントおよびアクティブ基材の実施形態の適用が、PCB120によって示され、PCB120は、抵抗器116、コンデンサ118、および回路トレース102などの多くの異なるタイプの電気コンポーネントで密集した多層PCBである。PCB120は、コンピュータ、テレビジョン、携帯電話、通信デバイス、デジタル記録デバイスなどのような任意のタイプの電子デバイス内に設置されてもよい、完全に組み立てられたボードである。PCB120は、ボードの一部または全てを生産する相手先ブランド製造業者(「OEM」)と対照的である組み立て業者によって部分的または完全に組み立てられてもよい。OEMは、一般に、最終組み立てを実施し、集積回路(「IC」)チップ104、電池バックアップチップ106、コネクタ108、バリスタ112、表面実装抵抗器116、表面実装コンデンサ118などのコンポーネントをPCB120上に設置する。PCB120はまた、その表面上に形成される、すなわち、エッチングされたトレース102も有する。

PCB120は、3つの絶縁層42、44、および46を有する多層ボードである。ある実施形態では、層は、比較的剛性があり、たとえば、FR-4材料で作られる。代替の実施形態では、絶縁層は、半剛性であり、たとえば、Kapton(商標)テープなどのポリイミドであることができる。絶縁層42、44、および46は、以下でより詳細に述べる実施形態の適用を示すために切断される。

以下で詳細に述べる埋め込み式組み立て品40および65は、こうした組み立て品が、最終的に組み立てられるPCB、ここではPCB120において使用されてもよい方法の例を提供するために、図4に示される。PCB120は、本明細書に述べる実施形態を採用してもよい、多くの異なるタイプの最終製品の一例に過ぎない。

一般に、抵抗器組み立て品40は、基材42、44、および46を含む。中央基材44は、ビア32および34を含む、すなわち、画定する。ビア32および34は、基材44と46との間に配置されるリード線またはトレース22および24が、基材42と44との間に配置される導体26および28に電気的につながることを可能にする。リード線またはトレース22および24は、抵抗性材料16を通して互いに電気的につながる。導体26および28は、基材42と44との間に配置される。導体26および28ならびに基材42および44は、VVM10が導体26および28に接触するように、VVM10を充填される間隙30を画定する。導体26および28の一方は、アースまたはシールドであってもよく、または、アースまたはシールドへのリード線であってもよい。

埋め込み式抵抗性材料16は、PCB120の基板42の上部表面上に示す表面実装抵抗器116の一部、その多く、おそらく全てを置き換えてもよい。同様に、置き換えられる表面実装抵抗器116に普通なら通じることになる、PCB120の上部表面上に配置される種々のトレース102は、トレース22および24と同様に、基材42と44と46との間に埋め込まれることができる。抵抗性材料16が埋め込まれ、容易には置き換えられないため、ESDイベントの有害な作用から材料を保護することが重要である。VVM10はこうした保護を提供する。VVM10は、同様に埋め込まれ、貴重な外部PCB空間を無駄にしない。

ある実施形態では、異なる抵抗率を有する抵抗性材料16の異なるエリアは、基材42と44と46との間に設置される。異なる抵抗率は、異なる回路が、所望に応じて、異なる抵抗を採用することを可能にする。同様に、抵抗性材料16は、必要に応じて、任意の所望の形状、トレースパターン、および/または、量で塗布されることができる。

一般に、埋め込み式コンデンサ組み立て品65は、絶縁基板42および44を採用する。上部基材42は、ビア32および34を含む、すなわち、画定する。ビア32は、容量性材料18の上に配置されるリード線またはコンデンサプレート22が、導体26に電気的につながることを可能にする。導体26は、PCB120の上部表面上に配置される。導体26は、アースまたはシールド導体であってよい。ビア34は、導体26およびコンデンサプレート24に接触するVVM10を充填される。

埋め込み式容量性材料18ならびに関連プレート22および24は、PCB120の基板42の上部表面上に示す表面実装コンデンサ118の一部、その多く、おそらく全てを置き換えてもよい。同様に、置き換えられる表面実装コンデンサ118に普通なら通じることになる、PCB120の上部表面上に配置される種々のトレース102は、基材42と44と46との間に埋め込まれることができる。容量性材料18が埋め込まれ、容易には置き換えられないため、ESDイベントの有害な作用から材料を保護することが重要である。VVM10はこうした保護を提供する。VVM10は、同様に埋め込まれ、貴重な外部PCB空間を無駄にしない。

ある実施形態では、異なる誘電率または特性を有する容量性材料18の異なるエリアは、基材42と44と46との間に設置される。異なる誘電率または特性は、異なる回路が、所望に応じて、異なる静電容量を採用することを可能にする。同様に、容量性材料18は、必要に応じて、任意の所望の形状、トレースパターン、および/または、量で塗布されることができる。

PCB120はまた、以下でより詳細に述べられるアクティブラミネート75を含む。一般に、アクティブラミネート75は、VVM層100および導電性箔72を含む。ある実施形態では、アクティブラミネート75は、独立に生産され、必要に応じてPCB120に塗布される。アクティブラミネート75はまた、抵抗性層16、容量性層18、または、所望の電気的機能または特性を有する他のタイプの層で調製されてもよい。示す実施形態では、アクティブラミネートは、抵抗性材料16の層で調製される。抵抗性材料16は、導電性箔72から反対のVVM層の面上で、アクティブラミネート75のVVM層100に塗布される。抵抗性材料16は、貼り合わせ、圧縮、接着、または他の適したプロセスによって、絶縁基材42に固定される。導電性箔72は、貼り合わせ、圧縮、接着、それらの任意の組合せ、または他の適したプロセスによって、基材46に固定される。

前と同様に、アクティブラミネート75の埋め込み式抵抗性材料16は、PCB120の基板42の上部表面上に示す表面実装抵抗器116および関連するトレース102の一部、その多く、おそらく全てを置き換えてもよい。VVM層100は、ESDイベントから埋め込み式抵抗性材料16を保護する。VVM100は、同様に埋め込まれ、貴重な外部PCB空間を無駄にしない。

示す実施形態では、抵抗性材料16は、基材42内に形成されたメッキされたビア114を通して外部コンポーネント104に電気接続される。導電性箔72は、所望に応じてトレースを形成するためにエッチングされることができる。これらのトレースは、他の埋め込み式電気材料に接触してもよい、かつ/または、絶縁基材46の内部表面および/あるいは外部表面上に配置されたコンポーネントにつながってもよい。トレース102はまた、外部基材42および/または46の内側、および、中央基材44の表面上に形成されてもよい。こうした内側トレース102は、必要に応じて、VVM層100(図示する)、抵抗性材料16、容量性材料18、および/または、他の内部電気コンポーネントに接触することができる。

［埋め込み式電気コンポーネントおよびVVM］
ここで図5Aおよび図5Bを参照すると、本発明の埋め込み式VVM10の1つの適用形態が示される。ノード12は、リード線またはトレース22に電気接続される。ノード14は、リード線またはトレース24に電気接続される。ノード12および14はまた、抵抗性素子または抵抗性材料16に電気接続される。導体26および28は、抵抗性材料16に並列にノード12および14から延びる。図5Aに見られるように、間隙30が、導体26と28との間に形成される。図5Bに見られるように、VVM10は、間隙30内に設置され、導体26と28とに電気接続する。

図5Aおよび図5Bの適用形態は、ノード12と14、リード線22と24、導体26と28、間隙30、およびVVM10が、PCBの、たとえば、単一基材に塗布されるか、または、単一基材上に存在する、共面またはX-Y適用形態とみなされてもよい。ノード、トレース、および導体がその上に形成される同じ平面上に、間隙30が形成され、VVMが、そこに塗布される。ある実施形態では、基材は、内部基材であり、そのため、ノード12と14、リード線22と24、導体26と28、間隙30、およびVVM10は、PCB内に埋め込まれる。

抵抗器16(本明細書で述べる実施形態の任意の実施形態用)を、デバイス内に設けることができる。抵抗器16(本明細書で述べる実施形態の任意の実施形態用)は、スクリーン印刷、ステンシル印刷プロセス、加圧式塗布プロセスなどのような、プロセスによって、基材に塗布されてもよい材料として設けられることができる。ラミネート抵抗性材料16は、商標名Insite(商標)の下でRohm and Haasから得られ、約500オーム/cm²〜約1000オーム/cm²のシート抵抗範囲で提供されてもよい。

本明細書で説明されるVVM10(図1〜14で述べる実施形態の任意の実施形態用)は、デバイス内に設けられてもよい。あるいは、VVM10(図1〜14で述べる実施形態の任意の実施形態用)は、印刷可能な、または、展開可能な形態で設けられてもよい。種々の適したVVMは、「Direct Application Variable Material, Devices Employing Same And Methods Of Manufacturing Such Devices」という名称の、2004年10月5日に出願された米国特許出願第10/958,442号に記載され、それぞれのこうしたVVMは、参照により本明細書に明示的に組み込まれる。

ここで図6Aおよび図6Bを参照すると、本発明の埋め込み式VVM10の別の適用形態が示される。ノード12は、リード線またはトレース22に電気接続される。ノード14は、リード線またはトレース24に電気接続される。ノード12および14はまた、抵抗性素子または抵抗性材料16に電気接続される。図6Aに見られるように、間隙30が、ノード12と14との間に形成される。図6Bに見られるように、VVM10は、間隙30内に設置され、ノード12と14とに電気接続する。

図6Aおよび図6Bの適用形態は、ノード12と14、リード線22と24、間隙30、およびVVM10が、PCBの、たとえば、単一基材に塗布されるか、または、単一基材上に存在する、共面適用形態とみなされてもよい。ノード、トレース、および導体がその上に形成される同じ平面上に、間隙30が形成され、VVM10が、そこに塗布される。ある実施形態では、基材は、内部基材であり、そのため、ノード12と14、リード線22と24、間隙30、およびVVM10は、PCB内に埋め込まれる。代替の実施形態では、ノード12と14、リード線22と24、間隙30、およびVVM10は、PCBの上部または底部上に設置される。

ここで図7Aおよび図7Bを参照すると、本発明の埋め込み式VVM10のさらなる適用形態が示される。ノード12は、リード線またはトレース22に電気接続される。ノード14は、リード線またはトレース24に電気接続される。ノード12および14はまた、抵抗性素子または抵抗性材料16に電気接続される。導体26および28は、ノード12および14から延び、ノード12および14と一体に形成されてもよい。図7Aに見られるように、間隙30が、導体26と28との間に形成される。図7Bに見られるように、VVM10は、間隙30内に設置され、導体26と28に電気接続する。

図7Aおよび図7Bの適用形態は、ノード12と14、リード線22と24、導体26と28、間隙30、およびVVM10が、PCBの、たとえば、単一基材に塗布されるか、または、単一基材上に存在する、共面またはX-Y適用形態とみなされてもよい。ノード、トレース、および導体がその上に形成される同じ平面上に、間隙30が、一般に形成され、VVMが、そこに塗布される。ある実施形態では、基材は、内部基材であり、そのため、ノード12と14、リード線22と24、導体26と28、間隙30、およびVVM10は、PCB内に埋め込まれる。

あるいは、Z方向適用形態を形成するために、ノード12は、第1基材上に存在してもよく、一方、ノード14は、第2基材上に存在する。基材のいずれかは、多層PCBの内部基材であってよい。ここで、VVM10は、たとえば、基材支持ノード12と14との間で、抵抗性材料16に隣接して塗布される。

ここで図8を参照すると、本発明の埋め込み式コンポーネントとVVMを採用する多層PCBの一実施形態が、組み立て品40によって示される。組み立て品40は、絶縁基材42、44、および46を含む。絶縁基材42、44、および46(ならびに、本明細書で述べる基材の任意の基材)は、FR-4、ガラス布(woven glass)またはガラス不綿布、PTFE、およびマイクロファイバガラス、セラミック、熱硬化性プラスチック、ポリイミド、Kapton(登録商標)などのような、1つまたは複数のタイプの剛性または半剛性基材を含んでもよい。

中央基材44は、ビア32および34を含む、すなわち、画定する。ビア32および34は、基材44と46との間に配置されるリード線またはトレース22および24が、導体26および28に電気的につながることを可能にする。リード線またはトレース22および24は、抵抗性材料16を通して互いに電気的につながる。導体26および28は、基材42と44との間に配置される。導体26および28ならびに基材42および44は、共面またはX-Y適用形態において、VVM10を充填される間隙30を画定する。ある実施形態では、トレース22および24は、組み立て品40内に完全に埋め込まれてもよい回路内に一体にされる、または、外側基材42および46の一方の外側に配置される回路に電気接続される。

導体26および28は、VVM10の複数のエリアまたはVVM10の1つまたは複数の大きなエリアを含むことができる埋め込み式回路保護ネットワークの一部であってよい。導体26および28の一方は、アースまたはシールドに通じてもよい。組み立て品40は、図5B、6B、および7Bに示す回路と類似の並列電気回路を含むことが理解されるべきである。組み立て品40は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。組み立て品40の構成は、別法として、または、付加的に、埋め込み式容量性材料18あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

ここで図9を参照すると、本発明の埋め込み式コンポーネントおよびVVMを採用する多層PCBの一実施形態は、組み立て品45によって示される。組み立て品45は、絶縁基材42、44、および46を含む。中央基材44は、ビア32および34を含む、すなわち、画定する。ビア32は、基材44と46との間に配置されるリード線またはトレース22が導体26に電気的につながることを可能にする。導体26は、基材42と44との間に配置され、ある実施形態では、アースまたはシールド導体であってもよい。導体26は、VVM10の複数のエリアまたはVVM10の1つまたは複数の大きなエリアを含むことができる埋め込み式回路保護ネットワークの一部であってよい。

ビア34は、VVM10を充填される間隙30を画定する。こうした構成は、導体28(先に示した)をなくすことを可能にする。ある実施形態では、トレース22および24は、組み立て品45内に完全に埋め込まれてもよい回路内に一体にされる、または、外側基材42および46の一方の外側に配置される回路に電気接続される。

組み立て品45は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。ビア34内にVVM10を設置することは、VVM間隙の幅が、本質的に、基材44の厚さであるZ方向適用形態をもたらす。本明細書で述べる実施形態のいずれの実施形態でも、VVM間隙厚さは、トレース22か24のいずれかに沿って現れるESDイベントが、抵抗器16などの電気コンポーネントから離れて適切に短絡されるように構成される。

組み立て品45は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。組み立て品45の構成は、別法として、または、付加的に、埋め込み式容量性材料18あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

ここで図10を参照すると、本発明の埋め込み式コンポーネントおよびVVMを採用する多層PCBの一実施形態は、組み立て品50によって示される。組み立て品50は、外側絶縁基材42および46ならびに一対の内側基材44aおよび44bを含む。トレース22および24は、抵抗器16に電気的につながる。導体26および28は、VVM10に電気的につながる。中央基材44aおよび44bは、ビア32および34を含む、すなわち、画定する。ビア32および34は、基材44bと46との間に配置されるトレース22および24が導体26および28に電気的につながることを可能にする。導体26および28は、基材42と44aとの間に配置される。

基材42、44a、および44bは、ひとまとめに、ビア36を含む、すなわち、画定する。ビア36は、VVM10を充填される。VVM10は、外側基材42の外側から組み立て品50内に装填されてもよい。基材44aおよび44bが、基材46、トレース22および24、ならびに抵抗性材料16に塗布された後、ビア32および34は、金属化されることができる。ビア32および34は、ある実施形態では、導体26および28が、基材44a上で画定される同じプロセス中に金属化される。

トレース22および24は、ある実施形態では、組み立て品50内に完全に埋め込まれてもよい回路内に一体にされる、または、外側基材42および46の一方の外側に配置される回路に電気接続される。導体26および28は、次に、VVM10の複数のエリアまたはVVM10の1つまたは複数の大きなエリアを含むことができる埋め込み式回路保護ネットワークの一部であってよい。導体26および28の一方は、アースまたはシールドに通じてもよい。

組み立て品50は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。第3ビア36内にVVM10を設置することは、VVM間隙の幅が、本質的に、ビア36の直径すなわち断面距離であるX-Y適用形態をもたらす。前と同様に、VVM間隙厚さは、トレース22か24のいずれかに沿って現れるESDイベントが、抵抗器16などの埋め込み式電気コンポーネントから離れて適切に短絡されるように構成される。

組み立て品50は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。組み立て品50の構成は、別法として、または、付加的に、埋め込み式容量性材料18あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

ここで図11〜14を参照すると、コンデンサまたは容量性材料18を埋め込む種々の実施形態が示される。前と同様に、図11〜14の実施形態のそれぞれは、別法として、または、付加的に、埋め込み式抵抗性材料あるいは他のタイプの電気コンポーネントまたは材料を採用してもよい。コンデンサまたは誘電体18(本明細書に述べる実施形態の任意の実施形態用)は、デバイス内に設けられてもよい。コンデンサまたは誘電体18(本明細書に述べる実施形態の任意の実施形態用)は、スクリーン印刷、ステンシル印刷プロセス、加圧式塗布プロセスなどのような、プロセスによって、コンデンサプレートおよび/または基材に塗布されてもよい材料として設けられることができる。ラミネートコンデンサ誘電体材料18は、商標名Insite(商標)の下でRohm and Haasから得られてもよく、200nF/平方cmまでの範囲で提供される。

図11では、本発明の埋め込み式コンポーネントおよびVVMを採用する多層PCBの一実施形態は、組み立て品55によって示される。組み立て品55は、2つの絶縁基材42および44を含む。上部基材42は、ビア32および34を含む、すなわち、画定する。ビア32は、容量性材料18に上に配置されるリード線またはコンデンサプレート22が導体26に電気的につながることを可能にする。導体26は、上部基材42の外側に配置される。ビア34は、容量性材料18の上に配置されるトレースまたはコンデンサプレート24が導体28に電気的につながることを可能にする。導体28は、上部基材42の外側に配置される。示す実施形態では、回路保護回路は、少なくとも部分的に組み立て品55の外側に配置され、一方、コンデンサプレート22および24ならびにコンデンサ18を含む主電気回路は、少なくとも部分的に組み立て品55内に埋め込まれる。組み立て品55は、回路保護回路および/または主電気回路の任意の部分または全てが、PCBの外側表面上に配置されてもよいことを強調する。

導体26および28は、VVM10を充填される間隙30を画定する。導体26および28の一方は、導体26は、アースまたはシールド導体であってもよい。そのアースまたはシールド導体は、VVM10の複数のエリアまたはVVM10の1つまたは複数の大きなエリアを含むことができる埋め込み式回路保護ネットワークの一部であってよい。

組み立て品55は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。間隙30内にVVM10を設置することは、VVM間隙の幅が、導体26の端と28の端との間の距離であるX-Y方向適用形態をもたらす。前と同様に、VVM間隙厚さは、コンデンサプレート22か24のいずれかに沿って現れるESDイベントが、コンデンサ18などの電気コンポーネントから離れて適切に短絡されるように構成される。

図11〜14では、トレース22および24は、コンデンサ誘電体材料18に並列に接触して延びる、コンデンサプレートであるか、または、コンデンサプレートの役目を果たす。他方、先に示したように、一実施形態では、トレース22および24は、抵抗性材料16の端に接続する。あるいは、トレース22および24は、抵抗性材料16に並列関係または共面関係で接続してもよい。

図11において、ある実施形態では、コンデンサプレート22および24ならびに誘電体材料18は、下部基材44上に、スクリーン印刷されるか、ステンシル印刷されるか、または貼り合わされる。その後、上部基材42が、容量性部分組み立て品に塗布される。ビア32および34は、導体26および28を上部基材42の外側に塗布する同じプロセス内で金属化されてもよい。VVM10は、その後、デバイスとして、または、「Direct Application Variable Material, Devices Employing Same And Methods Of Manufacturing Such Devices」という名称の、2004年10月5日に出願された米国特許出願第10/958,442号に記載される方法(それぞれの方法は、本明細書で開示される実施形態のそれぞれについて、参照により明示的に組み込まれる)のうちの任意の方法によって、間隙30に塗布される。

組み立て品55は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。先に述べたように、組み立て品55の構成は、別法として、または、付加的に、埋め込み式抵抗性材料16あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

図12では、本発明の埋め込み式コンポーネントおよびVVMを採用する多層PCBの別の実施形態は、組み立て品60によって示される。組み立て品60は、2つの基材42および44を含む。上部基材42は、ビア32を含む、すなわち、画定する。ビア32は、容量性材料18に上に配置されるリード線またはコンデンサプレート22が導体26に電気的につながることを可能にする。導体26は、上部基材42の外側に配置される。導体26は、アースまたはシールド導体であってもよい。そのアースまたはシールド導体は、VVM10の複数のエリアまたはVVM10の1つまたは複数の大きなエリアを含むことができる埋め込み式回路保護ネットワークの一部であってよい。

VVM10は、コンデンサプレート24上に塗布され、それにより、VVM10は、コンデンサプレート22と誘電体材料18の縁に接触する。VVM間隙の距離は、ここでは、本質的に、誘電体材料18のZ方向厚さである。前と同様に、VVM間隙厚さは、コンデンサプレート22か24のいずれかに沿って現れるESDイベントが、コンデンサ18などの電気コンポーネントから離れて適切に短絡されるように構成される。組み立て品60の構成は、組み立て品55と比較して、導体28および第2ビア34をなくす。組み立て品60内のVVM10は、埋め込まれ、一方、組み立て品55のVVM10は、表面に塗布される。組み立て品60は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。

図12において、ある実施形態では、コンデンサプレート22および24、誘電体材料18、ならびにVVM10は、下部基材44上に、スクリーン印刷されるか、ステンシル印刷されるか、またはその他の方法で塗布される。その後、上部基材42が、容量性部分組み立て品に塗布される。ビア32は、導体26を上部基材42の外側に塗布する同じプロセス内で金属化されてもよい。

組み立て品60は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。先に述べたように、組み立て品60の構成は、別法として、または、付加的に、埋め込み式抵抗性材料16あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

図13では、本発明の埋め込み式コンポーネントおよびVVMを採用する多層PCBの別の実施形態は、組み立て品65によって示される。組み立て品65は、2つの基材42および44を含む。上部基材42は、ビア32および34を含む、すなわち、画定する。ビア32は、容量性材料18に上に配置されるリード線またはコンデンサプレート22が導体26に電気的につながることを可能にする。導体26は、上部基材42の外側に配置される。導体26は、アースまたはシールド導体であってもよい。そのアースまたはシールド導体は、VVM10の複数のエリアまたはVVM10の1つまたは複数の大きなエリアを含むことができる埋め込み式回路保護ネットワークの一部であってよい。

ビア34は、VVMを充填され、コンデンサ26およびコンデンサプレート24上に接触する。VVM間隙の距離は、ここでは、本質的に、基材42のZ方向厚さである。前と同様に、VVM間隙厚さは、コンデンサプレート22か24のいずれかに沿って現れるESDイベントが、コンデンサ18などの電気コンポーネントから離れて適切に短絡されるように構成される。組み立て品65の構成は、組み立て品55と比較して、導体28をなくす。組み立て品65内のVVM10は、組み立て品60のVVMと同様に、埋め込まれる。組み立て品65は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。

図13において、ある実施形態では、コンデンサプレート22および24、誘電体材料18は、下部基材44上に、スクリーン印刷されるか、ステンシル印刷されるか、またはその他の方法で塗布される。その後、上部基材42が、容量性部分組み立て品に塗布される。VVM10は、スクリーン印刷、ステンシル印刷、加圧式塗布、または他の適した方法によって、ビア34内に設置される。ビア32は、導体26を上部基材42の外側に塗布する同じプロセス内で金属化されてもよい。

組み立て品65は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。先に述べたように、組み立て品65の構成は、別法として、または、付加的に、埋め込み式抵抗性材料16あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

図14では、本発明の埋め込み式コンポーネントおよびVVMを採用する多層PCBのさらなる実施形態は、組み立て品70によって示される。組み立て品70は、2つの基材42および44を含む。上部基材42は、ビア32を含む、すなわち、画定する。ビア32は、容量性材料18の上に配置されるリード線またはコンデンサプレート22が導体26に電気的につながることを可能にする。導体26は、上部基材42の外側に配置される。導体26は、アースまたはシールド導体であってもよい。そのアースまたはシールド導体は、VVM10の複数のエリアまたはVVM10の1つまたは複数の大きなエリアを含むことができる埋め込み式回路保護ネットワークの一部であってよい。

VVM10は、ビア34内に塗布され、それにより、VVMは、コンデンサプレート24および誘電体材料18の縁に接触する。組み立て品60と違って、上部コンデンサプレート22は、組み立て品70内でVVM10の上部にわたって延び、電気接触の改善を提供してもよい。VVM間隙の距離は、やはり、本質的に、誘電体材料18のZ方向厚さである。前と同様に、VVM間隙厚さは、コンデンサプレート22か24のいずれかに沿って現れるESDイベントが、コンデンサ18などの電気コンポーネントから離れて適切に短絡されるように構成される。組み立て品70の構成は、組み立て品55と比較して、導体28をなくす。組み立て品70内のVVM10は、組み立て品60および65のVVM10と同様に、埋め込まれる。組み立て品70は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。

図14において、ある実施形態では、コンデンサプレート22および24、誘電体材料18、およびVVM10は、下部基材44上に、スクリーン印刷されるか、ステンシル印刷されるか、またはその他の方法で塗布される。ここで、上部コンデンサプレート22は、VVM10および誘電体材料18に塗布されてもよい(図12では、他方、上部および下部プレート22および24が、基材44に塗布された後に、VVM10が塗布されてもよい)。その後、上部基材42が、容量性部分組み立て品に塗布される。ビア32は、導体26を上部基材42の外側に塗布する同じプロセス内で金属化されてもよい。

組み立て品70は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。先に述べたように、組み立て品70の構成は、別法として、または、付加的に、埋め込み式抵抗性材料16あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

［アクティブラミネート］
ここで図15〜21を参照すると、アクティブラミネートまたはアクティブ基材、RCFまたはRCC(ここからは、便宜上、ひとまとめに、アクティブラミネートと呼ぶ)の種々の実施形態が示される。図1〜4の教示は、図15〜21のアクティブラミネートの実施形態に同様に適用可能である。さらに、図15〜21の実施形態は、PCB内すなわち内部にVVMおよび電気コンポーネントのロケーションを共に含む点で、図5A〜14に述べた実施形態と同じである。

図15は、アクティブラミネート75と上述したVVM10を採用する実施形態との主要な差を示す。アクティブラミネート75は、銅箔などの導電性箔72上に塗布されるか、または、コーティングされるVVM層100を含む。代替の実施形態では、導電性箔72は、VVM層100上にエッチングされるか、または、印刷される。ある実施形態では、導電性箔72は、約5ミクロン〜約70ミクロン厚であり、VVM層100は、約70ミクロン〜約100ミクロン厚である。それぞれについて、他の厚さが採用されてもよい。

VVM層100は、種々のタイプの導電性、半導電性、絶縁性、および他のVVM粒子を装填される。VVM層100の絶縁バインダは、ある実施形態では、半硬化状態またはプリプレグ状態で導電性箔72に塗布される。半硬化したVVM層100は、その後、剛性FR-4基材などの剛性または半剛性基材、あるいは、可撓性ポリイミド、たとえば、Kapton(商標)テープに対して完全に硬化されてもよい。最終的な硬化は、一実施形態では、圧力バーナによって実施され、圧力バーナは、圧力と熱を加えて、剛性または半剛性ボード、たとえば、FR-4ボードに対してアクティブラミネート75のVVM層100を固定する。または、たとえば、抵抗性材料16または容量性材料18の層に対してアクティブラミネート75のVVM層100を硬化させる最終硬化プロセスが実施される。図4で形象的に示すような最終組み立て品は、表面実装コンポーネントおよび回路トレースを支持するために、1つまたは複数の剛性または半剛性基材を有するアクティブラミネート75(抵抗性材料16または容量性材料18の層を持つか、または、持たない)を採用することができる。

VVM基材は、「Voltage Variable Substrate Material」という名称の2001年10月11日に出願された米国特許出願第09/976,964号('964号出願)に開示され、その全体の内容が、参照により本明細書に組み込まれる。その出願のVVM基材は、自立式で、剛性かまたは半剛性で、かつ、(印刷可能電気材料を含む)電気コンポーネントおよび付加的な導電性および絶縁性の層、トレース、パッドなどを収容し、支持することが可能である。'964号出願のVVM基材は、ファイバまたは架橋部材を含浸される絶縁バインダを含む。こうした架橋部材は、バインダおよび結果得られる基材に剛性を付加する。本発明のVVM層100は、架橋部材を含まなくてもよく、VVMバインダが、たとえば、導電性、半導電性、または絶縁性粒子を保持することを可能にし、やはり、導電性箔72に容易に展開されるか、または、塗布されてもよい。VVMバインダはまた、アクティブラミネート75が、キャリアPCBに塗布されるまで、半硬化状態のままであるように構成される。

アクティブラミネート75は、ロールまたはシートで提供されることになることが考えられる。アクティブラミネート75は、ある実施形態では、ボード組み立て業者に供給され、ボード組み立て業者は、アクティブラミネートを、適切なサイズおよび形状に切断するか、または、分割し、切断されたアクティブラミネート形状を、剛性か、または、半剛性であることができるキャリアPCBに塗布する。組み立て業者は、その後、結果得られる組み立て品上に表面実装コンポーネントを設置してもよく、または、最終組み立てのために、エンドユーザに組み立て品を出荷してもよい。

ここで図16を参照すると、一実施形態では、電気コンポーネント層が、VVM層100に塗布される。ここで、抵抗性材料16の層は、貼り合わせ、圧縮、接着、それの任意の組合せ、または他の適したプロセスによって、VVM層100に塗布される。図16では、アクティブラミネート75と抵抗性材料16の層を採用する組み立て品80が示される。一実施形態において上述したのと同じ材料16である抵抗性材料16は、導電性箔72から反対のVVM層100の面に塗布される。導電性エリア74および76は、その後、抵抗性材料16に塗布される。導電性エリア74および76は、導電性トレース、導電性パッド、導電性箔などであってよい。ある実施形態では、導電性層は、抵抗性材料16上の大きなエリアにわたって塗布される。導電性材料は、その後、必要とされないエリアにおいてエッチング除去される。

ビア78は、VVM100および抵抗性材料16を貫通して形成される。導電性エリア74は、ビア78を通して延び、導電性箔72に接触する。VVM層100は、通常、高インピーダンス状態にあるため、導電性エリア76は、通常条件下で、抵抗性材料によって導電性エリア74または導電性箔72に接続される。しかし、導電性エリア76に沿ってESDイベントが起こることによって、VVM層100は、低インピーダンス状態に切り換わり、ESDエネルギーが、VVM層100を横切って導電性箔72に短絡されることを可能にする。導電性箔72は、ある実施形態では、アースまたはシールド導体である。

VVM層100の厚さは、VVM間隙を形成する。VVM間隙距離は、導電性エリア76および導電性箔72に垂直に延びるZ方向間隙である。前と同様に、VVM間隙厚さは、導電性エリア76に沿って現れるESDイベントが、抵抗器16などの電気コンポーネントから離れて適切に短絡されるように構成される。VVM層100および抵抗器16は、内部にあるか、または、埋め込まれ、他の電気コンポーネント用の組み立て品80上の外部ボード空間を節約する。組み立て品80は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。

VVM層100および抵抗器材料16は、基材および抵抗器材料が、組み立て品80の異なるエリアで必要に応じて繰り返し使用されるように延びる。導電性箔72は、抵抗器材料16に加えて、表面実装およびスルーホールコンポーネントを接地するアースまたはシールドプレーンを提供する。

組み立て品80は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。組み立て品80の構成は、別法として、または、付加的に、埋め込み式容量性材料18あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

ここで図17および図18を参照すると、本発明のアクティブラミネート75および埋め込み式コンポーネントを採用するPCBの別の実施形態は、組み立て品90によって示される。一実施形態において上述したのと同じ材料16である抵抗性材料16は、導電性箔72から反対のVVM層100の面に塗布される。導電性エリア74および76は、その後、本明細書に述べる方法のうちの任意の方法によって抵抗性材料16に塗布される。絶縁層82は、VVM層100および導電性箔72の下に塗布される。グランドプレーン84は、その後、絶縁層82の下に塗布される。ビア78は、導電性箔72、絶縁層82、およびグランドプレーン84を貫通して形成される。ビア78は、導電性箔72が、グランドプレーン84に電気的につながるようにメッキされる。

VVM層100は、通常、高インピーダンス状態にあるため、導電性エリア74および導電性エリア76は、通常、互いに、または、導電性箔72に電気的につながらない。導電性エリア74または76に沿ってESDイベントが起こることによって、VVM層100は、低インピーダンス状態に切り換わり、ESDエネルギーが、VVM層100を横切って導電性箔72、メッキされたビア78、およびアースまたはグランドプレーン84に短絡されることを可能にする。

VVM層100の厚さは、やはりVVM間隙を形成する。VVM間隙距離は、共面の導電性エリア74と76および導電性箔72に垂直に延びるZ方向間隙である。前と同様に、VVM間隙厚さは、導電性エリア74またはエリア76に沿って現れるESDイベントが、抵抗器16などの電気コンポーネントから離れて適切に短絡されるように構成される。VVM層100および抵抗器16は、内部にあるか、または、埋め込まれ、他の電気コンポーネント用の組み立て品90上の外部ボード空間を節約するか、または、組み立て品90に必要とされるサイズを低減する。組み立て品90は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。

VVM層100および抵抗器材料16は、基材および抵抗器材料が、組み立て品90の異なるエリアで必要に応じて繰り返し使用されるように延びる。組み立て品90は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。導電性箔84は、抵抗器材料16に加えて、表面実装およびスルーホールコンポーネントを接地するアースまたはシールドプレーンを提供する。組み立て品90の構成は、別法として、または、付加的に、埋め込み式容量性材料18あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

ある実施形態では、導電性箔72、絶縁層82、およびグランドプレーン84は、部分組み立て品として形成される。ビア78は、その後、部分組み立て品を貫通して形成される。ビア78ならびに本明細書に述べるビアのうちの任意のビアは、機械式プロセス、レーザ穿孔プロセス、またはエッチングプロセスによって形成される。ビア78を有する部分組み立ては、その後、抵抗器材料16および/または導電性エリア74および76を含んでもよく、または、含まなくてもよいVVM層100と組み合わされる。抵抗器材料16ならびに導電性エリア74および76は、部分組み立て品と基材75が組み合わされた後に塗布されてもよい。ビア78は、ある実施形態では、グランドプレーン84を絶縁層82に塗布するのと同じプロセスで金属化される。

図17は、単一抵抗器16および導電性エリア74、76の組み立て品を示す。あるいは、組み立て品90は、こうして組み立て品または異なるタイプの電気コンポーネントを含む他の組み立て品の複数の組み立て品を提供する。

ここで図19を参照すると、本発明のアクティブラミネート75および埋め込み式コンデンサを採用するPCBの一実施形態は、組み立て品105によって示される。ここで、一実施形態において上述したのと同じ材料18である容量性材料18は、導電性箔72から反対のVVM層100の面に塗布される。容量性材料18の層は、貼り合わせ、圧縮、接着、それらの任意の組合せ、または他の適したプロセスによって、VVM層100に塗布される。

コンデンサプレート92および94は、本明細書に述べる方法のうちの任意の方法によって、容量性材料18の両面に配置される。コンデンサプレート92は、VVM層100と容量性材料18との間に配置される。絶縁層82は、容量性材料18およびコンデンサプレート94の下に塗布される。下部導電性層96は、容量性材料18からの反対の絶縁層82の面に配置される。導電性箔72か下部導電性層96のいずれかは、アースまたはグランドプレーンであってよい。

ビア78は、VVM層100を貫通して形成され、導電性箔72が、容量性材料18に接触するコンデンサプレート92に電気接続するようにメッキされる。ビア88は、基材82を貫通して形成され、導電性層96が、容量性材料18に接触するコンデンサプレート94に電気接続するようにメッキされる。ビア98は、別個の上部導電性層74、VVM層100、容量性材料18、基材82、および下部導電性層96を貫通して形成される。ビア98は、導電性層74が、下部導電性層96に電気接続するようにメッキされる。導電性箔72と導電性層74との間に間隙30が存在する。

VVM層100は、通常、高インピーダンス状態にあるため、導電性層72および74は、通常、互いに電気的につながらない。しかし、導電性エリア72(またはコンデンサプレート92)に沿ってESDイベントが起こることによって、VVM層100は、低インピーダンス状態に切り換わり、ESDエネルギーが、VVM層100および間隙30を横切って導電性層74に短絡されることを可能にする。メッキされたビア98は、短絡されたエネルギーが、アースまたはシールド面であってよい下部導電性層96に消散することを可能にする。

前と同様に、VVM間隙30の厚さは、導電性エリア72に沿って現れるESDイベントが、誘電体材料18などの電気コンポーネントから離れて適切に短絡されるように構成される。間隙30は、間隙の幅が、導電性エリア72および74の平面に平行な方向に延びる、VVM層のX-Y適用形態を提供する。あるいは、VVM層100の厚さは、VVM間隙を形成する。こうした場合、VVM間隙距離は、共面の導電性エリア72および74に垂直に延びるZ方向間隙である。

VVM層100および誘電体材料18は、内部にあるか、または、埋め込まれ、他の電気コンポーネント用の組み立て品105上の外部ボード空間を節約するか、または、組み立て品105に必要とされるサイズを低減する。組み立て品105は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。

VVM層100およびコンデンサ材料18は、基材およびコンデンサ材料が、組み立て品105の異なるエリアで必要に応じて繰り返し使用されるように延びる。組み立て品105は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。組み立て品105の構成は、別法として、または、付加的に、埋め込み式抵抗性材料16あるいは他のタイプの電気材料またはデバイスと共に使用されてもよい。

ある実施形態では、層100は、ビア78を持って形成される。導電性エリア72および74は、VVM層100の一方の面に塗布され、一方、コンデンサプレート92は、VVM層100の他の面に塗布される。絶縁基材82は、ビア88を持って形成される。導電性エリアは、絶縁基材82の一方の面に塗布され、一方、コンデンサプレート94は、絶縁基材82の他の面に塗布される。誘電体材料18は、(i)VVM層100とコンデンサプレート92か、または、(ii)絶縁基材82とコンデンサプレート94の一方に塗布される。VVM層100部分組み立て品は、絶縁基材82部分組み立て品と組み合わされる。ビア98は、その後、組み合わされた組み立て品を貫通して形成され、一実施形態では、個別にメッキされる。別の実施形態では、ビア98は、導電性エリア72、74、および96のうちの少なくとも1つに塗布するのと同じプロセスでメッキされる。

さらなる代替の実施形態では、絶縁基材82は、第2のVVM層100と置き換えられる(VVM層および導電性箔96は、第2アクティブラミネート75を形成する)。こうした場合、第2間隙が、箔96とメッキされたビア98との間に設置されてもよい。ESDイベントによって、サージエネルギーは、誘電体18から離れて、第2のVVM層100を通ってメッキされたビア98に短絡される。

なおさらなる代替の実施形態では、ビア98は、内部グランドプレーンまで延びる。ここで、ビア98は、上部導電性層92および底部導電性層96の一方または両方から絶縁されることができる。

ここで図20および図21を参照すると、複数のデータライン102(ひとまとめに、データライン102a〜102hなどと呼ぶ)と組み合わされたアクティブラミネート75を採用するPCBの別の実施形態は、組み立て品110によって示される。導電性データラインまたはトレース102は、導電性箔72の反対のアクティブラミネート75の面で、VVM層100に塗布される。電気コンポーネント103(仮想線で示す)は、トレース102の1つまたは複数に電気接続されてもよい。

絶縁層82は、VVM層100および導電性箔72の下に塗布される。グランドプレーン84は、その後、絶縁層82の下に塗布される。ビア78は、VVM層100、導電性箔72、絶縁層82、およびグランドプレーン84を貫通して形成される。ビア78は、導電性箔72が、グランドプレーン84に電気的につながるようにメッキされる。ある実施形態では、ビア78は、VVM層100の下に配置され、導電性箔72およびグランドプレーン84に電気接続される。

VVM層100は、通常、高インピーダンス状態にあるため、データラインまたはトレース102およびコンポーネント103は、通常、導電性箔72またはメッキされたビア78に電気的につながらない。しかし、データライン102の1つまたは複数に沿ってESDイベントが起こることによって、VVM層100は、低インピーダンス状態に切り換わり、ESDエネルギーが、VVM層100を横切って導電性箔72、メッキされたビア78、およびアースまたはシールドプレーン84に短絡されることを可能にし、トレース102およびコンポーネント103を保護する。

VVM層100の厚さは、やはりVVM間隙を形成する。VVM間隙距離は、共面の導電性トレースまたはデータライン102に垂直に延びるZ方向間隙である。前と同様に、VVM間隙厚さは、データライン102の任意のラインに沿って現れるESDイベントが、データラインのそれぞれから離れて適切に短絡されるように構成される。ここで、間隙またはVVM層100の厚さは、データラインのうちの2本の間の距離Xより短くあるべきである。こうした構成によって、データラインの一本に沿う過渡的脅威が、隣接するデータラインではなく、過負荷データラインから導電性平面72まで、VVM層を通る抵抗が最も小さい経路を確実に移動するようになる。

VVM層100は、内部にあるか、または、埋め込まれ、他の電気コンポーネント用の組み立て品90上の外部ボード空間を節約するか、または、組み立て品110に必要とされるサイズを低減する。組み立て品90は、先に示した回路と類似の並列電気回路を含むことが理解されるべきである。

VVM層は、示す基材が、複数の異なるデータライン102について必要に応じて繰り返し使用されるように延びる。組み立て品110は、ディスクリートデバイスの一部であってよく、あるいは、複数の表面実装またはスルーホール電気コンポーネントを収容し、支持するのに十分大きくてもよい。導電性層84は、先に示した埋め込み式コンポーネント16および/または18に加えて、表面実装データラインを接地するアースまたはシールドプレーンを提供する。

ある実施形態では、VVM層100、導電性箔72、絶縁層82、およびグランドプレーン84は、組み立て品として形成される。ビア78は、その後、組み立て品を貫通して形成される。ビア78は、ある実施形態では、グランドプレーン84を絶縁層82に塗布するのと同じプロセスで金属化される。

本明細書に述べる、目下のところ好ましい実施形態に対する種々の変更および修正が、当業者に明らかになることが理解されるべきである。本発明の精神および範囲から逸脱することなく、また、意図される利点を減じることなく、こうした変更および修正を行うことができる。したがって、こうした変更および修正は、添付特許請求項によってカバーされることが意図される。

電圧可変材料(「VVM」)またはVVMを使用するデバイスの電気的略図である。本発明のVVMの電圧クランプ効果を示す、電圧対時間のグラフである。抵抗器に並列に設置された、VVMまたはVVMを使用するデバイスの電気的略図である。コンデンサに並列に設置された、VVMまたはVVMを使用するデバイスの電気的略図である。信号ラインに並列に設置された、VVMまたはVVMを使用するデバイスの電気的略図である。本発明の、埋め込み式コンポーネント/VVMとアクティブ基材の両方を採用するプリント回路基板の断面斜視図である。間隙を形成する、埋め込み式抵抗器および電極対、ならびに、間隙にわたって、抵抗器に並列にVVMを埋め込むための種々の実施形態の1つを示す電気的略図である。間隙を形成する、埋め込み式抵抗器および電極対、ならびに、間隙にわたって、抵抗器に並列にVVMを埋め込むための種々の実施形態の1つを示す電気的略図である。間隙を形成する、埋め込み式抵抗器および電極対、ならびに、間隙にわたって、抵抗器に並列にVVMを埋め込むための種々の実施形態の1つを示す電気的略図である。間隙を形成する、埋め込み式抵抗器および電極対、ならびに、間隙にわたって、抵抗器に並列にVVMを埋め込むための種々の実施形態の1つを示す電気的略図である。間隙を形成する、埋め込み式抵抗器および電極対、ならびに、間隙にわたって、抵抗器に並列にVVMを埋め込むための種々の実施形態の1つを示す電気的略図である。間隙を形成する、埋め込み式抵抗器および電極対、ならびに、間隙にわたって、抵抗器に並列にVVMを埋め込むための種々の実施形態の1つを示す電気的略図である。 VVMに並列に設置される抵抗器素子の電気的略図であり、VVMと抵抗器素子は共に、3つの絶縁基材の間に埋め込まれる。 VVMに並列に設置される抵抗器素子の電気的略図であり、VVMと抵抗器素子は共に、3つの絶縁基材の間に埋め込まれる。 VVMに並列に設置される抵抗器素子の電気的略図であり、抵抗器素子は4つの絶縁基材間に埋め込まれ、VVMはビア内に設置される。 VVMに並列に設置される容量性誘電体素子の電気的略図であり、容量性誘電体素子は、2つの絶縁基材間に埋め込まれ、少なくとも1つの電極は、基材の一方の外側に配置される。 VVMに並列に設置される容量性誘電体素子の電気的略図であり、容量性誘電体素子は、2つの絶縁基材間に埋め込まれ、少なくとも1つの電極は、基材の一方の外側に配置される。 VVMに並列に設置される容量性誘電体素子の電気的略図であり、容量性誘電体素子は、2つの絶縁基材間に埋め込まれ、少なくとも1つの電極は、基材の一方の外側に配置される。 VVMに並列に設置される容量性誘電体素子の電気的略図であり、容量性誘電体素子は、2つの絶縁基材間に埋め込まれ、少なくとも1つの電極は、基材の一方の外側に配置される。導電性層に結合する、VVMを埋め込まれた絶縁基材を含む、本発明のアクティブラミネート(または樹脂コーティングされた箔)の一実施形態の立面図である。図15のアクティブラミネートおよびアクティブラミネート上での抵抗性材料のコーティングを使用する組み立て品の立面図である。図15のアクティブラミネートを使用し、抵抗性材料をコーティングされ、種々の電極を設けられた組み立て品の平面図である。線XVIII-XVIIIに沿って切り取った図17の断面図である。容量性誘電体材料でコーティングされ、種々の電極および付加的な絶縁基材を設けられた、図15のアクティブラミネートすなわち別のアクティブラミネートの立面図である。複数のデータラインと組み合わされた、図15のアクティブラミネートの適用形態の平面図である。線XXI-XXIに沿って切り取った図20の断面図である。

符号の説明

10 VVM
12、14 ノード
16 抵抗器(抵抗性材料)
18 コンデンサ(容量性材料)
22、24 信号トレースまたはリード線(または、コンデンサプレート)
26、28 導体
30 間隙
32、34、78、88、98 ビア
40、65 埋め込み式組み立て品
45、50、55、60、65、70、80、90、105、110 組み立て品
42、44、46、82 絶縁層(基材)
65 埋め込み式コンデンサ組み立て品
72 導電性箔(導電性エリア)
74、76 導電性エリア
75 アクティブラミネート
84 アースまたはシールド(グランドプレーン)
92、94 コンデンサプレート
96 導電性層(導電性エリア、導電性箔)
100 VVM層
102 信号トレースまたはリード線(データライン)
103 電気デバイス(コンポーネント)
104 集積回路(「IC」)チップ
106 電池バックアップチップ
108 コネクタ
112 バリスタ
114 メッキされたビア
116 表面実装抵抗器
118 表面実装コンデンサ
120 PCB

Claims

電圧可変材料(「VVM」)構造であって、
第1および第2絶縁層と、
前記第1絶縁層と前記第2絶縁層との間に設置された電気コンポーネントと、
前記電気コンポーネントに電気的につながり、前記第1絶縁層と前記第2絶縁層との間に延びる第1および第2導体と、
前記第1導体と前記第2導体との間に形成された間隙と、
前記第1および第2電極と電気的につながるように前記間隙にわたって設置されたある量のVVMとを備え、前記VVMは、静電気放電イベントの発生によって保護を提供するように動作するVVM構造。
前記電気コンポーネントは、抵抗器、コンデンサ、誘導子、変圧器、半導電性デバイス、絶縁体、導体、集積回路からなり、また、フィルムとして構築される群から選択される少なくとも1つのタイプである請求項1に記載のVVM構造。
前記絶縁材料は、FR-4、エポキシ、セラミック、ガラス、ポリマー、およびその任意の組合せからなる群から選択されるタイプである請求項1に記載のVVM構造。
前記電気コンポーネントは、(i)前記第1および第2導体を分離して、前記間隙を形成し、前記VVMが前記間隙にわたって設置されるか、または、(ii)前記第1および第2導体を分離して、前記間隙を形成し、前記VVMが、前記第1および第2絶縁層の一方の絶縁層内に形成されたビアにわたり、かつ、前記ビア内に設置される請求項1に記載のVVM構造。
ビアは絶縁層内に形成され、前記ビアは前記間隙を形成し、前記VVMは前記間隙にわたって、かつ、前記間隙に設置される請求項1に記載のVVM構造。
前記絶縁材料は、前記第1および第2絶縁層の一方の絶縁層である請求項5に記載のVVM構造。
前記VVMは、前記間隙にわたって、かつ、前記間隙内に設置され、前記間隙の少なくともある部分を充填する請求項1に記載のVVM構造。
前記第1または第2絶縁層の少なくとも一方の絶縁層は、1平方インチより大きい表面積を有する請求項1に記載のVVM構造。
前記第1絶縁層と前記第2絶縁層との間に配置される第3絶縁層を含み、前記第1導体の少なくともある部分は、前記第1絶縁層と前記第3絶縁層との間に存在し、前記第2導体の少なくともある部分は、前記第2絶縁層と前記第3絶縁層との間に存在する請求項1に記載のVVM構造。
(i)前記第3絶縁層はビアを画定し、前記VVMは、ビアにわたって、かつ、前記ビア内に設置されるか、または、(ii)前記第1導体は、前記第2絶縁層と前記第3絶縁層との間に延び、前記電気コンポーネントは、前記第2絶縁層と前記第3絶縁層との間のロケーションで前記第1および第2導体に電気的につながるように設置される請求項9に記載のVVM構造。
前記間隙は、前記第1絶縁層によって画定されるビアであり、前記ビアは、前記第1絶縁層の外部表面を貫通して延び、前記VVMは、前記ビアの少なくともある部分にわたって設置され、かつ、前記ビアの少なくともある部分を充填する請求項1に記載のVVM構造。
前記第1および第2導体の一方の導体は、前記VVMに電気的につながるように、前記外部表面に沿って延びる請求項11に記載のVVM構造。
少なくとも前記第1電極は、前記第1および第2絶縁層の一方の絶縁層を貫通して延び、かつ、前記第1または第2絶縁層の外部表面に沿って延びる請求項1に記載のVVM構造。
(i)前記第1電極は、前記外部表面に沿って前記VVMに電気的につながるか、または、(ii)前記VVMは、前記第1絶縁層と前記第2絶縁層との間に設置される請求項13に記載のVVM構造。
電圧可変材料(「VVM」)構造であって、
第1および第2絶縁層と、
前記第1絶縁層と前記第2絶縁層との間に設置された電気コンポーネントと、
前記電気コンポーネントに電気的につながり、前記第1絶縁層と前記第2絶縁層との間に延びる第1および第2導体と、
前記第1および第2導体に接触し、前記電気コンポーネントに並列に電気的につながるある量の前記VVMとを備え、前記VVMは、電気放電イベントの発生によって保護を提供するように動作するVVM構造。
前記VVMは、前記第1導体と前記第2導体との間に設置される請求項15に記載のVVM構造。
前記第1および第2導体によって形成される間隙を含み、前記VVMは、前記間隙にわたって、かつ、前記間隙内に設置される請求項15に記載のVVM構造。
電圧可変材料(「VVM」)構造であって、
第1および第2絶縁層と、
前記第1絶縁層と前記第2絶縁層との間に設置された電気コンポーネントと、
前記電気コンポーネントに電気的につながる第1および第2導体であって、第1導体は、前記電気コンポーネントにつながるように前記第1絶縁層を貫通して延びる、第1および第2導体と、
前記第1および第2導体に接触し、前記電気コンポーネントに並列に電気的につながるある量の前記VVMとを備え、前記VVMは、電気放電イベントの発生によって保護を提供するように動作するVVM構造。
前記第2導体は、前記第1および第2絶縁層の一方の絶縁層を貫通して延びる請求項18に記載のVVM構造。
前記第1および第2導体の少なくとも一方の導体は、(i)前記絶縁層の一方の絶縁層を貫通して、または、(ii)前記絶縁層の一方の絶縁層の外部表面に沿って延びる請求項18に記載のVVM構造。
第3絶縁層を含み、前記第1導体は、前記第1絶縁層と前記第3絶縁層との間に延びる請求項18に記載のVVM構造。
第4絶縁層を含み、前記第2導体は、前記第2絶縁層と前記第4絶縁層との間に延びる請求項21に記載のVVM構造。
前記導体の少なくとも1つの導体は、(i)前記第1絶縁層と前記第2絶縁層との間か、(ii)前記第1絶縁層と前記第3絶縁層との間および前記第1絶縁層と前記第2絶縁層との間か、または、(iii)前記第1および第2絶縁体の一方の絶縁体の外部表面に沿って延びる請求項21に記載のVVM構造。
電圧可変材料(「VVM」)構造であって、
ある厚さを有し、静電気放電イベントからの保護を提供するVVMを含む層と、
前記層の表面の少なくともある部分に接触し、電気的機能を実施する材料と、
前記材料に電気的につながるように設置された第1導体と、
前記材料に電気的につながるように設置された第2導体とを備え、
前記第1導体と前記第2導体との間に間隙を含み、前記層の厚さは、前記第1導体と前記第2導体との間の間隙より小さいVVM構造。
前記電気的機能は、抵抗性機能、容量性機能、誘導性機能、半導電性機能、絶縁性機能、集積回路機能、または容量性機能である請求項24に記載のVVM構造。
前記表面は、第1表面であり、VVM構造は、前記VVM層の第2表面を含み、導電性層は、前記VVM層の前記第2表面の少なくともある部分に接触し、前記第1導体は、前記導電性層に電気的につながる請求項24に記載のVVM構造。
前記第1導体は、前記VVM層内に形成されたビアを通して前記導電性層に電気的につながる請求項26に記載のVVM構造。
前記導電性層の少なくともある部分に接触して設置された絶縁層を含む請求項26に記載のVVM構造。
前記絶縁層は、前記ラミネートにも接触する請求項28に記載のVVM構造。
前記絶縁層に接触するグランドプレーンを含み、前記グランドプレーンは、前記VVM層に電気的につながる請求項28に記載のVVM構造。
前記グランドプレーンは、前記絶縁層内に形成されたビアを通して前記VVM層につながる請求項30に記載のVVM構造。
前記VVM層は、1平方インチより大きな表面積を有する請求項24に記載のVVM構造。
前記VVM層は第1VVM層であり、VVM構造は第2VVM層を含み、前記第1VVM層は前記材料の第1面に接触し、前記第2VVM層は、前記材料の第2面の少なくともある部分に接触する請求項24に記載のVVM構造。
前記第1および第2導体の少なくとも一方の導体は、前記第1および第2VVM層の一方のVVM層内に形成されたビアを通して前記材料に電気的につながる請求項33に記載のVVM構造。
電圧可変材料(「VVM」)構造であって、
電気的機能を実施する材料と、
静電放電イベントからの保護を提供するVVM層であって、VVM層の少なくともある部分は、前記材料の第1面に接触して設置される、VVM層と、
導電性層であって、導電性層の少なくともある部分は、前記材料の第2面に電気接触して設置される、導電性層とを備えるVVM構造。
少なくとも半剛性の層を含み、前記少なくとも半剛性の層の少なくともある部分は、前記VVM層または前記導電性層に接触して設置される請求項35に記載のVVM構造。
前記VVM層に接触して設置された第1導体および前記少なくとも半剛性の層に接触して設置された第2導体を含み、前記第1および第2導体の一方の導体は、アース導体/シールド導体である請求項36に記載のVVM材料。
前記電気的機能は、抵抗性機能、容量性機能、誘導性機能、半導電性機能、絶縁性機能、集積回路機能または容量性機能である請求項35に記載のVVM構造。
前記VVM層によって形成されたビアを含み、前記ビアは、前記VVM層の対向する側に配置された導体間の電気的つながりを可能にする請求項35に記載のVVM材料。
電圧可変(「VVM」)構造であって、
導電性層と、
VVM層であって、必要とされるときに、VVM層が支持基材に固定されるように、半硬化状態で前記導電性層に塗布される、VVM層とを備えるVVM構造。
請求項40のVVM構造によって生産される製品であって、(i)前記導電性層から形成された複数の電気的トレース、および、(ii)前記導電性層に電気的に接続された電気コンポーネントの少なくとも一方を含み、前記VVM層内の前記VVMは、静電放電イベントが発生すると、(i)前記トレース、および、(ii)前記電気コンポーネントの少なくとも一方に対する保護を提供する製品。