JP3151816B2 - エッチング方法 - Google Patents
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- 238000005530 etching Methods 0.000 title claims description 63
- 238000000034 method Methods 0.000 title description 17
- 239000000758 substrate Substances 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 239000011800 void material Substances 0.000 description 5
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 2
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 102220411551 c.74G>T Human genes 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 238000001978 electrochemical passivation Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000008151 electrolyte solution Substances 0.000 description 1
- 238000000866 electrolytic etching Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M potassium hydroxide Substances [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Description
【発明の詳細な説明】 〔発明の利用分野〕 この発明は、シリコン基板等を電気化学的に選択エッ
チングする方法に関する。
チングする方法に関する。
従来、シリコン基板を微細加工してセンサ等の素子を
形成する技術は広く行なわれている。特にダイアフラム
型シリコン圧力センサは、小型、低価格という特徴があ
るため、現在量産され、医療用、工業用等に広く利用さ
れている。このようなシリコンダイアフラムの形成に
は、一般には化学エッチングを用いるが、エッチング時
間を調節してダイアフラム厚を正確に制御することは困
難である。そのため、第６図および第７図に示すよう
に、所定の膜厚に達した時に自動的にエッチングが停止
する電気化学エッチングの手法が用いられる。（例え
ば、IEEE ELECTRON DEVICE LETTERS,VOL.EDL−2,No.2,F
EB.,1981,pp.44〜45）。なお、第６図はエッチング装置
の概略図、第７図はダイアフラムの断面図である。
形成する技術は広く行なわれている。特にダイアフラム
型シリコン圧力センサは、小型、低価格という特徴があ
るため、現在量産され、医療用、工業用等に広く利用さ
れている。このようなシリコンダイアフラムの形成に
は、一般には化学エッチングを用いるが、エッチング時
間を調節してダイアフラム厚を正確に制御することは困
難である。そのため、第６図および第７図に示すよう
に、所定の膜厚に達した時に自動的にエッチングが停止
する電気化学エッチングの手法が用いられる。（例え
ば、IEEE ELECTRON DEVICE LETTERS,VOL.EDL−2,No.2,F
EB.,1981,pp.44〜45）。なお、第６図はエッチング装置
の概略図、第７図はダイアフラムの断面図である。
以下、第７図を用いてダイアフラム形成の過程を説明
する。図において、保護膜203はエッチング液（例えば
エチレンジアミン＋ピロカテコール）に対する保護膜で
あり、ダイアフラム形成のためにパターニングされてい
る。第６図と同様に、ｎ形シリコン201に正の電位を与
えながらエッチングを行なうと、ｐ形シリコン202の部
分ではエッチングが進むが、第７図のようにｎ形シリコ
ン201が露出するとエッチングが停止する。従って、ｎ
形シリコン201を例えばｐ形シリコン基板上に成長させ
たｎ形エピタキシャル層で形成すれば、ダイアフラム厚
はそのエピタキシャル層の厚さで決定されるので、精度
の高いダイアフラムを容易に作ることができる。
する。図において、保護膜203はエッチング液（例えば
エチレンジアミン＋ピロカテコール）に対する保護膜で
あり、ダイアフラム形成のためにパターニングされてい
る。第６図と同様に、ｎ形シリコン201に正の電位を与
えながらエッチングを行なうと、ｐ形シリコン202の部
分ではエッチングが進むが、第７図のようにｎ形シリコ
ン201が露出するとエッチングが停止する。従って、ｎ
形シリコン201を例えばｐ形シリコン基板上に成長させ
たｎ形エピタキシャル層で形成すれば、ダイアフラム厚
はそのエピタキシャル層の厚さで決定されるので、精度
の高いダイアフラムを容易に作ることができる。
次に、上記の電気化学エッチングの原理を簡単に説明
する。第８図はｎ形Siおよびｐ形Siに電圧を印加した際
のSiエッチングレートの一例図である（例えば、Journa
l of Electrochemical Society,Vol.135,No.5,1988 MAY
“The Effect of an Interfacial P−N Junction on th
e Electrochemical Passivation of Silicon in Aqueou
s Ethylenediamine−Pyrocatechol":R.L.Gealer et a
l）。
する。第８図はｎ形Siおよびｐ形Siに電圧を印加した際
のSiエッチングレートの一例図である（例えば、Journa
l of Electrochemical Society,Vol.135,No.5,1988 MAY
“The Effect of an Interfacial P−N Junction on th
e Electrochemical Passivation of Silicon in Aqueou
s Ethylenediamine−Pyrocatechol":R.L.Gealer et a
l）。
第８図に示すように、Siに電圧を加えるとエッチレー
トは増加するが、或る電位になると突然エッチレートが
低下し、エッチングは停止する。上記の電位をパッシベ
ーション・ポテンシャル（Passivation Potential）と
呼び、P.Pと略記する。これは以下に示すごときメカニ
ズムによるものと考えられている。すなわち、シリコン
のエッチングは、Siの酸化と、その酸化されたSiの溶解
で進むので、電圧を高くすればSiの酸化が促進されてエ
ッチングスピードが上がる。しかしP.P以上ではSiの酸
化スピードが極めて高くなるため、Si表面にパッシベー
ション膜となる酸化膜が形成され、そのためエッチング
は停止する。
トは増加するが、或る電位になると突然エッチレートが
低下し、エッチングは停止する。上記の電位をパッシベ
ーション・ポテンシャル（Passivation Potential）と
呼び、P.Pと略記する。これは以下に示すごときメカニ
ズムによるものと考えられている。すなわち、シリコン
のエッチングは、Siの酸化と、その酸化されたSiの溶解
で進むので、電圧を高くすればSiの酸化が促進されてエ
ッチングスピードが上がる。しかしP.P以上ではSiの酸
化スピードが極めて高くなるため、Si表面にパッシベー
ション膜となる酸化膜が形成され、そのためエッチング
は停止する。
上記のP.P値は、第８図に示したように、ｎ形Siとｐ
形Siとでは異なっており、例えばｎ形Siの電位をP.P以
上に、ｐ形Siの電位をP.P未満に保っておけば、ｐ形Si
は溶解し、ｎ形Siはエッチングされない。従って第７図
に示すように、ｐ形Si上にｎ形Siを形成し、ｎ形SiにP.
P以上の正の電圧を印加しておけば、ｐ形Siは逆バイア
スされてP.P未満の電圧になるので、ｐ形Siのみがエッ
チングされ、ｎ形Siがエッチング液に露出するとエッチ
ングは停止することになる。
形Siとでは異なっており、例えばｎ形Siの電位をP.P以
上に、ｐ形Siの電位をP.P未満に保っておけば、ｐ形Si
は溶解し、ｎ形Siはエッチングされない。従って第７図
に示すように、ｐ形Si上にｎ形Siを形成し、ｎ形SiにP.
P以上の正の電圧を印加しておけば、ｐ形Siは逆バイア
スされてP.P未満の電圧になるので、ｐ形Siのみがエッ
チングされ、ｎ形Siがエッチング液に露出するとエッチ
ングは停止することになる。
以上の方法は、ｎ形Siをダイアフラムとして残す場合
の電気化学エッチングであるが、さらに複雑な梁構造の
ようなものを形成する場合にもこの方法は用いられてい
る。例えば、第９図（ａ）に示すごとき片持梁を形成す
るには場合には、第９図（ｂ）に示すように、後に空隙
となる部分にｐ形領域404を拡散等の方法で形成し、前
述のようにｎ形SiにP.P以上の電圧を印加しながらエッ
チングをすれば、ｐ形領域403、404がエッチングされ
る。そのため第９図（ａ）の空隙402が形成され、梁401
の部分が残るので、図示のごとき片持梁構造が実現され
る。なお、第９図（ａ）は片持梁構造の斜視図、（ｂ）
は（ａ）のＸ−Ｘ′断面図である。
の電気化学エッチングであるが、さらに複雑な梁構造の
ようなものを形成する場合にもこの方法は用いられてい
る。例えば、第９図（ａ）に示すごとき片持梁を形成す
るには場合には、第９図（ｂ）に示すように、後に空隙
となる部分にｐ形領域404を拡散等の方法で形成し、前
述のようにｎ形SiにP.P以上の電圧を印加しながらエッ
チングをすれば、ｐ形領域403、404がエッチングされ
る。そのため第９図（ａ）の空隙402が形成され、梁401
の部分が残るので、図示のごとき片持梁構造が実現され
る。なお、第９図（ａ）は片持梁構造の斜視図、（ｂ）
は（ａ）のＸ−Ｘ′断面図である。
以上の説明は、いずれもｎ形Siにのみ電圧を印加し、
ｐ形Siには印加せずにｐ−ｎ接合におけるエッチストッ
プ現象を利用したものである。しかし、単にｎ形SiにP.
P以上の電圧を印加すれば確実にｐ形Siが溶解し、ｎ形S
iではエッチングが停止するという訳ではなく、P.P以上
の或る電位P.P′では溶解すべきｐ形Siがエッチングさ
れないという現象が起こる。具体例を挙げて説明する
と、第10図に示されるような構造の試料のｎ形Siにバイ
アスをかけて電流値を見ると、約1.2VのP.P′で電流が
突然流れなくなり、ｐ形Siのエッチングが停止してしま
う。この試料（ｎ形の不純物濃度が20Ωcm、ｐ形の不純
物濃度が２Ωcm）の場合にはP.P（ｎ形20Ωcm自身のPas
sivation Potential）とP.P′の値が約1.9Vとかなり離
れているため、比較的コントロールし易い。しかしこの
P.PとP.P′の差はｎ形Siとｐ形Siの不純物濃度によって
変化し、例えば、ｎ形の不純物濃度が2.5Ωcm、ｐ形の
不純物濃度が0.011Ωcmの場合には、P.P＝−0.92V、P.
P′＝−0.93Vとなり、P.PとP.P′の差は極めて小さくな
る。そのため事実上ｐ−ｎ接合におけるエッチストップ
制御は困難となる（例えば、前記“Journal of Electro
chemical society"Vol.135,No.5に記載）。
ｐ形Siには印加せずにｐ−ｎ接合におけるエッチストッ
プ現象を利用したものである。しかし、単にｎ形SiにP.
P以上の電圧を印加すれば確実にｐ形Siが溶解し、ｎ形S
iではエッチングが停止するという訳ではなく、P.P以上
の或る電位P.P′では溶解すべきｐ形Siがエッチングさ
れないという現象が起こる。具体例を挙げて説明する
と、第10図に示されるような構造の試料のｎ形Siにバイ
アスをかけて電流値を見ると、約1.2VのP.P′で電流が
突然流れなくなり、ｐ形Siのエッチングが停止してしま
う。この試料（ｎ形の不純物濃度が20Ωcm、ｐ形の不純
物濃度が２Ωcm）の場合にはP.P（ｎ形20Ωcm自身のPas
sivation Potential）とP.P′の値が約1.9Vとかなり離
れているため、比較的コントロールし易い。しかしこの
P.PとP.P′の差はｎ形Siとｐ形Siの不純物濃度によって
変化し、例えば、ｎ形の不純物濃度が2.5Ωcm、ｐ形の
不純物濃度が0.011Ωcmの場合には、P.P＝−0.92V、P.
P′＝−0.93Vとなり、P.PとP.P′の差は極めて小さくな
る。そのため事実上ｐ−ｎ接合におけるエッチストップ
制御は困難となる（例えば、前記“Journal of Electro
chemical society"Vol.135,No.5に記載）。
また、通常用いられるｐ−ｎ接合の面積は、ダイアフ
ラムあるいは片持梁等の機械的マイクロストラクチャー
を作成するために大変大きなものとなり、そのためｐ−
ｎ接合を横切る欠陥の存在等によって接合が不完全なも
のとなって充分にｎ形、ｐ形に電位差をつけることが困
難となる。
ラムあるいは片持梁等の機械的マイクロストラクチャー
を作成するために大変大きなものとなり、そのためｐ−
ｎ接合を横切る欠陥の存在等によって接合が不完全なも
のとなって充分にｎ形、ｐ形に電位差をつけることが困
難となる。
上記のような制御性の悪さを改善するために、ｐ形Si
にもバイアス電圧を印加する方法が考案された。第11図
はこの方法の一例を示したもので、ｐ形SiにはP.Pより
十分低い電圧（この場合は−1.5V）を印加し、ｎ形Siに
はP.P以上の電圧（0V）を印加しながらエッチングを行
なう。
にもバイアス電圧を印加する方法が考案された。第11図
はこの方法の一例を示したもので、ｐ形SiにはP.Pより
十分低い電圧（この場合は−1.5V）を印加し、ｎ形Siに
はP.P以上の電圧（0V）を印加しながらエッチングを行
なう。
この方法によれば、確実にｎ形Si表面でエッチングが
停止し、ダイアフラム厚のばらつきも少ない（例えば、
IEEE TRANSACTIONS ON ELECTRON DEVICES,VOl.36,NO.4,
APRIL,1989,pp.663〜669:“Study of Electrochemical
Etch−Stop for High−Precision Thickness Control o
f Silicon Membranes"BEN KLOECK et.al）。
停止し、ダイアフラム厚のばらつきも少ない（例えば、
IEEE TRANSACTIONS ON ELECTRON DEVICES,VOl.36,NO.4,
APRIL,1989,pp.663〜669:“Study of Electrochemical
Etch−Stop for High−Precision Thickness Control o
f Silicon Membranes"BEN KLOECK et.al）。
また、第12図に示すように、ｐ形Siを開放電圧（Open
Circuit Potential、O.C.Pと略記）とP.Pとの間に保て
ば、ｐ形Siにバイアス電圧を印加しない場合に比べてｐ
形Siのエッチレートが上がるので、エッチングのスルー
プットを向上させることが出来る（例えば、特開昭61−
30038号公報）。
Circuit Potential、O.C.Pと略記）とP.Pとの間に保て
ば、ｐ形Siにバイアス電圧を印加しない場合に比べてｐ
形Siのエッチレートが上がるので、エッチングのスルー
プットを向上させることが出来る（例えば、特開昭61−
30038号公報）。
しかしながら、これまで説明してきた従来のエッチン
グ方法においては、ｐ形Siの基板側にバイアス電圧を加
えていたため、前記第９図に示すような空隙を持つ構造
物をエッチングで形成しようとした場合、空隙形成のた
めのｐ形領域（第９図の404）がエッチング終了付近で
必ずバイアスされたｐ形基板403から分離されることに
なり、その領域のエッチングが不完全になってしまうの
で、空隙部を正確にエッチングすることが困難になる、
という問題があった。
グ方法においては、ｐ形Siの基板側にバイアス電圧を加
えていたため、前記第９図に示すような空隙を持つ構造
物をエッチングで形成しようとした場合、空隙形成のた
めのｐ形領域（第９図の404）がエッチング終了付近で
必ずバイアスされたｐ形基板403から分離されることに
なり、その領域のエッチングが不完全になってしまうの
で、空隙部を正確にエッチングすることが困難になる、
という問題があった。
第13図は上記の問題を説明するための図である。図に
おいて、（ａ）に示すエッチング途中ではｐ形Si基板80
3が残存しているためにエッチングが安定に進行する
が、（ｂ）のようにｐ形Si基板803がｎ形Si801の位置ま
で除去されると、ｐ形Si802にはバイアス電圧が印加さ
れなくなってしまうので電位が不安定となり、面内分布
の悪化や、エッチングの停止等が生じてしまう。そのた
め、本来除去したいｐ形Si802の部分を正確にエッチン
グすることが出来なくなる。
おいて、（ａ）に示すエッチング途中ではｐ形Si基板80
3が残存しているためにエッチングが安定に進行する
が、（ｂ）のようにｐ形Si基板803がｎ形Si801の位置ま
で除去されると、ｐ形Si802にはバイアス電圧が印加さ
れなくなってしまうので電位が不安定となり、面内分布
の悪化や、エッチングの停止等が生じてしまう。そのた
め、本来除去したいｐ形Si802の部分を正確にエッチン
グすることが出来なくなる。
本発明は、上記のごとき従来技術の問題を解決するた
めになされたものであり、前記のごとき梁構造のように
半導体基板の一部に空隙を有する構造においても、制御
性よく、かつ確実に所望の部分をエッチングすることの
出来るエッチング方法を提供することを目的とする。
めになされたものであり、前記のごとき梁構造のように
半導体基板の一部に空隙を有する構造においても、制御
性よく、かつ確実に所望の部分をエッチングすることの
出来るエッチング方法を提供することを目的とする。
上記の目的を達成するため、本発明においては、特許
請求の範囲に記載するように構成している。
請求の範囲に記載するように構成している。
すなわち、本発明においては、エッチングされるべき
領域（前記第13図の例ではｐ形Si802）にウエハの表面
から電極を接続し、その電極からバイアス電圧を印加す
るように構成したものである。
領域（前記第13図の例ではｐ形Si802）にウエハの表面
から電極を接続し、その電極からバイアス電圧を印加す
るように構成したものである。
上記のように構成したことにより、本発明において
は、エッチングされるべき領域自体に電極が接続されて
直接にバイアス電圧が印加されるため、エッチングの進
行に伴って基板が除去されても、バイアス電圧の印加に
は影響がなく、したがって、制御性良く、かつ確実に空
隙等の部分を除去することが出来る。
は、エッチングされるべき領域自体に電極が接続されて
直接にバイアス電圧が印加されるため、エッチングの進
行に伴って基板が除去されても、バイアス電圧の印加に
は影響がなく、したがって、制御性良く、かつ確実に空
隙等の部分を除去することが出来る。
第１図は、本発明の一実施例の断面図であり、エッチ
ング時における半導体基板と対向電極の配置および電極
配線を示す。
ング時における半導体基板と対向電極の配置および電極
配線を示す。
第１図において、ｐ形Siの梁を形成するために、ｐ形
Si基板１上にｎ形Si3（エピタキシャル層）が形成さ
れ、後にエッチングされて空隙となる部分にｐ形Si領域
７が拡散等の方法によって形成されている。また、ｐ形
Si基板１と対向電極６間にはP.Pより十分低い所定の電
圧を電源B10によって印加する。またｎ形Si3にはP.Pよ
り十分高い所定の電圧を電源A9から電極８を介して印加
する。さらにｐ形Si基板１と同じ電位になるようにｐ形
Si領域７にも電極５を介して電圧を印加する。また、エ
ッチング面には不用の部分を覆うマスク２が形成されて
いる。
Si基板１上にｎ形Si3（エピタキシャル層）が形成さ
れ、後にエッチングされて空隙となる部分にｐ形Si領域
７が拡散等の方法によって形成されている。また、ｐ形
Si基板１と対向電極６間にはP.Pより十分低い所定の電
圧を電源B10によって印加する。またｎ形Si3にはP.Pよ
り十分高い所定の電圧を電源A9から電極８を介して印加
する。さらにｐ形Si基板１と同じ電位になるようにｐ形
Si領域７にも電極５を介して電圧を印加する。また、エ
ッチング面には不用の部分を覆うマスク２が形成されて
いる。
上記のごとき半導体基板を対向電極６と共にエッチン
グ液に浸漬し、電圧を印加しながらエッチングを行な
う。なお、エッチング液としては、強アルカリを使用す
る場合はヒドラジン、KOH、E.D.P（エチレンジアミン＋
ピロカテコール）等を使用し、酸系の液の場合はHF＋H2
SO4、NH4K等のエッチング液を用いる。もちろんエッチ
ング液は前述のものに限らず、電圧印加による選択エッ
チが可能な系であれば何でも構わない。また電極材質に
ついては使用するエッチング液に侵されない材質が良
く、Al、Cr−Au、Ptなど様々な金属がエッチング液によ
って使い分けられる。
グ液に浸漬し、電圧を印加しながらエッチングを行な
う。なお、エッチング液としては、強アルカリを使用す
る場合はヒドラジン、KOH、E.D.P（エチレンジアミン＋
ピロカテコール）等を使用し、酸系の液の場合はHF＋H2
SO4、NH4K等のエッチング液を用いる。もちろんエッチ
ング液は前述のものに限らず、電圧印加による選択エッ
チが可能な系であれば何でも構わない。また電極材質に
ついては使用するエッチング液に侵されない材質が良
く、Al、Cr−Au、Ptなど様々な金属がエッチング液によ
って使い分けられる。
次に作用を説明する。
第２図にエッチングの過程を示す。第２図（ａ）はエ
ッチング中期で、未だｎ形Si3がエッチング液に露出し
ていない状態である。ｐ形Si基板１にはP.P未満のバイ
アスが印加されており、エッチングは安定して進む。次
に、第２図（ｂ）はエッチングがｎ形Si3にまで達し、
さらにｐ形Si領域７のエッチングが進行しているエッチ
ング後期の状態である。このようにエッチングがｎ形Si
3まで達すると、従来の方法ではｐ形Si領域７の部分は
バイアスが印加されなくなってしまうので電位が不安定
となり、面内分布の悪化や、エッチングの停止等が生じ
てしまう。しかし、本実施例の構成によれば、エッチン
グされるべきｐ形Si領域７にはP.P未満の電圧が常に最
後まで印加されているため、面内分布も良く安定したエ
ッチングが最後まで確実に進む。
ッチング中期で、未だｎ形Si3がエッチング液に露出し
ていない状態である。ｐ形Si基板１にはP.P未満のバイ
アスが印加されており、エッチングは安定して進む。次
に、第２図（ｂ）はエッチングがｎ形Si3にまで達し、
さらにｐ形Si領域７のエッチングが進行しているエッチ
ング後期の状態である。このようにエッチングがｎ形Si
3まで達すると、従来の方法ではｐ形Si領域７の部分は
バイアスが印加されなくなってしまうので電位が不安定
となり、面内分布の悪化や、エッチングの停止等が生じ
てしまう。しかし、本実施例の構成によれば、エッチン
グされるべきｐ形Si領域７にはP.P未満の電圧が常に最
後まで印加されているため、面内分布も良く安定したエ
ッチングが最後まで確実に進む。
次に、第３図は本発明の一実施例の平面図であり、片
持梁構造を形成する場合の電極配置を示す。図におい
て、Al電極12はエッチングで除去すべき部分（ｐ形Si領
域７の部分）に電圧を印加するための電極であり、ま
た、Al電極13は第１図のｎ型Si3の部分に電圧を印加す
るための電極である。また、11の部分はエッチングが完
了して空隙が形成されたとき片持梁となる部分である。
持梁構造を形成する場合の電極配置を示す。図におい
て、Al電極12はエッチングで除去すべき部分（ｐ形Si領
域７の部分）に電圧を印加するための電極であり、ま
た、Al電極13は第１図のｎ型Si3の部分に電圧を印加す
るための電極である。また、11の部分はエッチングが完
了して空隙が形成されたとき片持梁となる部分である。
次に、第４図は、半導体ウェハ上に多数のチップ（第
３図のごときもの）を形成する場合の電極配置を示す平
面図である。図において、半導体ウェハ17上には、第３
図のごとき微小な電極が多数配置され、それぞれがAl電
極12とAl電極13とに接続されている。
３図のごときもの）を形成する場合の電極配置を示す平
面図である。図において、半導体ウェハ17上には、第３
図のごとき微小な電極が多数配置され、それぞれがAl電
極12とAl電極13とに接続されている。
次に、第５図は本発明の他の実施例図である。
本実施例は、前記第１図の実施例において、ｐ形Si基
板１とｐ形Si領域７との間に電源C16を接続したもので
ある。このように接続した理由は、ｐ形Si基板１とｐ形
Si領域７とで、抵抗率やエッチング反応表面までの電圧
ドロップ値などが異なる場合があるので、それぞれに最
適なバイアスを印加するためである。本実施例のように
構成することにより、抵抗率や電圧ドロップ値が異なる
場合でも安定で均一なエッチングを実現することが出来
る。
板１とｐ形Si領域７との間に電源C16を接続したもので
ある。このように接続した理由は、ｐ形Si基板１とｐ形
Si領域７とで、抵抗率やエッチング反応表面までの電圧
ドロップ値などが異なる場合があるので、それぞれに最
適なバイアスを印加するためである。本実施例のように
構成することにより、抵抗率や電圧ドロップ値が異なる
場合でも安定で均一なエッチングを実現することが出来
る。
以上説明してきたように、この発明によれば、最終的
にエッチングされる部分にも適切なバイアス電圧を印加
して電気化学エッチングを行なうように構成したことに
より、ウエハ面内分布が良く、安定したエッチングを行
なうことが出来るので、梁構造のように半導体基板の一
部に空隙を有する構造を、制御性よく、かつ確実に形成
することが出来る、という効果が得られる。
にエッチングされる部分にも適切なバイアス電圧を印加
して電気化学エッチングを行なうように構成したことに
より、ウエハ面内分布が良く、安定したエッチングを行
なうことが出来るので、梁構造のように半導体基板の一
部に空隙を有する構造を、制御性よく、かつ確実に形成
することが出来る、という効果が得られる。
第１図は本発明の一実施例の断面図、第２図は第１図の
実施例におけるエッチングの進行状態を示す断面図、第
３図は本発明の一実施例の平面図、第４図は半導体ウェ
ハ上の電極構成を示す平面図、第５図は本発明の他の実
施例の断面図、第６図は従来のエッチング方法を示す断
面図、第７図は従来の片持梁構造の断面図、第８図はSi
エッチングレートの一例図、第９図は空隙の形成による
片持梁構造の斜視図および断面図、第10図は電解エッチ
ングにおける電流特性の一例図、第11図および第12図は
それぞれ従来の電解エッチング方法の一例を示す図、第
13図は従来の方法における問題点を説明するための断面
図である。 〈符号の説明〉 １……ｐ型Si基板 ２……マスク ３……ｎ型Si ４……絶縁膜 ５……電極 ６……対向電極 ７……ｐ型Si領域 ８……電極 ９……電源Ａ 10……電源Ｂ 11……梁となる部分 12、13……Al電極 14、15……コンタクト領域 16……電源Ｃ 17……ウェハ
実施例におけるエッチングの進行状態を示す断面図、第
３図は本発明の一実施例の平面図、第４図は半導体ウェ
ハ上の電極構成を示す平面図、第５図は本発明の他の実
施例の断面図、第６図は従来のエッチング方法を示す断
面図、第７図は従来の片持梁構造の断面図、第８図はSi
エッチングレートの一例図、第９図は空隙の形成による
片持梁構造の斜視図および断面図、第10図は電解エッチ
ングにおける電流特性の一例図、第11図および第12図は
それぞれ従来の電解エッチング方法の一例を示す図、第
13図は従来の方法における問題点を説明するための断面
図である。 〈符号の説明〉 １……ｐ型Si基板 ２……マスク ３……ｎ型Si ４……絶縁膜 ５……電極 ６……対向電極 ７……ｐ型Si領域 ８……電極 ９……電源Ａ 10……電源Ｂ 11……梁となる部分 12、13……Al電極 14、15……コンタクト領域 16……電源Ｃ 17……ウェハ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桐谷 範彦 神奈川県横浜市神奈川区宝町２番地 日 産自動車株式会社内 (56)参考文献 特開 昭61−137330（ＪＰ，Ａ) 特開 昭59−125666（ＪＰ，Ａ) 特開 平１−170054（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3063,29/84 C25F 3/30
Claims (1)
- 【請求項１】所定領域がエッチング除去される第１導電
型の第１の導電層と、 前記第１の導電層上に形成された第２導電型の第２の導
電層と、 前記第１の導電層の前記所定領域に達するように前記第
２の導電層内に形成され、エッチングの進行に伴って前
記所定領域がエッチング除去されると前記第１導電層か
ら電気的に切り離される第１導電型の第３の導電層と、
からなる半導体基板を用い、 前記半導体基板と対向電極とをエッチング液中に浸漬
し、前記半導体基板と前記対向電極間に電圧を印加しな
がら、選択的に前記第１の導電層の前記所定領域と前記
第３の導電層とをエッチングする電解エッチングであっ
て、 少なくとも前記第３の導電層に電極を接続し、前記電極
を介して前記第３の導電層にパッシベーション・ポテン
シャル未満の電圧を印加し、かつ、前記第１の導電層に
パッシベーション・ポテンシャル未満の電圧を印加する
と共に前記第２の導電層にパッシベーション・ポテンシ
ャル以上の電圧を印加して、エッチングを行うエッチン
グ方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20680890A JP3151816B2 (ja) | 1990-08-06 | 1990-08-06 | エッチング方法 |
| US07/740,521 US5167778A (en) | 1990-08-06 | 1991-08-05 | Electrochemical etching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20680890A JP3151816B2 (ja) | 1990-08-06 | 1990-08-06 | エッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496227A JPH0496227A (ja) | 1992-03-27 |
| JP3151816B2 true JP3151816B2 (ja) | 2001-04-03 |
Family
ID=16529433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20680890A Expired - Fee Related JP3151816B2 (ja) | 1990-08-06 | 1990-08-06 | エッチング方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5167778A (ja) |
| JP (1) | JP3151816B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200478498Y1 (ko) * | 2015-03-17 | 2015-10-14 | 미뇽무역주식회사 | 항균커버를 포함하는 귀걸이 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5338416A (en) * | 1993-02-05 | 1994-08-16 | Massachusetts Institute Of Technology | Electrochemical etching process |
| US5374338A (en) * | 1993-10-27 | 1994-12-20 | International Business Machines Corporation | Selective electroetch of copper and other metals |
| US5360521A (en) * | 1993-11-12 | 1994-11-01 | Honeywell Inc. | Method for etching silicon |
| JP2596351B2 (ja) * | 1993-12-08 | 1997-04-02 | 日本電気株式会社 | 半導体加速度センサとその製造方法 |
| US5949118A (en) | 1994-03-14 | 1999-09-07 | Nippondenso Co., Ltd. | Etching method for silicon substrates and semiconductor sensor |
| US5677248A (en) * | 1994-03-30 | 1997-10-14 | Nippondenso Co., Ltd. | Method of etching semiconductor wafers |
| US5464509A (en) * | 1994-05-20 | 1995-11-07 | Massachusetts Institute Of Technology | P-N junction etch-stop technique for electrochemical etching of semiconductors |
| US6284670B1 (en) * | 1997-07-23 | 2001-09-04 | Denso Corporation | Method of etching silicon wafer and silicon wafer |
| US6025278A (en) * | 1997-08-22 | 2000-02-15 | Micron Technology, Inc. | Methods for manufacturing semiconductive wafers and semiconductive material stencil masks |
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| US20100038121A1 (en) * | 1999-08-27 | 2010-02-18 | Lex Kosowsky | Metal Deposition |
| US20100044079A1 (en) * | 1999-08-27 | 2010-02-25 | Lex Kosowsky | Metal Deposition |
| US20100044080A1 (en) * | 1999-08-27 | 2010-02-25 | Lex Kosowsky | Metal Deposition |
| AU6531600A (en) | 1999-08-27 | 2001-03-26 | Lex Kosowsky | Current carrying structure using voltage switchable dielectric material |
| WO2007062122A2 (en) | 2005-11-22 | 2007-05-31 | Shocking Technologies, Inc. | Semiconductor devices including voltage switchable materials for over-voltage protection |
| EP2084748A4 (en) | 2006-09-24 | 2011-09-28 | Shocking Technologies Inc | FORMULATIONS FOR A VOLTAGE-SWITCHABLE DIELECTRIC MATERIAL WITH A DEVICED VOLTAGE CONTACT BEHAVIOR AND METHOD OF MANUFACTURING THEREOF |
| US8272123B2 (en) | 2009-01-27 | 2012-09-25 | Shocking Technologies, Inc. | Substrates having voltage switchable dielectric materials |
| US9226391B2 (en) | 2009-01-27 | 2015-12-29 | Littelfuse, Inc. | Substrates having voltage switchable dielectric materials |
| US8399773B2 (en) | 2009-01-27 | 2013-03-19 | Shocking Technologies, Inc. | Substrates having voltage switchable dielectric materials |
| WO2010110909A1 (en) | 2009-03-26 | 2010-09-30 | Shocking Technologies, Inc. | Components having voltage switchable dielectric materials |
| US9320135B2 (en) | 2010-02-26 | 2016-04-19 | Littelfuse, Inc. | Electric discharge protection for surface mounted and embedded components |
| US9224728B2 (en) | 2010-02-26 | 2015-12-29 | Littelfuse, Inc. | Embedded protection against spurious electrical events |
| US9082622B2 (en) | 2010-02-26 | 2015-07-14 | Littelfuse, Inc. | Circuit elements comprising ferroic materials |
| US20120211805A1 (en) | 2011-02-22 | 2012-08-23 | Bernhard Winkler | Cavity structures for mems devices |
| DE102012206531B4 (de) * | 2012-04-17 | 2015-09-10 | Infineon Technologies Ag | Verfahren zur Erzeugung einer Kavität innerhalb eines Halbleitersubstrats |
| US9136136B2 (en) | 2013-09-19 | 2015-09-15 | Infineon Technologies Dresden Gmbh | Method and structure for creating cavities with extreme aspect ratios |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3616348A (en) * | 1968-06-10 | 1971-10-26 | Rca Corp | Process for isolating semiconductor elements |
| NL6910274A (ja) * | 1969-07-04 | 1971-01-06 | ||
| US3853650A (en) * | 1973-02-12 | 1974-12-10 | Honeywell Inc | Stress sensor diaphragms over recessed substrates |
| JPS6130038A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | エツチングの方法 |
| US4966663A (en) * | 1988-09-13 | 1990-10-30 | Nanostructures, Inc. | Method for forming a silicon membrane with controlled stress |
| US4996627A (en) * | 1989-01-30 | 1991-02-26 | Dresser Industries, Inc. | High sensitivity miniature pressure transducer |
-
1990
- 1990-08-06 JP JP20680890A patent/JP3151816B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-05 US US07/740,521 patent/US5167778A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200478498Y1 (ko) * | 2015-03-17 | 2015-10-14 | 미뇽무역주식회사 | 항균커버를 포함하는 귀걸이 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0496227A (ja) | 1992-03-27 |
| US5167778A (en) | 1992-12-01 |
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