JP2013239605A - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】エピタキシャル基板を選択的にエッチングして作成するｐチャネルＦＥＴにおけるキャリアの高移動度とゲートの低いオン抵抗を実現し、素子の高集積化を実現する。
【解決手段】ピエゾ分極を起こす半導体にて形成されたバッファ層と、前記バッファ層の上に積層されたチャネル層と、を備え、前記チャネル層においては、前記バッファ層のピエゾ分極により当該チャネル層に生じる２次元ホールガスをキャリアとする半導体装置。
【選択図】図１

Description

本技術は、バッファ層のピエゾ分極によりチャネル層に発生する２次元ホールガスを当該チャネル層のキャリアとして用いる技術に関する。
ＧａＡｓ系などの化合物半導体層を有する化合物半導体系の電界効果トランジスタ（ＦＥＴ）は、電子移動度が高いため、ｎチャネルにおける周波数特性が良好である。現在、高周波数帯に用いられるｎチャネルを用いたＦＥＴには、ＨＥＭＴやＪＰＨＥＭＴなどがある（例えば、特許文献１参照）。ＨＥＭＴは高電子移動度トランジスタの略であり、ＪＰＨＥＭＴは接合型−擬似格子整合高電子移動度トランジスタの略である。
ＨＥＭＴは、半導体ヘテロ接合界面に誘起された高移動度の二次元電子ガスをチャネルとしたＦＥＴであり、ＪＰＨＥＭＴは、ある程度の格子不整合を許容することによりＨＥＭＴよりも高い電子移動度を実現したＦＥＴであり、ＪＰＨＥＭＴは、ゲート部にｐｎ接合を使ってゲートの順方向電圧（ターンオン電圧）を向上させたＦＥＴである。
このようなｎチャネルを用いたＦＥＴとしては、電子供給層と電子走行層との自発分極とピエゾ分極とにより、電子供給層と電子走行層のヘテロ接合界面の電子走行層の側に発生する２次元電子ガスをキャリアとして用いるものがある（例えば、特許文献２，３参照）。
特開平１１−１５０２６４号公報 特開２０１０−０７４０７７号公報 特開２０１０−０４５３４３号公報
上述したように、ｎチャネルＦＥＴの高性能化が進んでいる。これに加えて、素子の高集積化のため、化合物半導体を用いた相補型（コンプリメンタリ）素子の開発が要望されている。すなわち、ｐ型チャネルＦＥＴにおいても、キャリアの高移動度とゲートの低いオン抵抗を実現する必要がある。
ここで、エピタキシャル成長により積層されたエピタキシャル基板を選択的にエッチングして作成するｐチャネルＦＥＴは、ホールを供給するために、ＣやＺｎ等の不純物を添加する必要がある。しかしながら、一般に、この不純物が多いほどキャリアの移動度が低下するという関係があるため、ｐチャネルＦＥＴにおいて、キャリアの高移動度とゲートの低いオン抵抗を実現することは困難であった。
本技術は、上記課題に鑑みてなされたもので、エピタキシャル基板を選択的にエッチングして作成するｐチャネルＦＥＴにおけるキャリアの高移動度とゲートの低いオン抵抗を実現し、素子の高集積化を実現することが可能な半導体装置、及び半導体装置の製造方法を提供することを目的とする。
本技術に係る半導体装置は、ピエゾ分極を起こす半導体にて形成されたバッファ層と、 前記バッファ層の上に積層されたチャネル層と、を備え、前記チャネル層においては、前記バッファ層のピエゾ分極により当該チャネル層に生じる２次元ホールガスをキャリアとする構成としてある。
なお、本技術に係る半導体装置は、他の装置に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は前記半導体装置を備える各種システム、上述した装置の製造方法、上述した装置の製造方法をコンピュータに実現させるプログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
本技術によれば、ホールをキャリアとして用いた半導体装置において、アンドープにおいてもヘテロ界面に高濃度のキャリアが発生するため、キャリア（ホール）移動度を向上できる。これにより、ホールをキャリアとして用いた半導体装置について、高いキャリア濃度、高いキャリアの飽和速度、比較的高い絶縁破壊電圧を実現でき、低いオン抵抗、高速動作、高耐圧を実現できる。
第１実施形態に係る半導体装置の断面構成の１例を示す図である。 バッファ層の結晶構造を模式的に示した図である。 半導体装置のバンド構造を説明する図である。 図１に係るゲート部の作成方法を説明する図である。 不純物拡散により形成したゲート部を説明する図である。 図５に係るゲート部の作成方法を説明する図である。 ショットキーメタルの蒸着により形成したゲート部を説明する図である。 図７に係るゲート部の作成方法を説明する図である。 酸化膜を介したショットキーメタルの蒸着により形成したゲート部を説明する図である。 図９に係るゲート部の作成方法を説明する図である。 第２実施形態に係る半導体装置の断面構成の１例を示す図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。 第２実施形態に係る半導体装置の作成方法を説明する図である。
以下、下記の順序に従って本技術を説明する。
（１）半導体装置の第１実施形態の構成：
（２）半導体装置の第２実施形態の構成：
（３）第２実施形態に係る半導体装置の製造方法：
（４）まとめ：
（１）半導体装置の第１実施形態の構成：
図１は、第１実施形態に係る半導体装置１００の断面構成の１例を示す図である。同図に示す半導体装置１００は、化合物半導体系のｐ型チャネル電界効果トランジスタ（以下、ｐＦＥＴと略す）を含む半導体装置である。
半導体装置１００としてのｐＦＥＴは、化合物半導体のＧａＡｓ単結晶で作成された化合物半導体基板としての基板１０１の上に、エピタキシャル成長により形成されたエピタキシャル結晶成長層を選択的にエッチングすることにより作成してある。エピタキシャル結晶成長層は、基板１０１側から順に、バッファ層１０２、チャネル層１０３、及びゲート層１０４を積層してある。以下、各層について説明する。
バッファ層１０２は、基板１０１上に形成され、エピタキシャル成長時に基板１０１とのヘテロ接合界面Ｋ１において格子整合する半導体で形成されている。ここで、格子整合とは、接合面に不整合転移等が入ることなく成長することを言い、不整合転移が入る前の臨海膜厚以下で半導体層を成長した場合の疑似格子整合であってもよい。 このように、基板１０１とバッファ層１０２を格子整合させることにより、エピタキシャル成長にてバッファ層１０２を基板１０１上に形成することができる。
なお、バッファ層１０２と基板１０１の間には、バッファ層１０２の半導体と基板１０１の半導体の双方に格子整合する半導体層であって、バッファ層１０２の半導体と基板１０１の半導体の双方とバンドギャップが異なる少なくとも１層の半導体層を積層してもよい。このようにバッファ層１０２と基板１０１の間に半導体層を介在させることにより、バンドギャップを大きくして耐圧を向上することができる。
例えば、バッファ層１０２と基板１０１の間には、ＧａＡｌＩｎＰの４元混晶などを積層することが出来る。このＧａＡｌＩｎＰのバンドギャップは、１．９〜２．３ｅＶであり、ｐＦＥＴの耐圧を向上することが出来る。
また、バッファ層１０２の膜厚は、１０〜１０００ｎｍとし、より好適には２５０ｎｍ〜１０００ｎｍとする。このような膜厚にバッファ層１０２を制御することにより、ＦＥＴの耐圧を向上することができる。なお、バッファ層１０２の膜厚については、膜厚を厚くするほどｐＦＥＴの耐性が向上する。
また、バッファ層１０２は、ＧａＡｓ基板上に形成したときにピエゾ分極が生じる半導体にて形成されている。ピエゾ分極とは、結晶構造に起因した局所的な歪みによるピエゾ効果と、陽イオンと陰イオンの電荷不均衡に起因して、巨視的に発生する自発分極である。このピエゾ分極により、バッファ層１０２には、マクロには一定方向の内部電界が生じる。
内部電界は、本実施形態に係る半導体装置１００においては、少なくとも、基板１０１からチャネル層１０３に向かう方向のベクトル成分を有する。より具体的には、このベクトル成分が、バッファ層１０２の内部電界のベクトルにおいて支配的である。 これにより、バッファ層１０２は、基板１０１とのヘテロ接合界面Ｋ１には正に帯電し、チャネル層１０３とのヘテロ接合界面Ｋ２は負に帯電する。このようなピエゾ分極を生じる半導体としては、ＩｎＧａＰが例示される。なお、バッファ層１０２に用いるＩｎＧａＰは、不純物を添加したものであってもよいし、不純物を添加したものであってもよい。
図２は、ＧａＡｓ基板上にエピタキシャル成長したＩｎＧａＰにおけるピエゾ分極を説明する図である。同図に示すように、ＧａＡｓ基板の（００１）結晶面上にＩｎＧａＰをエピタキシャル成長させると、＜１１１＞方向に自然超格子構造が形成される。このＩｎＧａＰ自然超格子構造は、閃亜鉛構造における＜１１１＞方向に、オーダリングベクトルを有している。
このため、ＩｎＧａＰの結晶構造が立方晶系から三方晶系へと変化し、その結果、Ｇａ−ＰとＩｎ−Ｐのボンド長の違いによる局所的な歪みに起因したピエゾ効果と、陽イオンと陰イオンの電荷不均衡に起因した自発分極が発生する。このとき、図３に示すように、エピタキシャル結晶成長層内で、＜１１１＞方向にマクロな内部電界が誘発される。すなわち、バッファ層１０２には、基板１０１からチャネル層１０３へ向かう内部電界Ｅｉが生じる。
なお、バッファ層１０２にＩｎＧａＰを用いる場合、インジウム（Ｉｎ）の組成比は、ＩｎｘＧａ１−ｘＰとすると、ｘ＝０．５１とする。この組成比を採用することにより、バッファ層１０２のＩｎＧａＰと基板１０１のＧａＡｓとの間、及び、バッファ層１０２のＩｎＧａＰと後述するチャネル層のＧａＡｓとの間で格子整合しつつ、大きなピエゾ分極を生じさせることができる。
バッファ層１０２の上には、ｐＦＥＴの主電流が流れる半導体層としてのチャネル層１０３が形成してある。チャネル層１０３は、エピタキシャル成長時にバッファ層１０２と格子整合する半導体で形成されている。このようにバッファ層１０２とチャネル層１０３を格子整合させることにより、エピタキシャル成長によりチャネル層１０３をバッファ層１０２の上に形成することができる。
また、チャネル層１０３は、価電子帯のエネルギーレベルがバッファ層１０２に比べて高い半導体を用いて形成してある。従って、ヘテロ接合界面Ｋ２には、チャネル層１０３の側からバッファ層１０２の側へのホールの移動を規制するポテンシャル障壁が形成される。
また、ヘテロ接合界面Ｋ２の価電子帯のエネルギーレベルは、バッファ層１０２の側のヘテロ接合界面Ｋ２近傍の価電子帯のエネルギーレベルや、チャネル層１０３の側のヘテロ接合界面Ｋ２の価電子帯のエネルギーレベルに比べて、高くなっている。このため、ヘテロ接合界面Ｋ２の価電子帯のエネルギーレベルは、不連続又は急峻に変化することになり、価電子帯には、ヘテロ接合界面Ｋ２において、ホール閉じ込め効果を有する上に凸の三角ポテンシャルが形成される。
ここで、チャネル層１０３において発生するホールは、上述したバッファ層１０２の内部電界によってヘテロ接合界面Ｋ２に引き寄せられるが、このホールはヘテロ接合界面Ｋ２のチャネル層１０３の側の近傍に形成される三角ポテンシャルに閉じ込められて量子化する。これにより、ヘテロ接合界面Ｋ２のチャネル層１０３の側の近傍には、２次元ホールガス層（２ＤＨＧ層）が形成される。
以上の条件を満たすチャネル層１０３の材料としては、バッファ層１０２としてＩｎＧａＰを採用した場合、このＩｎＧａＰと格子整合する半導体であり、例えば、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、及びこれらを適宜に組み合わせたものが例示される。また、チャネル層１０３には、１×１０１７ａｔｏｍｓ／ｃｍ３以下の不純物を添加してもよく、チャネル層１０３の膜厚は、３０〜１５０ｎｍとする。より好適には、チャネル層１０３の膜厚は、５０〜１００ｎｍとする。 このような膜厚にチャネル層１０３を制御することにより、ｐＦＥＴのエンハンスメント動作を保証することができる。
図３は、半導体装置１００のバンド構造を説明する図である。同図に示す例では、不純物を添加していないＩｎＧａＰでバッファ層１０２を形成し、不純物を添加していないＧａＡｓでチャネル層１０３を形成してある。このとき、価電子帯のエネルギーレベルは、バッファ層１０２のエネルギーレベルＥｖ１に比べて、チャネル層１０３のエネルギーレベルＥｖ２の方が高くなっている。
また、バッファ層１０２とチャネル層１０３のヘテロ接合界面Ｋ２における価電子帯のエネルギーレベルＥｖ３は、バッファ層１０２における価電子帯のエネルギーレベルＥｖ１やチャネル層１０３における価電子帯のエネルギーレベルＥｖ２に比べて高くなっている。このため、ヘテロ接合界面Ｋ２のバッファ層１０２の側では、エネルギーレベルＥｖ１とエネルギーレベルＥｖ３との間で価電子帯のエネルギーレベルが不連続になっている。
一方、ヘテロ接合界面Ｋ２のチャネル層１０３の側では、価電子帯のエネルギーレベルは連続的に変化するものの、ヘテロ接合界面Ｋ２の近傍（図では所定距離Δｄの範囲内）において、エネルギーレベルがＥｖ３からＥｖ２へと急峻に低下している。このため、チャネル層１０３側のヘテロ接合界面Ｋ２の近傍には、ホールをトラップする上に凸の三角ポテンシャルＰが形成される。この三角ポテンシャルＰは、エネルギーレベルが高くなるほど幅狭になっている。
ここで、チャネル層１０３において発生するホールは、上述したように、バッファ層１０２の内部電界Ｅｉによりヘテロ接合界面Ｋ２に引き寄せられる傾向にあり、このようにして引き寄せられたホールは三角ポテンシャルＰにトラップされる。そして、幅狭の三角ポテンシャルＰにトラップされたホールは量子化し、ヘテロ接合界面Ｋ２のチャネル層１０３の側に２ＤＨＧ層を形成することになる。
ここで、２ＤＨＧ層の２次元ホールガスの密度は、バッファ層１０２としてＩｎＧａＰを採用し、チャネル層１０３としてＧａＡｓを採用し、バッファ層の膜厚を１０〜１０００ｎｍとし、チャネル層の膜厚を３０〜１５０ｎｍとしたとき、 １×１０１７〜１×１０１８ａｔｏｍｓ／ｃｍ３であった。これは、従来のＨＥＭＴと同等もしくはそれ以上である。すなわち、従来の一般的なＨＥＭＴ構造作成の際のような不純物の変調ドープを行わずに、従来のＨＥＭＴと同等もしくはそれ以上の２ＤＨＧが発生していることが分かる。
このような第１実施形態に係る半導体装置１００によれば、不純物の拡散による不純物散乱の影響等が存在しないため、非常に大きなホール移動度が得られる。従って、第１実施形態に係る半導体装置１００は、高いキャリア濃度、高いキャリアの飽和速度、比較的高い絶縁破壊電圧が実現され、結果として、低いオン抵抗、高速動作、高耐圧を実現できる。
なお、チャネル層１０３の半導体には、濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以下であればＣ、Ｚｎ、又はＢｅを不純物としてドープしてもよく、また、バッファ層１０２の半導体には、濃度が１×１０１２〜４×１０１８ａｔｏｍｓ／ｃｍ３であればＣ、Ｚｎ、又はＢｅを不純物としてドープしてもよい。一般に、不純物の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上になると、キャリアである正孔の移動度が急激に低下することが知られているが、上述した濃度の範囲内の不純物であれば、チャネル層１０３における正孔の移動度を低下させることなく、正孔の濃度を更に高めることが出来る。
また、本願の発明者が行った実験によれば、チャネル層１０３に発生する２次元ホールの量は、チャネル層１０３の厚みが大きいほど多くなる傾向があった。従って、バッファ層１０２の厚みを大きくすると、チャネル層１０３に発生させるキャリア数が多くなり、バッファ層１０２の厚みを小さくすれば、チャネル層１０３に発生させるキャリア数が少なくなることになる。すなわち、バッファ層１０２の厚みを調整することにより、チャネル層１０３に生じる２次元ホールガスの量を調整することが出来る。
また、バッファ層１０２は、ＩｎＧａＰ層の間に他種の半導体層を挟んで積層させた複数の半導体層で形成されても良い。ＩｎＧａＰ層以外の半導体層には、ＩｎＧａＰよりも価電子エネルギーが高く、ＩｎＧａＰ層と格子整合する材料で形成された半導体層を用いる。このような材料としては、ＧａＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓＰ、及びこれら材料を複合したもの等が例示される。なお、バッファ層１０２を複数の半導体層で形成する場合は、少なくとも、チャネル層１０３と接合される層については、ピエゾ分極する半導体としてのＩｎＧａＰ層 とする。これにより、バッファ層１０２のピエゾ分極によって２次元ホールガスが発生することとなる。
また、バッファ層１０２を複数の半導体層で形成する場合は、ＩｎＧａＰ層以外の半導体層には、ＩｎＧａＰよりも価電子帯のエネルギーレベルが高く、ＩｎＧａＰ層と格子整合する材料で形成された半導体層を用いる。 バッファ層１０２を複数の半導体層で形成することにより、バッファ層１０２にもある程度の導電性を持たせることが出来る。例えば、バッファ層１０２は、ＩｎＧａＰ／ＧａＡｓ／ＩｎＧａＰ積層膜で形成することにより、ＩｎＧａＰ単層膜で形成した場合に比べて導電性が向上する。
なお、多層構造を採用したバッファ層１０２をであっても、本願の発明者が行った実験によれば、チャネル層１０３に発生するキャリア数は、バッファ層１０２全体の厚みに応じたものとなっていた。このため、バッファ層１０２をＩｎＧａＰ層以外の半導体層を含む多層構造とした場合でも、バッファ層１０２全体の厚さを調整することにより、チャネル層１０３に発生させるべきキャリア数を調整することができる。
チャネル層１０３の上には、ｐＦＥＴのゲートを構成するゲート部１０４ａが形成され、このゲート部１０４ａを挟んで両側にドレイン電極１０５とソース電極１０６が形成される。ここで、ゲート部１０４ａは、各種の方法で形成することが可能であり、例えば、エピタキシャル成長と選択的エッチングによる方法、不純物拡散、ショットキーメタルの蒸着、酸化膜を介したショットキーメタルの蒸着等、様々な方法で形成することができる 。
ここで、エピタキシャル成長と選択的エッチングによる方法により作成されるゲート部のリーク電流をＩ１、不純物拡散により作成されるゲート部のリーク電流をＩ２、ショットキーメタルの蒸着により作成されるゲート部のリーク電流をＩ３、酸化膜を介したショットキーメタルの蒸着により作成されるゲート部のリーク電流をＩ４とすると、Ｉ４＜Ｉ１＝Ｉ２＜Ｉ３、となる。リーク電流は小さい方が好ましいため、ゲート部１０４ａは酸化膜を介したショットキーメタルの蒸着により作成することが理想的である。ただし、化合物半導体では酸化膜の形成と制御が難しいため、実用上は、化合物半導体の場合は選択的エッチングが好ましい。
図１に示す例では、チャネル層１０３の上に、ゲート領域に対応するｎ型の半導体層としてのゲート層１０４をエピタキシャル成長により形成し、このゲート層１０４を選択的にエッチングすることにより、ゲート部１０４ａを形成してある。
図１に示すゲート層１０４は、例えば、Ｓｉ等のｎ型不純物を１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した、ＧａＡｓ層、ＩｎＧａＰ層、ＡｌＧａＡｓ層、及びこれらの複合とすることができる。ゲート層１０４にｎ−ＩｎＧａＰ層を用いる場合は、ＩｎｘＧａ１−ｘＰとすると、ｘ＝０．４９とする。これにより、チャネル層１０３とゲート部１０４が格子整合する。ゲート層１０４にｎ−ＡｌＧａＡｓ層を用いる場合は、ＡｌｘＧａ１−ｘＡｓとした場合、ｘ＝０．１〜０．５とする。 これにより、ゲート部１０４ａのリーク電流が低減する。なお、より好適には、ゲート層１０４にｎ−ＡｌＧａＡｓ層を用いる場合は、ＡｌｘＧａ１−ｘＡｓとした場合、ｘ＝０．２５とする。これにより、酸化しやすいＡｌの比率を抑えつつ、リーク電流を低減することができる。
ゲート層１０４の膜厚は、例えば、チャネル層１０３の側から順にＩｎＧａＰ層とＧａＡｓ層を積層して形成した場合、特に限定されるものではないが、プロセス上の問題から、ストップ層として用いられるｎ−ＩｎＧａＰ層の膜厚を１０ｎｍ〜５０ｎｍとし、ｎ−ＧａＡｓ層の膜厚を５０〜２００ｎｍとする ことが現実的である。
図４は、図１に示す半導体装置１００のゲート部１０４ａの作成方法を説明する図である。同図において、ゲート部１０４ａは、ゲート層の上にレジストを塗布し（図４（ａ））、ゲート部１０４ａが形成される領域以外のレジストを露光・現像して開口し（図４（ｂ））、ゲート部１０４ａが形成される領域以外のゲート層１０４をエッチングしてゲート部１０４ａのみを残した後（図４（ｃ））、レジストを剥離することにより形成される（図４（ｄ））。
その後、ゲート部１０４ａを挟んだ両側の位置に、それぞれチャネル層１０３とオーミック接触するドレイン電極１０５とソース電極１０６を蒸着することにより、半導体装置１００が作成される（図４（ｅ））。
図５には、不純物拡散によりゲート部１０４ａを形成した半導体装置１００を示してある。同図に示す半導体装置１００には、チャネル層１０３に拡散したｎ型不純物により、ゲート部１０４ａを形成してある。このとき、ゲート部１０４ａは、不純物拡散の深さを調整することにより、チャネル層１０３の２ＤＨＧ層との距離が５０〜１００ｎｍとしてある。 これにより、ｐＦＥＴの閾値電圧、すなわちゲート電圧に対する電流特性を調整することが出来る。例えば、ゲート部１０４ａと２ＤＨＧ層の距離を小さくするほどエンハンスメント動作しやすくなり、ゲート部１０４ａと２ＤＨＧ層の距離を大きくするほどデプレッション動作しやすくなる。また、ゲート部１０４ａの形成に用いるｎ型不純物は、Ｓｉ，Ｓ，Ｓｅ，Ｔｅ，Ｓｎ，Ｇｅ等とし、これら不純物の濃度（ドナー濃度Ｎｄ）は、Ｎｄ＝１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３ とする。
図６は、図５に示す半導体装置１００のゲート部１０４ａの作成方法を説明する図である。同図において、ゲート部１０４ａは、チャネル層１０３の上にＳｉＮ膜をＣＶＤ（化学蒸着）により付けて不動態化するとともに、その上にレジストを塗布し（図６（ａ））、ゲート部１０４ａに対応する領域のレジストのみを露光・現像して開口し（図６（ｂ））、このレジストをマスクとしてゲート部１０４ａに対応する領域のＳｉＮ膜をエッチングして開口させ（図６（ｃ））、このＳｉＮ膜の開口から不純物をチャネル層１０３に拡散し（図６（ｄ））、レジストを剥離するとともにＳｉＮ膜を除去することにより形成される（図６（ｅ））。
その後、ゲート部１０４ａを挟んだ両側の位置に、それぞれチャネル層１０３とオーミック接触するドレイン電極１０５とソース電極１０６を蒸着することにより、半導体装置１００が作成される（図６（ｆ））。
図７は、ショットキーメタルの蒸着によりゲート部１０４ａを形成した半導体装置１００を示してある。同図に示す半導体装置１００では、チャネル層１０３の上に直接にゲート電極をショットキー接合することにより、ゲート部１０４ａを形成してある。ゲート部１０４ａに用いるショットキーメタルは、Ａｌ，Ｚｒ，Ｈｆ，Ｇｄ，Ｆｅ，Ｎｄ，Ｓｎ，Ｙｂ，Ａｕ，Ｔｉ，Ｎｉ 等とする。
図８は、図７に示す半導体装置１００のゲート部１０４ａの作成方法を説明する図である。同図において、ゲート部１０４ａは、チャネル層１０３の上にレジストを塗布し（図８（ａ））、ゲート部１０４ａが形成される領域のレジストのみを露光・現像して開口し（図８（ｂ））、その上からショットキーメタルを蒸着し（図８（ｃ））、レジストを剥離することによりゲート領域以外に蒸着されたショットキーメタルをリフトオフすることにより形成される（図８（ｄ））。
その後、ゲート部１０４ａを挟んだ両側の位置に、それぞれチャネル層１０３とオーミック接触するドレイン電極１０５とソース電極１０６を蒸着することにより、半導体装置１００が作成される（図８（ｅ））。
図９は、酸化膜を介したショットキーメタルの蒸着により形成したゲート部１０４ａを形成した半導体装置１００を示してある。同図に示す半導体装置１００では、チャネル層１０３の上に堆積した絶縁膜の上に、ショットキーメタルを蒸着することにより、ゲート部１０４ａを形成してある。絶縁膜は、Ａｌ２Ｏ３、ＨｆＯ、Ｇａ２Ｏ、ＧａＯＮ等の酸化膜を、１０ｎｍ〜３０ｎｍの厚さで形成する。また、ゲート部１０４ａに用いるショットキーメタルは、Ａｌ，Ｚｒ，Ｈｆ，Ｇｄ，Ｆｅ，Ｎｄ，Ｓｎ，Ｙｂ，Ａｕ，Ｔｉ，Ｎｉ等とする。
図１０は、図９に示す半導体装置１００のゲート部１０４ａの作成方法を説明する図である。同図において、ゲート部１０４ａは、チャネル層１０３の上に絶縁膜を堆積し（図１０（ａ））、その上からレジストを塗布し（図１０（ｂ））、ゲート領域のレジストのみを露光・現像して開口し（図１０（ｃ））、その上からショットキーメタルを蒸着し（図１０（ｄ））、レジストを剥離することによりゲート領域以外に蒸着されたショットキーメタルをリフトオフすることにより形成される（図１０（ｅ））。
その後、ゲート部１０４ａを挟んだ両側の位置をそれぞれチャネル層１０３に達するまでエッチングし（図１０（ｆ））、これらエッチング開口にそれぞれチャネル層１０３とオーミック接触するドレイン電極１０５とソース電極１０６を蒸着することにより、半導体装置１００が作成される（図１０（ｇ））。
以上説明したように、本実施形態に係る半導体装置１００のゲート部１０４ａは、各種の方法で形成可能であり、目的に応じて最適な方法でゲート部１０４ａを形成することが出来る。
（２）半導体装置の第２実施形態の構成：
次に、上述したｐＦＥＴを用いた他の実施形態について説明する。上述したｐＦＥＴを用いて好適な実施形態としては、例えば、コンプリメンタリインバータや、レベルシフトロジック等がある。以下説明する第２実施形態では、コンプリメンタリインバータに上述したｐＦＥＴを用いた場合を例に取り説明を行う。
図１１は、第２実施形態に係る半導体装置２００の断面構成の１例を示す図である。同図に示す半導体装置２００は、化合物半導体系のｐＦＥＴとＮチャネル型電界効果トランジスタ（以下、ｎＦＥＴと略す。）を同一の基板上に形成したコンプリメンタリインバータである。このコンプリメンタリインバータに用いるｐＦＥＴは、上述した第１実施形態に係るｐＦＥＴに対応するものであり、以下に説明する第２実施形態のｐＦＥＴは、上述した第１実施形態に係るｐＦＥＴの特徴を適宜に置換したり組み合わせたりすることができる。
第２実施形態に係る半導体装置２００は、ＧａＡｓ単結晶基板の化合物半導体基板２０１上に、エピタキシャル成長により、Ｎチャネル電界効果トランジスタ（ｎＦＥＴ）を形成するためのエピタキシャル層である層２０２〜２０５と、Ｐチャネル電界効果トランジスタ（ｐＦＥＴ）を形成するためのエピタキシャル層である層２０６〜２１１を順次に積層して形成してある。
半導体装置２００は、ｐＦＥＴが形成される第１領域Ａ１、ｎＦＥＴが形成される第２領域Ａ２を備えている。第１領域Ａ１と第２領域Ａ２は、化合物半導体基板２０１上にエピタキシャル成長により形成された層状のエピタキシャル基板に対して、適宜の手順で加工（エッチングやドーピング等）を施すことにより、同じ１つの化合物半導体基板上に形成される。
第１領域Ａ１及び第２領域Ａ２は、ともにｎＦＥＴ形成用のエピタキシャル結晶成長層を備えている。このｎＦＥＴ形成用のエピタキシャル結晶成長層は、図１に示すように、化合物半導体基板２０１の側から順に、第１バッファ層２０２、第１障壁層２０３、第１チャネル層２０４、及び第２障壁層２０５を備えている。なお、第１障壁層２０３と第２障壁層２０５は、必要に応じて何れか一方を省略することが出来る。
第１バッファ層２０２は、化合物半導体基板２０１と第１障壁層２０３の格子定数差を緩衝するために２層間に挿入される半導体層であり、例えば、ｐ型不純物が添加されているＡｌＧａＡｓ層とする。なお、第１バッファ層２０２は、アンドープのＧａＡｓ層であってもよく、その他、化合物半導体基板２０１と第１障壁層２０３の格子定数差を緩衝可能な材料であれば様々なものを採用可能である。
第１障壁層２０３は、例えば、第１キャリア供給層２０３ａと第１高抵抗層２０３ｂを化合物半導体基板２０１の側から順に積層して形成してある。
第１キャリア供給層２０３ａは、第１チャネル層２０４にキャリアとしての電子を供給するための半導体層であり、例えば、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１８ａｔｏｍｓ／ｃｍ３ の高濃度で添加した厚さ約３ｎｍのＡｌＧａＡｓ層とする。
第１高抵抗層２０３ｂは、第１キャリア供給層２０３ａと第１チャネル層２０４の間に良好なヘテロ接合界面を得るために形成される半導体層であり、例えば、不純物が添加されていない厚さ約３ｎｍのＡｌＧａＡｓ層とする。
第１チャネル層２０４は、ｎＦＥＴの主電流が流れる半導体層であり、例えば、不純物が添加されていない厚さ５ｎｍ〜１５ｎｍのＩｎＧａＡｓ層とする。
第２障壁層２０５は、例えば、第２高抵抗層２０５ａ、及び第２キャリア供給層２０５ｂを化合物半導体基板２０１の側から順に積層して形成してある。
第２高抵抗層２０５ａは、第１チャネル層２０４とその上に形成される第２キャリア供給層２０５ｂとの間に良好なヘテロ接合界面を得るために形成される半導体層であり、例えば、不純物が添加されていない厚さ約３ｎｍのＡｌＧａＡｓ層とする。
第２キャリア供給層２０５ｂは、第１チャネル層２０４にキャリアとしての電子を供給するための半導体層であり、例えば、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１８ａｔｏｍｓ／ｃｍ３ の高濃度で添加された厚さ約６ｎｍのＡｌＧａＡｓ層とする。
ショットキー層２０６は、第１領域Ａ１において、ショットキー層２０６の上に形成される第２バッファ層２０７との間に良好なヘテロ接合界面を形成するための半導体層であり、例えば、ｎ型不純物としてＳｉが１．０×１０１０〜５．０×１０１７ａｔｏｍｓ／ｃｍ３ の低濃度に添加された厚さ７０ｎｍ〜２００ｎｍのＡｌＧａＡｓ層とする。
第２領域Ａ２において、ショットキー層２０６は、ｐ型不純物のＺｎを拡散したｐ型ゲート領域２２０が形成されている。この第２領域Ａ２におけるショットキー層２０６の上面には、シリコン窒化膜からなる絶縁膜２６０が形成されている。絶縁膜２６０には、半導体装置２００の外部とショットキー層２０６とを接続するための開口部２２６が形成されており、開口部２２６にはゲート電極２２３が形成されている。
ゲート電極２２３は、例えば、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極により構成され、その下に形成されているｐ型ゲート領域２２０とオーミックコンタクトが取られている。ゲート電極２２３を挟んで両側にソース電極２２１とドレイン電極２２２が形成されており、ソース電極２２１とドレイン電極２２２は絶縁膜２６０を貫通してショットキー層２０６とオーミンクコンタクトが取られている。
次に、ｐＦＥＴが形成される第１領域Ａ１においては、第２領域Ａ２に用いられる各層の階層構造の順に、第２バッファ層２０７、第２チャネル層２０８、ゲートリーク防止層２０９、ｎ型第１ゲート層２１０、及びｎ型第２ゲート層２１１を備えている。
第２バッファ層２０７は、ショットキー層２０６と第２チャネル層２０８の格子定数差を緩衝するために２層間に挿入される半導体層であり、例えば、不純物が添加されていない厚さ１０ｎｍ〜１０００ｎｍのＩｎＧａＰ層とする。なお、第２バッファ層２０７には不純物を添加してもよい。
第２チャネル層２０８は、ｐＦＥＴの主電流が流れる半導体層であり、第２バッファ層２０７の上に形成され、例えば、不純物を添加されていない厚さ３０〜１５０ｎｍのＧａＡｓ層、ＩｎＧａＡｓ層、ＡｌＧａＡｓ層、ＩｎＧａＡｓＰ層、又はこれらの組み合わせにより形成される層の何れかとする。むろん、これら以外にも、第２チャネル層２０８は、上述した第１実施形態におけるチャネル層１０３の場合と同様に、第２バッファ層２０７と格子整合し、第２バッファ層２０７に比べて価電子帯のエネルギーレベルが高い材料であれば、様々な材料を採用可能である。
ゲートリーク防止層２０９は、第２チャネル層２０８とｎ型ゲート層の間に形成されてゲートリーク電流を防止するための半導体層であり、例えば、不純物が添加されていない厚さ０ｎｍ〜５０ｎｍのＡｌＧａＡｓ層とする。なお、ゲートリーク防止層２０９は、必要に応じて省略することができる。
ゲートリーク防止層２０９の上には、第１領域Ａ１において各層２０２〜２０６の階層構造の上に形成された各層２０７〜２０９の幅に比べて幅狭のｎ型ゲート領域２５０が形成されており、このｎ型ゲート領域２５０は、化合物半導体基板２０１の側から順にｎ型第１ゲート層２１０とｎ型第２ゲート層２１１を積層した２層構造になっている。
ｎ型第１ゲート層２１０は、例えば、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した厚さ１０ｎｍ〜５０ｎｍのＩｎＧａＰ層とする。
ｎ型第２ゲート層２１１は、例えば、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加した厚さ５０〜２００ｎｍのＧａＡｓ層とする。
第２バッファ層２０７、第２チャネル層２０８、ゲートリーク防止層２０９及びｎ型ゲート層の側面と、ゲートリーク防止層２０９及びｎ型ゲート層の上面には、シリコン窒化膜からなる絶縁膜２６０が形成されている。
ゲートリーク防止層２０９の上面に形成された絶縁膜２６０には、ゲートリーク防止層２０９の上に積層されたｎ型ゲート層を挟んで両側に離間した位置に、開口部２３０，２３０が形成されている。この開口部２３０，２３０には、金属からなるソース電極２３１とドレイン電極２３１が形成されている。
ソース電極２３１とドレイン電極２３１は、チタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）が順次積層された金属電極により構成され、その下部に形成されるソース領域２３２及びドレイン領域２３２と、それぞれオーミックコンタクトが取られている。
ソース領域２３２及びドレイン領域２３２は、開口部２３０，２３０からゲートリーク防止層２０９へ不純物であるＺｎを拡散して、ゲートリーク防止層２０９及び第２チャネル層２０８の一部領域をｐ型化して形成した拡散領域である。すなわち、ソース領域２３２及びドレイン領域２３２は、ゲートリーク防止層２０９を貫通し、第２チャネル層２０８の一部領域まで延在するように形成されている。
なお、第１領域Ａ１と第２領域Ａ２の境界領域には、各層２０１〜２０６を貫通するように、素子分離領域２４０が形成されている。素子分離領域２４０は、例えば、Ｂ（ボロン）をイオン注入することにより形成する。
以上説明したように、第１領域Ａ１にｐｎ接合型ゲートを有するｐＦＥＴを形成し、第２領域Ａ２にｐｎ接合型ゲートを有するｎＦＥＴを形成してあるため、両ＦＥＴ、特にｐＦＥＴをエンハンスモードで動作させることができ、リーク電流を低減した高速動作の相補型ＦＥＴが同一基板上に形成される。
（３）第２実施形態に係る半導体装置の製造方法：
次に、図１２〜図２０を用いて第２実施形態に係る半導体装置１００の製造方法を説明する。図１２は、ＧａＡｓ単結晶基板上にＧａＡｓ材料を主体とする各層を、例えば有機金属気相成長法（ＭＯＣＶＤ）法によりエピタキシャル成長させた半導体装置１００の積層構造を表す模式的な縦断面図である。
同図に示す積層構造を形成するには、まず、ＧａＡｓ単結晶からなる化合物半導体基板２０１上に、不純物を添加しないＧａＡｓ層をエピタキシャル成長させて厚さ約２００ｎｍ程度の第１バッファ層２０２を形成する。
次に、第１バッファ層２０２の上に、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ３、例えば３．０×１０１２ａｔｏｍｓ／ｃｍ３の高濃度で添加したＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約３ｎｍの第１キャリア供給層２０３ａを形成する。
次に、第１キャリア供給層２０３ａの上に、不純物を添加しないＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約３ｎｍの第１高抵抗層２０３ｂを形成する。これら第１キャリア供給層２０３ａと第１高抵抗層２０３ｂは、第１障壁層２０３を構成する。この第１障壁層２０３のアルミニウム（Ａｌ）の組成比は、Ａｌ１−ｘＧａｘＡｓとすると、ｘ＝０．１〜０．５とし、例えばＡｌ０．２Ｇａ０．８Ａｓとする。
次に、第１高抵抗層２０３ｂの上に、不純物を添加しないＩｎＧａＡｓ層をエピタキシャル成長させて厚さ５ｎｍ〜１５ｎｍの第１チャネル層２０４を形成する。第１チャネル層２０４のインジウム（Ｉｎ）の組成比は、Ｉｎ１−ｘＧａｘＡｓとすると、ｘ＝０．５１とし、上述した１つ目の障壁層よりもバンドギャップを狭くする。
次に、第１チャネル層２０４の上に、不純物を添加しないＡｌＧａＡｓ層をエピタキシャル成長させて厚さ約２ｎｍの第２高抵抗層２０５ａを形成する。
次に、第２高抵抗層２０５ａの上に、ｎ型不純物としてＳｉを１．０×１０１２〜４．０×１０１２ａｔｏｍｓ／ｃｍ３の高濃度に添加したＡｌＧａＡｓ層をエピタキシャル成長させて、厚さ約６ｎｍの第２キャリア供給層２０５ｂを形成する。
これら第２高抵抗層２０５ａ、第２キャリア供給層２０５ｂは、第２障壁層２０５を構成する。この第２障壁層２０５のアルミニウム（Ａｌ）の組成比は、Ａｌ１−ｘＧａｘＡｓとすると、ｘ＝０．１〜０．５とし、例えばＡｌ０．２Ｇａ０．８Ａｓとする。これにより２つめの障壁層は、第１チャネル層２０４よりもバンドギャップを広くすることができる。
次に、第２キャリア供給層２０５ｂの上に、ｎ型不純物としてＳｉを低濃度に添加したＡｌＧａＡｓ層をエピタキシャル成長させて厚さ７０ｎｍ〜２００ｎｍのショットキー層２０６を形成する。
次に、不純物を添加しないＩｎＧａＰ層をエピタキシャル成長させて厚さ１０ｎｍ〜１０００ｎｍの第２バッファ層２０７を形成する。
次に、第２バッファ層２０７の上に、不純物を添加しないＧａＡｓ層をエピタキシャル成長させて、厚さ３０ｎｍ〜１５０ｎｍの第２チャネル層２０８を形成する。
次に、第２チャネル層２０８の上に、不純物を添加しないＡｌＧａＡｓ層をエピタキシャル成長させて、厚さ０〜５０ｎｍのゲートリーク防止層２０９を形成する。厚さが０とは、ゲートリーク防止層２０９は必須の構成ではないためである。ゲートリーク防止層２０９のアルミニウム（Ａｌ）の組成比はＡｌ１−ｘＧａｘＡｓとすると、ｘ＝０．１〜０．５とし、例えばＡｌ０．２Ｇａ０．８Ａｓとする。
次に、ゲートリーク防止層２０９又は第２チャネル層２０８の上に、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３の濃度で添加したＩｎＧａＰ層をエピタキシャル成長させて、厚さ１０ｎｍ〜５０ｎｍのｎ型第１ゲート層２１０を形成する。
次に、ｎ型第１ゲート層２１０の上に、Ｓｉなどのｎ型不純物を１×１０１７〜５×１０１９ａｔｏｍｓ／ｃｍ３添加したＧａＡｓ層をエピタキシャル成長させて、厚さ５０〜２００ｎｍのｎ型第２ゲート層２１１を形成する。ｎ型第１ゲート層２１０とｎ型第２ゲート層２１１は、ｎ型ゲート層を構成する。
なお、以上のエピタキシャル成長は、温度約６００℃により行う。
次に、図１３に示すように、ｎ型第２ゲート層２１１及びｎ型第１ゲート層２１０を、例えばフォトリソグラフィ技術及びウエットエッチング若しくはドライエッチング技術を用いて、順次に選択的にエッチング除去する。このエッチングにより、第１領域Ａ１にｎ型ゲート領域２５０を形成する。
次に、図１４に示すように、ゲートリーク防止層２０９、第２チャネル層２０８を、例えばフォトリソグラフィ技術及びウエットエッチング若しくはドライエッチング技術を用いて、順次に選択的にエッチング除去する。このとき、ＩｎＧａＰの第２バッファ層２０７がエッチングストップ層の役割をするため、第２領域Ａ２のオーバーエッチングが抑制される。これにより、エッチングによるｎＦＥＴのオン抵抗とオフ容量への影響が防止できる。
その後、図１５に示すように、第２バッファ層２０７を、例えば、塩酸を用いて選択的にエッチングする。これらのエッチングにより、第１領域Ａ１においては、各層２０７〜２０９が除去されずに残存しつつ、各層２０７〜２０９の上にｎ型ゲート領域２５０が積層された状態となり、第２領域においては、各層２０７〜２１１が全てエッチング除去された状態となる。
次に、図１６に示すように、基板上面の露出した表面にプラズマＣＶＤ法によりシリコン窒化膜からなる絶縁膜２６０を厚さ１００ｎｍ〜５００ｎｍ形成する。
次に、図１７に示すように、絶縁膜２６０に、第１領域Ａ１のソース領域及びドレイン領域形成用の開口部２３０，２３０と、第２領域Ａ２のゲート領域形成用の開口部２２４を形成する。開口部２３０，２３０，２２６はフォトリソグラフィ技術、及び、例えばＲＩＥ（Reactive Ion Etching）技術を用いた異方性エッチングにより形成する。
次に、図１８に示すように、不純物であるＺｎを、絶縁膜２６０の開口部２３０，２３０を通してゲートリーク防止層２０９と第２チャネル層２０８の厚さ方向途中まで拡散させ、開口部２２６を通してショットキー層２０６の厚さ方向途中まで拡散させる。Ｚｎは、ジエチルジンク（Ｚｎ（Ｃ２Ｈ５）２）とアルシン（ＡｓＨ３）を含むガス雰囲気中で基板を約６００℃に加熱し、開口部２３０，２３０，２２６から導入拡散させる。これにより、第１領域Ａ１にｐ型のソース領域２３２及びドレイン領域２３２が形成され、第２領域Ａ２にｐ型ゲート領域２２０が形成される。
なお、第２領域Ａ２では、開口部２２６から拡散されるＺｎの拡散深さが、第１チャネル層２０４の上面から約１０ｎｍ以上離れるように形成することが好ましい。また、Ｚｎはイオン注入法により注入することもきる。
次に、図１９に示すように、第１領域Ａ１，第２領域Ａ２を電気的に分離するための素子分離領域２４０を形成する。素子分離領域２４０は、ショットキー層２０６から第１キャリア供給層２０３ａの底部に達する深さまで形成する。素子分離領域２４０は、例えばＢイオンのイオン注入法により形成することができる。
次に、図２０に示すように、基板の表面に金属膜を堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、第１領域Ａ１のソース電極２３１及びドレイン電極２３１と、第２領域Ａ２のゲート電極２２３を同時に形成する。
金属膜は、例えば電子ビーム蒸着法によりチタン（Ｔｉ）、白金（Ｐｔ）、金（Ａｕ）を例えば３０ｎｍ、５０ｎｍ、１２０ｎｍの厚さで堆積する。これにより、Ｚｎを拡散させたｐ型のソース領域２３２とドレイン領域２３２、ｐ型ゲート領域２２０のそれぞれにおいてオーミックコンタクトをとることができる。
更に、図２１に示すように、基板表面に絶縁材料からなる保護膜２６５を堆積し、次に第２領域Ａ２のゲート電極２２３を挟むように保護膜２６５及び絶縁膜２６０に開口部２２４，２２５を形成する。
そして、基板表面に抵抗加熱法により金−ゲルマニウム（ＡｕＧｅ）合金を厚さ約１６０ｎｍ、ニッケル（Ｎｉ）を厚さ約４０ｎｍ堆積し、フォトリソグラフィ技術及びエッチング技術を用いて選択的に除去して、ソース電極２２１及びドレイン電極２２２を形成する。ソース電極２２１及びドレイン電極２２２は、ｎ型のショットキー層２０６とオーミックコンタクトがとられている。
なお、保護膜２６５及び絶縁膜２６０の開口部２２４，２２５を形成する際に、第１領域Ａ１のｎ型ゲート領域２５０の上部にも同時に開口部を形成し、第２領域Ａ２のソース電極２２１及びドレイン電極２２２と同時に、第２領域Ａ２のゲート電極を形成することができる。
以上説明した製造方法によれば、図１１に示す構造のｐＦＥＴ、ｎＦＥＴを同時に同一のエピタキシャル基板上に形成して、コンプリメンタリインバータを作成することができる。
（４）まとめ：
以上説明した半導体装置によれば、ピエゾ分極を起こす半導体にて形成されたバッファ層１０２と、バッファ層１０２の上に積層されたチャネル層１０３と、を備え、チャネル層１０３においては、バッファ層１０２のピエゾ分極によりチャネル層１０３に生じる２次元ホールガスをキャリアとしている。これにより、エピタキシャル基板を選択的にエッチングして作成するｐチャネルＦＥＴにおけるキャリアの高移動度とゲートの低いオン抵抗を実現し、素子の高集積化を実現することができる。
なお、本発明は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本発明の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
そして、本技術は、以下のような構成を取ることができる。
（１） ピエゾ分極を起こす半導体にて形成されたバッファ層と、
前記バッファ層の上に積層されたチャネル層と、
を備え、
前記チャネル層においては、前記バッファ層のピエゾ分極により当該チャネル層に生じる２次元ホールガスをキャリアとする半導体装置。
（２） 前記バッファ層においてピエゾ分極を起こす半導体は、ＩｎＧａＰである（１）に記載の半導体装置。
（３） 前記チャネル層は、価電子帯のエネルギーレベルが前記バッファ層よりも高い半導体にて形成されている（１）又は（２）に記載の半導体装置。
（４） 前記チャネル層には、前記ピエゾ分極により前記バッファ層の厚さに応じた数の２次元ホールガスが発生する（１）〜（３）の何れか１項に記載の半導体装置。
（５） 前記バッファ層は、互いに格子整合する複数の半導体層にて形成されており、
これら複数の半導体層のうち、前記チャネル層に隣接して設けられる半導体層は、前記ピエゾ分極を起こす半導体で形成されている（１）〜（４）の何れか１項に記載の半導体装置。
（６） 前記チャネル層は、前記ピエゾ分極を起こす半導体と格子整合する半導体を１回以上積層して形成してある（１）〜（５）の何れか１項に記載の半導体装置。
（７） 前記チャネル層の半導体には、濃度が１×１０１７ａｔｏｍｓ／ｃｍ３ 以下の不純物がドープしてあり、
前記バッファ層の半導体には、不純物がドープしてある（１）〜（６）の何れか１項に記載の半導体装置。
（８） 前記バッファ層は、化合物半導体基板の上に積層されており、
前記バッファ層と前記化合物半導体基板の間には、前記バッファ層の半導体と前記化合物半導体基板の半導体の双方に格子整合する半導体層であって、前記バッファ層の半導体と前記化合物半導体基板の半導体の双方とバンドギャップが異なる少なくとも１層の半導体層を積層してある（１）〜（７）の何れか１項に記載の半導体装置。
（９） 前記チャネル層の上に積層されたｎ型半導体により形成したゲートを備える（１）〜（８）の何れか１項に記載の半導体装置。
（１０） 前記チャネル層にｎ型の不純物を拡散することにより形成したゲートを備える（１）〜（８）の何れか１項に記載の半導体装置。
（１１） 前記チャネル層に接合されたショットキーメタルにより形成したゲートを備える（１）〜（８）の何れか１項に記載の半導体装置。
（１２） 前記チャネル層上に積層したゲート酸化膜にショットキーメタルを接合して形成したゲートを備える（１）〜（８）の何れか１項に記載の半導体装置。
（１３） （１）〜（１２）の何れか１項に記載の半導体装置とｎ型電界効果トランジスタを同じ化合物半導体基板上に形成した相補型半導体装置。
（１４） （１）〜（１２）の何れか１項に記載の半導体装置を用いて作成されたレベルシフト回路。
（１５） 化合物半導体の基部を形成する工程と、
前記基部の上に、前記基部の化合物半導体と格子整合し且つピエゾ分極を起こす半導体を積層してバッファ層を形成する工程と、
前記バッファ層の上に、前記バッファ層の半導体と格子整合し且つ前記バッファ層のピエゾ分極により２次元ホールガスが発生する半導体を積層してチャネル層を形成する工程と、
前記チャネル層の上にゲートを形成する工程と、
前記チャネル層の上の前記ゲートを挟んだ両側にそれぞれドレイン及びソースを形成する工程と、
を含む、半導体装置の製造方法。
１００…半導体装置、１０１…基板、１０２…バッファ層、１０３…チャネル層、１０４…ゲート層、１０４ａ…ゲート部、１０５…ドレイン電極、１０６…ソース電極
２００…半導体装置、２０１…化合物半導体基板、２０２…第１バッファ層、２０３…第１障壁層、２０３ａ…第１キャリア供給層、２０３ｂ…第１高抵抗層、２０４…第１チャネル層、２０５…第２障壁層、２０５ａ…第２高抵抗層、２０５ｂ…第２キャリア供給層、２０６…ショットキー層、２０７…第２バッファ層、２０８…第２チャネル層、２０９…ゲートリーク防止層、２１０…ｎ型第１ゲート層、２１１…ｎ型第２ゲート層
２２０…ｐ型ゲート領域、２２１…ソース電極、２２２…ドレイン電極、２２３…ゲート電極、２２４…開口部、２２５…開口部、２２６…開口部
２３０…開口部（第１領域の）、２３１…ソース電極、２３１…ドレイン電極、２３２…ソース領域、２３２…ドレイン領域、２４０…素子分離領域、２５０…ｎ型ゲート領域、２６０…絶縁膜、２６５…保護膜、Ａ１…第１領域、Ａ２…第２領域、Ｅｉ…内部電界、Ｅｖ１…エネルギーレベル、Ｅｖ２…エネルギーレベル、Ｅｖ３…エネルギーレベル、Ｋ１…ヘテロ接合界面、Ｋ２…ヘテロ接合界面、Ｐ…三角ポテンシャル 、

Claims (15)

  1. ピエゾ分極を起こす半導体 にて形成されたバッファ層と、
    前記バッファ層の上に積層されたチャネル層と、
    を備え、
    前記チャネル層においては、前記バッファ層のピエゾ分極により当該チャネル層に生じる２次元ホールガスをキャリアとする半導体装置 。
  2. 前記バッファ層においてピエゾ分極を起こす半導体は、ＩｎＧａＰである請求項１に記載の半導体装置。
  3. 前記チャネル層は、価電子帯のエネルギーレベルが前記バッファ層よりも高い半導体にて形成されている請求項１に記載の半導体装置。
  4. 前記チャネル層には、前記ピエゾ分極により前記バッファ層の厚さに応じた数の２次元ホールガスが発生する請求項１に記載の半導体装置。
  5. 前記バッファ層は、互いに格子整合する複数の半導体層にて形成されており、
    これら複数の半導体層のうち、前記チャネル層に隣接して設けられる半導体層は、前記ピエゾ分極を起こす半導体で形成されている請求項１に記載の半導体装置。
  6. 前記チャネル層は、前記ピエゾ分極を起こす半導体と格子整合する半導体を１回以上積層して形成してある請求項１に記載の半導体装置。
  7. 前記チャネル層の半導体には、濃度が１×１０１７ａｔｏｍｓ／ｃｍ３ 以下のＣ、Ｚｎ、又はＢｅを不純物としてドープしてあり、
    前記バッファ層の半導体には、濃度が１×１０１２〜４×１０１８ａｔｏｍｓ／ｃｍ３のＣ、Ｚｎ、又はＢｅを不純物としてドープしてある請求項１に記載の半導体装置。
  8. 前記バッファ層は、化合物半導体基板の上に積層されており、
    前記バッファ層と前記化合物半導体基板の間には、前記バッファ層の半導体と前記化合物半導体基板の半導体の双方に格子整合する半導体層であって、前記バッファ層の半導体と前記化合物半導体基板の半導体の双方とバンドギャップが異なる少なくとも１層の半導体層を積層してある請求項１に記載の半導体装置。
  9. 前記チャネル層の上に積層されたｎ型半導体により形成したゲートを備える請求項１に記載の半導体装置。
  10. 前記チャネル層にｎ型の不純物を拡散することにより形成したゲートを備える請求項１に記載の半導体装置。
  11. 前記チャネル層に接合されたショットキーメタルにより形成したゲートを備える請求項１に記載の半導体装置。
  12. 前記チャネル層上に積層したゲート酸化膜にショットキーメタルを接合して形成したゲートを備える請求項１に記載の半導体装置。
  13. 請求項１に記載の半導体装置とｎ型電界効果トランジスタを同じ化合物半導体基板上に形成した相補型半導体装置。
  14. 請求項１に記載の半導体装置を用いて作成されたレベルシフト回路。
  15. 化合物半導体の基部を形成する工程と、
    前記基部の上に、前記基部の化合物半導体と格子整合し且つピエゾ分極を起こす半導体を積層してバッファ層を形成する工程と、
    前記バッファ層の上に、前記バッファ層の半導体と格子整合し且つ前記バッファ層のピエゾ分極により２次元ホールガスが発生する半導体を積層してチャネル層を形成する工程と、
    前記チャネル層の上にゲートを形成する工程と、
    前記チャネル層の上の前記ゲートを挟んだ両側にそれぞれドレイン及びソースを形成する工程と、
    を含む、半導体装置の製造方法。
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