CN103972061B - 将掺杂剂注入到iii族氮化物结构中的方法及形成的器件 - Google Patents

将掺杂剂注入到iii族氮化物结构中的方法及形成的器件 Download PDF

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Abstract

一种方法包括在衬底上形成III‑V族化合物层并且将主掺杂剂注入到III‑V族化合物层以形成源极区和漏极区。方法进一步包括将V族物质注入到源极区和漏极区。一种半导体器件包括衬底和衬底上方的III‑V族化合物层。半导体器件进一步包括III‑V族层中的源极区和漏极区，其中，源极区和漏极区包括第一掺杂剂和第二掺杂剂，并且第二掺杂剂包括V族材料。本发明还提供了将掺杂剂注入到III族氮化物结构中的方法及形成的器件。

Description

将掺杂剂注入到III族氮化物结构中的方法及形成的器件
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及一种半导体器件及其形成方法。
背景技术
包括诸如氮化镓的III族氮化物的半导体器件用于在高频下工作或使用高工作电压的器件中。III族氮化物也用于诸如发光二极管(LED)的光电子器件中。为了提高III族氮化物的导电性，硅或镁注入到III族氮化物的源极区和漏极区中，并且使用退火工艺激活掺杂剂。注入工艺和退火工艺增加了III族氮化物中的电荷载流子的数量。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成半导体器件的方法，所述方法包括：在衬底上形成III-V族化合物层；
将主掺杂剂注入到所述III-V族化合物层中以形成源极区和漏极区；以及将V族物质注入到所述源极区和所述漏极区中。
该方法进一步包括：实施退火工艺以激活所述源极区和所述漏极区中的所述掺杂剂和所述V族物质的组合。
在该方法中，实施所述退火工艺包括：在约800℃至约1,200℃的范围内的温度下实施所述退火工艺。
在该方法中，注入所述主掺杂剂包括：注入硅、镁、铍、钙、锌、锗或硫中的至少一种。
在该方法中，注入所述V族物质包括：以所述主掺杂剂与所述V族物质的比率在约1,000∶1至约10∶1的范围内来注入所述V族物质。
该方法进一步包括：形成与所述源极区和所述漏极区电连接的源极接触件和漏极接触件。
在该方法中，形成所述源极接触件和所述漏极接触件包括：形成与所述源极区和所述漏极区的欧姆接触。
该方法进一步包括：在所述源极区和所述漏极区上方形成保护层；以及在所述III-V族化合物层上方形成栅极结构。
在该方法中，在注入所述主掺杂剂之后，实施注入所述V族物质。
在该方法中，注入所述主掺杂剂包括：将所述主掺杂剂注入到约5纳米(nm)至约100nm的范围内的深度。
根据本发明的另一方面，提供了一种半导体器件，包括：衬底；III-V族化合物层，位于所述衬底上方；源极区和漏极区，位于所述III-V族层中，所述源极区和漏极区包括第一掺杂剂和第二掺杂剂，并且所述第二掺杂剂包括V族材料，其中，所述第一掺杂剂与所述第二掺杂剂的比率在约1,000∶1至约10∶1的范围内。
在该半导体器件中，所述源极区和漏极区的深度在约5纳米(nm)至约100nm的范围内。
在该半导体器件中，所述III-V族化合物层包括多层结构，所述多层结构包括：第一缓冲层，位于所述衬底上方；第二缓冲层，位于所述第一缓冲层上方；主化合物层，位于所述第二缓冲层上方；以及顶部化合物层，位于所述主化合物层上方。
在该半导体器件中，所述第一缓冲层的晶体结构不同于所述衬底的晶体结构不同，并且所述第二缓冲层的晶体结构不同于所述第一缓冲层的晶体结构。
在该半导体器件中，所述第一缓冲层包括氮化铝(AlN)，所述第二缓冲层包括氮化铝镓(AlGaN)，所述主化合物层包括氮化镓(GaN)，以及所述顶部化合物层包括铝镓氮化物(AlxGa1-xN)。
在该半导体器件中，所述第一缓冲层的厚度在约20埃至约的范围内，所述第二缓冲层的厚度在约至约的范围内，所述主化合物层的厚度在约1微米(μm)至约10μm的范围内，以及所述顶部化合物层的厚度在约至约的范围内。
根据本发明的又一方面，提供了一种形成半导体器件的方法，所述方法包括：在衬底上方形成III族氮化物层；在所述III族氮化物层上方形成钝化层；将主掺杂剂注入到所述III族氮化物层中以形成源极区和漏极区；将V族物质注入到所述源极区和所述漏极区中；激活所述源极区和所述漏极区；在所述源极区和所述漏极区上方形成保护层；以及在所述III族氮化物层上方形成栅极结构。
在该方法中，激活所述源极区和漏极区包括：在约800℃至约1,200℃的范围内的温度下实施所述退火工艺。
在该方法中，注入所述V族物质包括：以所述主掺杂剂与所述V族物质的比率在约1,000∶1至约10∶1的范围内来注入所述V族物质。
在该方法中，形成所述栅极结构包括：在所述III族氮化物层上方形成栅极介电层；以及在所述栅极介电层上方形成栅电极层。
附图说明
在附图中通过示例示出了一个或多个实施例，而不是进行限定，其中，在通篇描述中，具有相同参考标号的元件表示类似的元件。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，附图中各种部件的尺寸可以被任意增加或减少。
图1是根据一个或多个实施例形成半导体器件的方法的流程图；以及
图2A至图2G是根据一个或多个实施例使用图1的方法所形成的半导体器件的截面图。
具体实施方式
为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本发明。这些仅仅是示例并不打算限定。
图1是根据一个或多个实施例形成半导体器件的方法100的流程图。在操作102中，在衬底上方形成III-V族层。在一些实施例中，III-V族层包括III族氮化物层。在一些实施例中，通过外延工艺生长III族氮化物层。在一些实施例中，外延工艺是分子束外延工艺。在一些实施例中，通过金属有机物化学汽相沉积(MOCVD)来形成III族氮化物层。在一些实施例中，通过形成介于主III族氮化物层和衬底之间的至少一个缓冲层来形成III族氮化物层。在一些实施例中，形成氮化物层以在主III族氮化物层上方具有顶部III族氮化物层。
图2A是根据一个或多个实施例在操作102之后的半导体器件200的截面图。在衬底202上方形成III-V族层204。III-V族层204也被称为III族氮化物层204。III族氮化物层204包括多层结构。III族氮化物层204包括：位于衬底202上方的第一缓冲层206、位于第一缓冲层上方的第二缓冲层208、位于第二缓冲层上方的主III族氮化物层210以及位于主III族氮化物层上方的顶部III族氮化物层212。在一些实施例中，III族氮化物层204仅包括一个缓冲层。在一些实施例中，省略顶部III族氮化物层212。
在一些实施例中，衬底202包括：元素半导体，包括晶体或多晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP；任何其他合适的材料；或者它们的组合。在一些实施例中，合金半导体衬底具有阶梯式SiGe部件，其中，Si和Ge的组分从阶梯式SiGe部件的一个位置处的一种比率改变为另一个位置处的另一种比率。在一些实施例中，在硅衬底上方形成合金SiGe。在一些实施例中，衬底202是应变的SiGe衬底。在一些实施例中，半导体衬底具有绝缘体上半导体结构，诸如绝缘体上硅(SOI)结构。在一些实施例中，半导体衬底包括掺杂的外延层或隐埋层。在一些实施例中，化合物半导体衬底具有多层结构，或衬底包括多层化合物半导体结构。
与衬底202的晶体结构类似于主III族氮化物层相比较，第一缓冲层206的晶体结构更类似于主III族氮化物层210。晶体结构的提高的相似性有利于在衬底202上方形成主III族氮化物层210。在一些实施例中，第一缓冲层206包括氮化铝(AlN)。在一些实施例中，第一缓冲层206的厚度在从约20埃至约的范围内。在一些实施例中，如果第一缓冲层206的厚度小于约则第一缓冲层不能提供主III族氮化物层210和衬底202之间的足够电阻，并且不能提供足够的润湿增强。此外，在一些实例中，如果第一缓冲层206的厚度超出这个指定的范围，则第二缓冲层208和衬底202的晶格结构之间的应力保持很高并会导致第二缓冲层的裂缝或分层。
第二缓冲层208的晶体结构比第一缓冲层206更类似于主III族氮化物层210。更类似的晶体结构有助于主III族氮化物层210的形成。第一缓冲层206和第二缓冲层208的组合将衬底202表面处的晶体结构改变为更类似于主III族氮化物层210的晶体结构，因此，提高了形成主III族氮化物层的能力。在一些实施例中，第二缓冲层208包括氮化铝镓(AlGaN)。在一些实施例中，第二缓冲层208的厚度在约至约的范围内。此外，在某些情况下，如果第二缓冲层208的厚度超出这个指定范围，则第二缓冲层208和主III族氮化物层210的晶格结构之间的应力保持很高并导致主III族氮化物层210的裂缝、分层或主III族氮化物层210的晶体质量劣化。注意，晶体质量的定义这里是指晶体层中的点缺陷总量或位错密度；而良好的晶体质量具有较低的点缺陷或位错密度(对于GaN晶体，＜108cm-3)。
主III族氮化物层210提供了用于半导体器件的电荷传输层。在一些实施例中，主III族氮化物层210包括氮化镓(GaN)。在一些实施例中，主III族氮化物层210可能被其他合适的III-V族层取代，该其他合适的III-V族层包括砷化镓(GaAs)、磷化铟(InP)、砷化铟镓(InGaAs)、砷化铟铝(InAlAs)、锑化镓(GaSb)、锑化铝(AlSb)、砷化铝(AlAs)、磷化铝(AlP)或磷化镓(GaP)。主氮化物层210具有类似于第二缓冲层208的晶体结构。在一些实施例中，主III族氮化物层210的厚度在约1微米(μm)至约10μm的范围内。
在后序工艺过程中在主III族氮化物层210上方形成顶部III族氮化物层212作为应变层。在顶部III族氮化物层212和主III族氮化物层210之间存在带隙不连续性。顶部III族氮化物层212具有高于主III族氮化物层210的带隙。由于压电效应，在主III族氮化物层210的顶部形成电子，以创建高迁移率导电电子的薄层。该薄层被称为二维电子气(2-DEG)，以形成载流子沟道。2-DEG的载流子沟道紧邻顶部III族氮化物层212和主III族氮化物层210的界面位于主III族氮化物层210处。因为主III族氮化物层210为未掺杂或非故意掺杂，所以与掺杂层相比，载流子沟道具有高电子迁移率，并且电子自由地移动，而不会与杂质碰撞或大幅减少与杂质的碰撞。在一些实施例中，顶部III族氮化物层212包括铝镓氮化物(AlxGa1-xN)。在一些实施例中，顶部III族氮化物层212的厚度在约至约的范围内。在该厚度的范围内，顶部III族氮化物层212可以提供足够的压电效应以在III族氮化物层210顶部上形成2-DEG。
再次参照图1，在操作104中，在III族氮化物层上方形成钝化层。在一些实施例中，通过化学汽相沉积(CVD)、原子层沉积、物理汽相沉积(PVD)、溅射、它们的组合或其他合适的工艺来形成钝化层。
在操作106中，将源极区和漏极区的主掺杂剂注入到III-V族层中。在一些实施例中，通过离子穿过钝化层注入到III-V族层中来形成源极区和漏极区。在一些实施例中，源极区和漏极区包括p型掺杂剂。在一些实施例中，源极区和漏极区包括n型掺杂剂。
图2B是根据一个或多个实施例在操作104和操作106之后的半导体器件200的截面图。钝化层214位于III族氮化物层204上方。在一些实施例中，钝化层214用作III族氮化物层204上方的蚀刻停止层。例如，在顶部III族氮化物层212上形成栅极结构的过程中，钝化层214用作蚀刻停止层。在一些实施例中，钝化层214包括氮化硅(SiN)、氧化硅(SiO)、氮氧化硅(SiON)、氧化铝(Al2O3)或其他合适的材料。在一些实施例中，钝化层214的厚度在约10纳米(nm)至约800nm的范围内。在一些实施例中，如果钝化层214的厚度小于约10nm，则钝化层不能有效地阻止蚀刻III族氮化物层204。在一些实施例中，如果钝化层214的厚度大于约800nm，则在没有显著收益的情况下，钝化层的尺寸增加，从而降低了生产成本效益。
通过注入工艺，将主掺杂剂注入到III族氮化物层204中以形成源极区和漏极区216。在一些实施例中，主掺杂剂包括硅、镁、铍、钙、锌、锗、硫、硒或它们的组合。基于源极区和漏极区是p型掺杂区还是n型掺杂区来选择特定主掺杂剂。在一些实施例中，掺杂剂包括硅或其他合适的n型掺杂剂。在一些实施例中，掺杂剂包括镁或其他合适的p型掺杂剂。在一些实施例中，源极区和漏极区216中的掺杂浓度在约1×1018原子/立方厘米(atoms/cm3)至约1×1021原子/立方厘米的范围内。在一些实施例中，如果掺杂浓度小于约1×1018原子/立方厘米，则源极区和漏极区216不能够提供足够的电荷载流子以用于半导体器件200正常工作。在一些实施例中，如果掺杂浓度超过约1×1021原子/立方厘米，则源极区和漏极区216会饱和。如果半导体器件200饱和，则因为没有阻止电荷载流子流经半导体器件，所以半导体器件以类似于恒流源的方式运转。在一些实施例中，源极区和漏极区216在III族氮化物层204中延伸到在约5nm至约100nm的范围内的深度。在一些实施例中，源极区和漏极区216的深度穿过顶部III族氮化物层212延伸到主III族氮化物层210中。在一些实施例中，如果深度小于约5nm，则源极区和漏极区216形成具有高阻抗的沟道层，从而对半导体器件200的性能具有负面影响。在一些实施例中，如果深度超过约100nm，则源极区和漏极区216增加了穿过III族氮化物层204到达衬底202中的漏电流(leakage)。
再次参考图1，在操作108中，将V族物质注入到源极区和漏极区中。在一些实施例中，与操作106同步地或在操作106之前实施操作108。在一些实施例中，使用离子注入工艺注入V族物质。V族物质包括钒、铌、钽、镤、氮、磷、砷、锑和铋或它们的组合。与不合有V族物质的半导体器件相比，通过将V族物质与主掺杂剂结合提高了掺杂剂活化效率。掺杂剂活化效率是半导体器件中能够用作电荷载流子的掺杂剂与现有的掺杂剂总数的比率。在一些实施例中，该掺杂剂活化效率与用于不含有V族物质的半导体器件的掺杂剂活化效率相比，增加了约10％。在一些实施例中，掺杂剂活化效率大于约60％。
图2C是根据一些实施例在操作108之后的半导体器件200的截面图。通过注入工艺220将V族物质注入到源极区和漏极区216中以形成源极区和漏极区216’。由于源极区和漏极区216’的掺杂浓度增加，所以半导体器件200的电阻率减小。例如，如果掺杂浓度为大约9×1020原子/立方厘米，则半导体器件200的电阻率为大约1.8×10-3Ωcm。如果掺杂浓度为大约1.5×1019原子/立方厘米，则半导体器件200的电阻率为大约1.8×10-2Ωcm。如果掺杂浓度为大约1×1018原子/立方厘米，半导体器件200的电阻率为大约1.5×10-1Ωcm。
在一些实施例中，主掺杂剂与V族物质的比率在约1,000∶1至约10∶1的范围内。在一些实施例中，如果比率小于约1,000∶1，则V族物质的总量不足以影响掺杂剂活化效率和掺杂剂活化温度。在一些实施例中，如果比率大于10∶1，则源极区和漏极区216’中的p型掺杂剂或n型掺杂剂的数量不足以使半导体器件200正常工作。
再次参考图1，在操作110中，激活源极区和漏极区中的掺杂剂(也被称为掺杂剂活化工艺)。在一些实施例中，通过退火工艺来激活掺杂剂。在一些实施例中，退火工艺是快速热退火工艺、快速退火工艺、激光退火工艺、炉退火工艺或其他合适的退火工艺。在一些实施例中，使用正面加热、背面加热或它们的组合来实施退火工艺。在一些实施例中，掺杂剂活化工艺的温度在约800℃至约1,200℃的范围内。在一些实施例中，如果温度小于约800℃，则被激活的掺杂剂的数量不足以使半导体器件正常工作。在一些实施例中，如果温度大于约1,200℃，则半导体器件的多部分会损坏或昂贵的高温材料用于形成半导体器件以避免损坏。在一些实施例中，退火工艺持续时间在约10μs至约20分钟的范围内。在未包括V族物质的半导体器件中，活化工艺的温度大于约1,350℃。因为能源成本增加，所以用于未包括V族物质的半导体器件的较高温度增加了生产成本，并且昂贵的高温材料用于形成半导体器件。相反，在较低温度下处理包括V族物质的半导体器件并且能够使用较便宜的材料来形成包括V族物质的半导体器件。在退火工艺过程中较低的处理温度也降低了半导体器件的部件的损坏风险。
图2D是根据一个或多个实施例在操作110之后的半导体器件200的截面图。掺杂剂活化工艺230用于激活源极区和漏极区216’中的掺杂剂以形成源极区和漏极区216”。
再次参考图1，在操作112中，形成源极接触件和漏极接触件。在一些实施例中，通过在钝化层中蚀刻开口并且在开口中形成与源极区和漏极区接触导电层来形成源极接触件和漏极接触件。
图2E是根据一个或多个实施例在操作112之后的半导体器件200的截面图。以与源极区和漏极区216”接触的方式形成源极接触件和漏极接触件240。在一些实施例中，源极接触件和漏极接触件240是铜、铝、钨、它们的组合或其他金属化合物。在一些实施例中，源极接触件和漏极接触件240与源极区和漏极区216”形成欧姆接触。在源极接触件和漏极接触件240与源极区和漏极区216”之间的欧姆接触比源极区和漏极区中不包含V族物质的半导体器件具有更高的质量。更高质量的欧姆接触是由包括V族物质而引起的源极区和漏极区216”中的较低电阻的产物。在一些实施例中，源极接触件和漏极接触件240包括多晶硅或其他导电材料。
再次参考图1，在操作114中，保护层形成在源极接触件和漏极接触件上方以及钝化层上方。在一些实施例中，通过CVD、PVD、溅射或其他合适的形成工艺来形成保护层。在一些实施例中，在保护层和钝化层中形成开口以暴露源极区和漏极区之间的氮化物层的一部分。在一些实施例中，钝化层在保护层中形成开口的过程中用作蚀刻停止层。
图2F是根据一个或多个实施例在操作114之后的半导体器件200的截面图。保护层250位于源极接触件和漏极接触件240以及钝化层214上方。开口252形成在保护层250和钝化层214中以暴露源极区和漏极区216”之间的顶部III族氮化物层212的一部分。在一些实施例中，在多步骤工艺过程中形成开口252，其中，在保护层250中形成第一开口，然后，在钝化层214中形成第二开口。在一些实施例中，钝化层214在形成第一开口的过程中用作蚀刻停止层。保护层250限制原子从源极区和漏极区216”扩散至半导体器件200的其他部分。在一些实施例中，保护层250包括SiO、SiN、SiON、碳化硅(SiC)、低k介电材料或其他合适的介电材料。在一些实施例中，低k介电材料的介电常数低于二氧化硅的介电常数。在一些实施例中，保护层250的厚度在约20nm至约1,000nm的范围内。在一些实施例中，如果厚度小于约20nm，则保护层250不能有效地阻止原子从源极区和漏极区216”扩散。如果厚度大于约1,000nm，则保护层250的尺寸增加而没有提供显著优点，从而不必要地增加了生产成本。
再次参考图1，在操作116中，形成栅极结构。在一些实施例中，栅极结构包括栅极介电层和栅电极。在一些实施例中，栅极结构不包括栅极介电层。在一些实施例中，通过在源极区和漏极区之间的保护层和钝化层中蚀刻开口形成栅极结构。栅极介电层和栅电极形成在开口中。在一些实施例中，通过CVD、PVD、溅射或其他合适的方法来形成栅极介电层和栅电极。
图2G是根据一个或多个实施例在操作116之后的半导体器件200的截面图。在一些实施例中，栅极结构260位于保护层250上方。栅极结构260与源极区和漏极区216”之间的III族氮化物层204接触。在半导体器件200是高电子迁移率晶体管(HEMT)的一些实施例中，栅极结构260包括栅电极262。在一些实施例中，栅电极262包括多晶硅、铜、铝或其他合适的导电材料。在半导体器件200是金属绝缘体半导体HEMT(MIS-HEMT)的一些实施例中，栅极结构260包括栅电极262和栅极介电层264。栅极介电层264介于栅电极262和III族氮化物层204之间。在一些实施例中，栅极介电层264包括高k介电材料。高k介电材料的介电常数(k)高于二氧化硅的介电常数。在一些实施例中，高k介电材料具有大于3.9的k值。在一些实施例中，高k介电材料具有大于8.0的k值。在一些实施例中，栅极介电层包括二氧化硅(SiO2)、氮氧化硅(SiON)、二氧化铪(HfO2)、二氧化锆(ZrO2)或其他合适的材料。
本描述的一个方面涉及形成半导体器件的方法。方法包括在衬底上形成III-V族化合物层并且将主掺杂剂注入到III-V族化合物层中以形成源极区和漏极区。方法进一步包括将V族物质注入到源极区和漏极区中。
本描述的另一个方面涉及半导体器件，该半导体器件包括衬底和位于衬底上方的III-V族化合物层。半导体器件进一步包括在III-V族化合物层中的源极区和漏极区，其中，源极区和漏极区包括第一掺杂剂和第二掺杂剂，并且第二掺杂剂包括V族材料
本描述的又一个方面涉及形成半导体器件的方法。方法包括在衬底上方形成III族氮化物层并且在III族氮化物层上方形成钝化层。方法进一步包括将主掺杂剂注入到III族氮化物层中以形成源极区和漏极区并且将V族物质注入到源极区和漏极区中。方法进一步包括激活源极区和漏极区。方法进一步包括在源极区和漏极区上方形成保护层并且在III族氮化物层上方形成栅极结构。
本领域的普通技术人员应该很容易理解，公开的实施例实现了上文所阐述的一个或多个优点。在阅读了上述说明书之后，本领域的普通技术人员应该能够对本文中所公开的等同物和各种其他实施例进行各种改变、替换。因此，其意图是仅通过所附权利要求及其等同物中所包含的定义来限制对于本发明所授予的保护。

Claims (19)

1.一种形成半导体器件的方法，所述方法包括：
在衬底上形成III-V族化合物层；
将主掺杂剂注入到所述III-V族化合物层中以形成源极区和漏极区；以及
将V族物质注入到所述源极区和所述漏极区中；
在所述源极区和所述漏极区上方形成保护层；以及
在所述III-V族化合物层上方形成栅极结构，其中，所述栅极结构位于所述保护层上方。
2.根据权利要求1所述的方法，进一步包括：实施退火工艺以激活所述源极区和所述漏极区中的所述主掺杂剂和所述V族物质的组合。
3.根据权利要求2所述的方法，其中，实施所述退火工艺包括：在800℃至1,200℃的范围内的温度下实施所述退火工艺。
4.根据权利要求1所述的方法，其中，注入所述主掺杂剂包括：注入硅、镁、铍、钙、锌、锗或硫中的至少一种。
5.根据权利要求1所述的方法，其中，注入所述V族物质包括：以所述主掺杂剂与所述V族物质的比率在1,000:1至10:1的范围内来注入所述V族物质。
6.根据权利要求1所述的方法，进一步包括：形成与所述源极区和所述漏极区电连接的源极接触件和漏极接触件。
7.根据权利要求6所述的方法，其中，形成所述源极接触件和所述漏极接触件包括：形成与所述源极区和所述漏极区的欧姆接触。
8.根据权利要求1所述的方法，其中，在注入所述主掺杂剂之后，实施注入所述V族物质。
9.根据权利要求1所述的方法，其中，注入所述主掺杂剂包括：将所述主掺杂剂注入到5纳米(nm)至100nm的范围内的深度。
10.一种半导体器件，包括：
衬底；
III-V族化合物层，位于所述衬底上方；
源极区和漏极区，位于所述III-V族化合物层中，所述源极区和漏极区包括第一掺杂剂和第二掺杂剂，并且所述第二掺杂剂包括V族材料，其中，所述第一掺杂剂与所述第二掺杂剂的比率在1,000:1至10:1的范围内；
保护层，形成在所述源极区和漏极区上方；
栅极结构，位于所述保护层上方。
11.根据权利要求10所述的半导体器件，其中，所述源极区和漏极区的深度在5纳米(nm)至100nm的范围内。
12.根据权利要求10所述的半导体器件，其中，所述III-V族化合物层包括多层结构，所述多层结构包括：
第一缓冲层，位于所述衬底上方；
第二缓冲层，位于所述第一缓冲层上方；
主化合物层，位于所述第二缓冲层上方；以及
顶部化合物层，位于所述主化合物层上方。
13.根据权利要求12所述的半导体器件，其中，所述第一缓冲层的晶体结构不同于所述衬底的晶体结构，并且所述第二缓冲层的晶体结构不同于所述第一缓冲层的晶体结构。
14.根据权利要求12所述的半导体器件，其中，所述第一缓冲层包括氮化铝(AlN)，所述第二缓冲层包括氮化铝镓(AlGaN)，所述主化合物层包括氮化镓(GaN)，以及所述顶部化合物层包括铝镓氮化物(AlxGa1-xN)。
15.根据权利要求12所述的半导体器件，其中，所述第一缓冲层的厚度在20埃至的范围内，所述第二缓冲层的厚度在至的范围内，所述主化合物层的厚度在1微米(μm)至10μm的范围内，以及所述顶部化合物层的厚度在至的范围内。
16.一种形成半导体器件的方法，所述方法包括：
在衬底上方形成III族氮化物层；
在所述III族氮化物层上方形成钝化层；
将主掺杂剂注入到所述III族氮化物层中以形成源极区和漏极区；
将V族物质注入到所述源极区和所述漏极区中；
激活所述源极区和所述漏极区；
在所述源极区和所述漏极区上方形成保护层；以及
在所述III族氮化物层上方形成栅极结构，其中，所述栅极结构位于所述保护层上方。
17.根据权利要求16所述的方法，其中，激活所述源极区和漏极区包括：在800℃至1,200℃的范围内的温度下实施退火工艺。
18.根据权利要求16所述的方法，其中，注入所述V族物质包括：以所述主掺杂剂与所述V族物质的比率在1,000:1至10:1的范围内来注入所述V族物质。
19.根据权利要求16所述的方法，其中，形成所述栅极结构包括：
在所述III族氮化物层上方形成栅极介电层；以及
在所述栅极介电层上方形成栅电极层。
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