KR101455526B1 - 도펀트를 3족 질화물 구조로 주입시키는 방법 및 형성된 장치 - Google Patents
도펀트를 3족 질화물 구조로 주입시키는 방법 및 형성된 장치 Download PDFInfo
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Abstract
본 발명 방법은 소스 및 드레인 영역을 형성하도록, 기판 상에 3-5족 화합물층을 형성하는 단계와, 주 도펀트(main dopant)를 3-5 족 화합물층에 주입하는 단계를 포함한다. 방법은 5족 화학종을 소스 및 드레인 영역 안으로 주입하는 단계를 더 포함한다. 반도체 장치는 기판과, 기판 위에 배치된 3-5족 화합물층을 포함한다. 반도체 장치는 3-5족층 내에 소스 영역과 드레인 영역을 더 포함하고, 소스 영역과 드레인 영역은 제1 도펀트와 제2 도펀트를 포함하고, 제2 도펀트는 5족 물질을 포함한다.
Description
본 발명은 도펀트를 3족 질화물 구조로 주입시키는 방법 및 형성된 장치에 대한 것이다.
갈륨 질화물과 같은 3족 질화물 화합물을 포함하는 반도체 장치는 고주파수에서 또는 높은 작동 전압을 이용해서 작동하는 장치에서 이용된다. 3족 질화물 화합물은 광 방출 다이오드들(light emitting diodes ; LEDs)과 같은 광전자 장치에서 또한 이용된다. 3족 질화물 화합물의 전도성을 증가시키도록, 실리콘 또는 마그네슘이 3족 질화물 화합물의 소스 및 드레인 영역 안으로 주입되고, 어닐링 공정을 이용해서 도펀트가 활성화된다. 주입 공정 및 어닐링 공정은 3족 질화물 화합물 내의 전하 캐리어의 개수를 증가시킨다.
본 발명은 반도체 장치를 형성하는 방법을 제공하며, 이 방법은 기판 상에 3-5족 화합물층을 형성하는 단계; 소스 영역 및 드레인 영역을 형성하도록 주(main) 도펀트를 상기 3-5족 화합물층 안으로 주입하는 단계; 및 5족 화학종(species)을 상기 소스 영역 및 드레인 영역 내에 주입하는 단계를 포함한다.
또한, 본 발명은 반도체 장치를 제공하며, 이 장치는 기판; 상기 기판 위에 3-5족 화합물층; 상기 3-5족 화합물층 내의 소스 영역 및 드레인 영역을 포함하고, 상기 소스 영역 및 드레인 영역은 제1 도펀트와 제2 도펀트를 포함하고, 상기 제2 도펀트는 5족 물질을 포함하고, 상기 제1 도펀트 대 상기 제2 도펀트의 비율은 1,000:1 에서 10:1 까지의 범위이다.
또한, 본 발명은 반도체 장치를 형성하는 방법을 제공하며, 이 방법은 기판 위에 3족 질화물 화합물층을 형성하는 단계; 상기 3족 질화물 화합물층 위에 패시베이션층을 형성하는 단계; 소스 영역 및 드레인 영역을 형성하도록 상기 3족 질화물 화합물층 내에 주(main) 도펀트를 주입하는 단계; 상기 소스 영역 및 드레인 영역 내에 5족 화학종을 주입하는 단계; 상기 소스 영역 및 드레인 영역을 활성화하는 단계; 상기 소스 영역 및 드레인 영역 위에 캡핑층(capping layer)을 형성하는 단계; 및 상기 3족 질화물 화합물층 위에 게이트 구조를 형성하는 단계를 포함한다.
하나 이상의 실시예가 첨부된 도면들에서 예시에 의해, 그리고 제한적이지 않게 예증되고, 동일 참조 번호 지정을 갖는 요소가 명세서 전체를 통해서 유사한 요소를 나타낸다. 업계의 표준 실행에 따라, 다양한 특징은 실제 크기에 따라 그려지지 않고 단지 예증적인 목적을 위해 사용된다는 것이 강조된다. 사실상, 다양한 특징부의 크기는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 하나 이상의 실시예에 따라 반도체 장치를 형성하는 방법의 흐름도이다.
도 2a 내지 2g는 하나 이상의 실시예에 따라 도 1의 방법을 이용해서 형성되는 반도체 장치의 단면도이다.
도 1은 하나 이상의 실시예에 따라 반도체 장치를 형성하는 방법의 흐름도이다.
도 2a 내지 2g는 하나 이상의 실시예에 따라 도 1의 방법을 이용해서 형성되는 반도체 장치의 단면도이다.
하기의 개시는 본 발명의 상이한 특징을 구현하기 위한 다수의 상이한 실시예 또는 예시를 제공한다. 본 발명의 개시를 간략화하기 위해, 컴포넌트 및 배열의 특정 예시들이 이하에서 설명된다. 이것들은 예시이고, 제한하는 것으로 의도되지 않는다.
도 1은 하나 이상의 실시예에 따라 반도체 장치를 형성하는 방법의 흐름도이다. 단계(102)에서, 3-5족 층이 기판 위에 형성된다. 일부 실시예에서, 3-5족 층은 3족 질화물 화합물층을 포함한다. 일부 실시예에서, 3족 질화물 화합물층은 에픽택샬 공정에 의해 성장된다. 일부 실시예에서, 에피택샬 공정은 분자 빔 에피택샬 공정이다. 일부 실시예에서, 3족 질화물 화합물층은 금속-유기 화학적 증기 증착(metal-organic chemical vapor deposition; MOCVD)에 의해 형성된다. 일부 실시예에서, 3족 질화물 화합물층은 주(main) 3족 질화물 화합물층과 기판 사이에 적어도 하나의 버퍼층을 형성함으로써 형성된다. 일부 실시예에서, 질화물층은 주 3족 질화물 화합물층 위에 상단 3족 질화물 화합물층을 갖도록 형성된다.
도 2a는 하나 이상의 실시예에 따라 단계(102) 이후의 반도체 장치(200)의 단면도이다. 3-5족 층(204)이 기판(202) 위에 형성된다. 3-5족 층(204)은 3족 질화물 화합물층(204)이라도 또한 지칭된다. 3족 질화물 화합물층(204)은 다중층 구조를 포함한다. 3족 질화물 화합물층(204)은 기판(202) 위에 제1 버퍼층(206), 제1 버퍼층 위에 제2 버퍼층(208), 제2 버퍼층 위에 주 3족 질화물 화합물층(210)과, 주 3족 질화물 화합물층 위에 상단 3족 질화물 화합물층(212)을 포함한다. 일부 실시예에서, 3족 질화물 화합물층(204)은 단지 하나의 버퍼층만을 포함한다. 일부 실시예에서, 상단 3족 질화물 화합물층(212)이 생략된다.
일부 실시예에서, 기판(202)은 결정 또는 다결정 구조의 실리콘 또는 게르마늄을 포함하는 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물과, 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함하는 합금 반도체; 임의의 다른 적절한 물질; 또는 이러한 물질의 조합을 포함한다. 일부 실시예에서, 합금 반도체 기판은 경사(gradient) SiGe 특징부를 가지며, Si와 Ge 조성물(composition)은 경사 SiGe 특징부의 한 위치에서 하나의 비율로부터 다른 위치에서 다른 비율로 변한다. 일부 실시예에서, SiGe 합금이 실리콘 기판 위에 형성된다. 일부 실시예에서, 기판(202)은 변형된(strained) SiGe 기판이다. 일부 실시예에서, 반도체 기판은 절연체 상 실리콘(silicon on insulator; SOI) 구조와 같은 절연체 구조 상에 반도체를 갖는다. 일부 실시예에서, 반도체 기판은 도핑된 epi층 또는 매립층을 포함한다. 일부 실시예에서, 화합물 반도체 기판은 다중층 구조를 가지거나, 기판은 다중층 화합물 반도체 구조를 포함한다.
기판(202)의 결정 구조가 주 3족 질화물 화합물층(210)과 유사한 것보다, 제1 버퍼층(206)의 결정 구조는 주 3족 질화물 화합물층(210)과 더 유사하다. 결정 구조에 있어서 이러한 증가한 유사성은 기판(202) 상에서 주 3족 질화물 화합물층(210)의 형성을 용이하게 한다. 일부 예시적인 실시예에서, 제1 버퍼층(206)은 알루미늄 질화물(AlN)을 포함한다. 일부 실시예에서, 제1 버퍼층(206)은 약 20 옹스트롬 (Å)에서 약 500 Å 범위의 두께를 가진다. 만약 일부 실시예에서 제1 버퍼층(206)의 두께가 약 20 Å 미만이면, 제1 버퍼층은 주 3족 질화물 화합물층(210)과 기판(202) 사이에 충분한 전기 저항을 제공하지 않으며, 불충분한 습윤성 향상을 제공한다. 또한, 일부 예시에서, 만약 제1 버퍼층(206)의 두께가 표시된 범위을 벗어나면, 제2 버퍼층(208)의 결정 격자 구조와 기판(202) 사이의 응력(stress)이 계속 높게 유지되고, 제2 버퍼층의 균열 또는 박리(de-lamination)를 초래한다.
제2 버퍼층(208)은 제1 버퍼층(206)보다 주 3족 질화물 화합물층(210)에 더 유사한 결정 구조를 가진다. 유사한 결정 구조는 주 3족 질화물 화합물층(210)의 형성에 도움을 준다. 제1 버퍼층(206)과 제2 버퍼층(208)의 조합은 기판(202)의 표면에서의 결정 구조를 주 3족 질화물 화합물층(210)에 더 유사한 결정 구조로 변화시켜서, 주 3족 질화물 화합물층을 형성하기 위한 능력을 향상시키게 한다. 일부 실시예에서, 제2 버퍼층(208)은 알루미늄 갈륨 질화물(AlGaN)을 포함한다. 일부 실시예에서, 제2 버퍼층(208)은 약 20 옹스트롬 (Å)에서 약 500 Å 범위의 두께를 가진다. 또한, 일부 예시에서, 만약 제2 버퍼층(208)의 두께가 표시된 범위를 벗어나면, 제2 버퍼층(208)의 결정 격자 구조와 주 3족 질화물 화합물층(210) 사이의 응력이 계속 높게 유지되고, 주 3족 질화물 화합물층(210)의 균열, 박리, 또는 주 3족 질화물 화합물층(210)의 결정 품질 저하를 초래한다. 본 명세서에서 결정 품질의 정의는 결정층에서 전위(dislocation) 밀도 또는 포인트(point) 결함의 분량을 의미하는 한편, 양호한 결정 품질은 더 낮은 포인트 결함 또는 전위 밀도(GaN 결정에 대해 <108cm-3)를 갖는다는 것이 주목된다.
주 3족 질화물 화합물층(210)은 반도체 장치를 위해 전하 운반층을 제공한다. 일부 예시적인 실시예에서, 주 3족 질화물 화합물층(210)은 갈륨 질화물(GaN)을 포함한다. 일부 실시예에서, 주 3족 질화물 화합물층은 갈륨 비화물(GaAs), 인듐 인산염(InP), 인듐 갈륨 비화물(InGaAs), 인듐 알루미늄 비화물(InAlAs), 갈륨 안티몬화물(GaSb), 알루미늄 안티몬화물(AlSb), 알루미늄 비화물(AlAs), 알루미늄 인산염(AlP) 또는 갈륨 인산염(GaP)을 포함하는 다른 적절한 3-5족층에 의해 대체될 수 있다. 주 질화물층(210)은 제2 버퍼층(208)과 유사한 결정 구조를 가진다. 일부 실시예에서, 주 3족 질화물 화합물층(210)은 약 1 마이크로미터(㎛)에서 약 10 ㎛ 까지의 범위의 두께를 가진다.
상단 3족 질화물 화합물층(212)은, 후속 처리 동안에 변형층(strain layer)으로서 주 3족 질화물 화합물층(210) 상에 형성된다. 밴드 갭 불연속성이 상단 3족 질화물 화합물층(212)과 주 3족 질화물 화합물층(210) 사이에 존재한다. 상단 3족 질화물 화합물층(212)은 주 3족 질화물 화합물층(210)의 밴드 갭보다 높은 밴드 갭을 갖는다. 압전 효과 때문에, 주 3족 질화물 화합물층(210)상에 전자가 형성되어, 고 이동성의 전도성 전도의 박층을 생성하게 한다. 이러한 박층은 2차원 전자 기체(two-dimensional electron gas; 2-DEG)라고 지칭되고, 캐리어 채널을 형성하게 한다. 2-DEG의 캐리어 채널은 상단 3족 질화물 화합물층(212)과 주 3족 질화물 화합물층(210)의 계면 근처의 주 3족 질화물 화합물층(210)에 위치한다. 캐리어 채널은 도핑된 층과 비교해서 높은 전자 이동도를 가지는데, 그 이유는 주 3족 질화물 화합물층(210)이 도핑되지 않거나 의도되지 않게 도핑되고, 전자가 불순물과 충돌하지 않거나, 불순물과 실질적으로 감소된 충돌로 자유롭게 이동하기 때문이다. 일부 실시예에서, 상단 3족 질화물 화합물층(212)은 알루미늄 갈륨 질화물(AlxGa1 - xN)을 포함한다. 일부 실시예에서, 상단 3족 질화물 화합물층(212)의 두께는 약 20 Å 내지 약 300 Å까지의 범위이다. 이러한 두께 범위에서, 상단 3족 질화물 화합물층(212)은 3족 질화물 화합물층(210)의 상단 상에 2-DEG를 형성하기에 충분한 압전효과를 제공할 수 있다.
도 1을 다시 보면, 단계(104)에서 패시베이션층은 3족 질화물 화합물층 위에 형성된다. 일부 실시예에서, 패시베이션층은 화학적 증기 증착(chemical vapor deposition; CVD), 원자층 증착(atomic-layer-deposition), 물리적 증기 증착(physical vapor deposition; PVD), 스퍼터링, 이러한 공정의 조합, 또는 다른 적절한 공정에 의해 형성된다.
단계(106)에서, 소스 및 드레인 영역의 주 도펀트는 3-5족층 안으로 주입된다. 일부 실시예에서, 소스 영역과 드레인 영역은 패시베이션층을 통해 이온을 3-5족층 안으로 주입시킴으로써 형성된다. 일부 실시예에서, 소스 영역과 드레인 영역은 p형 도펀트를 포함한다. 일부 실시예에서, 소스 영역과 드레인 영역은 n형 도펀트를 포함한다.
도 2b는 하나 이상의 실시예에 따라 단계(104) 및 단계(106) 후의 반도체 장치(200)의 단면도이다. 패시베이션층(214)은 3족 질화물 화합물층(204) 위에 배치된다. 일부 실시예에서, 패시베이션층(214)은 3족 질화물 화합물층(204) 위에서 에칭 정지층으로서 작용한다. 패시베이션층(214)은 예를 들면, 게이트 구조의 형성 동안에 상단 3족 질화물 화합물층(212) 상에서 에칭 정지층으로서 작용한다. 일부 실시예에서, 패시베이션층(214)은 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화질화물(SiON), 알루미늄 산화물(Al2O3) 또는 다른 적절한 물질을 포함한다. 일부 실시예에서, 패시베이션층(214)은 약 10 나노미터(nm) 에서 약 800 nm까지의 범위의 두께를 가진다. 일부 실시예에서, 만약 패시베이션층(214)의 두께가 약 10 nm 미만이면, 패시베이션층은 3족 질화물 화합물층(204)의 에칭을 효과적으로 방지하지 않는다. 일부 실시예에서, 만약 패시베이션층(214)의 두께가 약 800 nm보다 크면, 제조 비용 효율을 감소시키는 상당한 이익이 없이 패시베이션층의 크기가 증가한다.
주입 공정에 의해 소스 및 드레인 영역(216)을 형성하도록 주 도펀트가 3족 질화물 화합물층(204) 내에 주입된다. 일부 실시예에서, 주 도펀트는 실리콘, 마그네슘, 베릴륨, 칼슘, 아연, 게르마늄, 황, 셀레늄 또는 이러한 물질의 조합을 포함한다. 소스 및 드레인 영역이 p형 도핑된 영역인지 또는 n형 도핑된 영역인지에 기초해서 특정 주 도펀트가 선택된다. 일부 실시예에서, 도펀트는 실리콘 또는 다른 적절한 n형 도펀트를 포함한다. 일부 실시예에서, 도펀트는 마그네슘 또는 다른 적절한 p형 도펀트를 포함한다. 일부 실시예에서, 소스 및 드레인 영역(216)에서 도펀트의 농도는 약 1x 1018 원자/cm3 에서 약 1 x 1021원자/cm3까지 범위이다. 일부 실시예에서, 만약 도펀트 농도가 약 1x 1018 원자/cm3 미만이면, 소스 및 드레인 영역(216)은 반도체 장치(200)가 적절히 기능하기에 충분한 전하 캐리어를 제공하지 않는다. 만약 도펀트 농도가 약 1 x 1021 원자/cm3를 초과하면, 소스 및 드레인 영역(216)은 포화된다. 만약 반도체 장치(200)가 포화되면, 반도체 장치는 정전류 소스와 유사하게 동작하는데, 그 이유는 전하 캐리어가 반도체 장치를 통해 흐르는 것이 차단되기 때문이다. 일부 실시예에서, 소스 및 드레인 영역(216)은 약 5 nm에서 약 100 nm 까지 범위의 깊이로 3족 질화물 화합물층(204) 안으로 연장된다. 일부 실시예에서, 소스 및 드레인 영역(216)의 깊이는 상단 3족 질화물 화합물층(212)을 통해 주 3족 질화물 화합물층(210) 안으로 연장된다. 일부 실시예에서, 만약 깊이가 약 5 nm 미만이면, 소스 및 드레인 영역(216)은 반도체 장치(200)의 성능에 부정적 영향을 주는 고 저항을 갖는 채널층을 형성한다. 일부 실시예에서, 만약 깊이가 약 100 nm를 초과하면, 소스 및 드레인 영역(216)은 3족 질화물 화합물층(204)을 통해 기판(202) 안으로 누출을 증가시킨다.
도 1을 다시 보면, 단계(108)에서 5족 화학종이 소스 및 드레인 영역 안으로 주입된다. 일부 실시예에서, 단계(108)가 단계(106)와 동시에 또는 단계(106) 이전에 수행된다. 일부 실시예에서, 5족 화학종이 이온 주입 공정을 이용해서 주입된다. 5족 화학종은 바나듐, 니오븀, 탄탈륨, 프로트악티늄, 질소, 인, 비소, 안티몬과 비스무트, 또는 이런 물질의 조합을 포함한다. 5족 화학종을 주 도펀트와 조합함으로써, 5족 화학종을 포함하지 않는 반도체 장치와 비교해서, 도펀트 활성화 효율이 증가한다. 도펀트 활성화 효율은 반도체 장치 내에서 전하 캐리어으로서 작용할 수 있는 도펀트 대 존재하는 도펀트의 전체 개수의 비율이다. 일부 실시예에서, 도펀트 활성화 효율은 5족 화학종이 없는 반도체 장치를 위한 도펀트 활성화 효율과 비교해서 약 10%만큼 증가한다. 일부 실시예에서, 도펀트 활성화 효율은 약 60%보다 크다.
도 2c는 일부 실시예에 따라 단계(108) 이후의 반도체 장치(200)의 단면도이다. 5종 화학종은 소스 및 드레인 영역(216')을 형성하도록 주입 공정(220)에 의해 소스 및 드레인 영역(216) 안으로 주입된다. 소스 및 드레인 영역(216')의 도펀트 농도가 증가함에 따라, 반도체 장치(200)의 저항률이 감소한다. 예를 들면, 만약 도펀트 농도가 대략 9 x 1020 원자/cm3이면, 반도체 장치(200)의 저항률은 대략 1.8 x 10-3 Ωcm이다. 만약 도펀트 농도가 대략 1.5 x 1019 원자/cm3라면, 반도체 장치(200)의 저항률은 대략 1.8 x 10-2Ωcm이다. 만약 도펀트 농도가 대략 1 x 1018 원자/cm3라면, 반도체 장치(200)의 저항률은 대략 1.5 x 10-1Ωcm이다.
일부 실시예에서, 주 도펀트 대 5족 화학종의 비율은 약 1,000:1 대 약 10:1 까지의 범위이다. 일부 실시예에서, 만약 이 비율이 약 1,000:1 미만이면, 5족 화학종의 분량은 도펀트 활성화 효율과 도펀트 활성화 온도에 영향을 주기에 충분하지 않다. 일부 실시예에서, 만약 이 비율이 약 10:1 미만이면, 소스 및 드레인 영역(216')에서 p형 도펀트 또는 n형 도펀트의 개수는 반도체 장치(200)가 적절히 기능하기에 충분하지 않다.
도 1을 다시 보면, 단계(110)에서, 소스 및 드레인 영역 내의 도펀트가 활성화된다(도펀트 활성화 공정이라고 또한 지칭됨). 일부 실시예에서, 도펀트는 어닐링 공정에 의해 활성화된다. 일부 실시예에서, 어닐링 공정은 급속 열 어닐링 공정, 플래시 어닐링 공정, 레이저 어닐링 공정, 노(furnace) 어닐링 공정 또는 다른 적절한 어닐링 공정이다. 일부 실시예에서, 어닐링 공정은 전면 가열, 후면 가열, 또는 이러한 가열의 조합을 이용해서 수행된다. 일부 실시예에서, 도펀트 활성화 공정의 온도는 약 800 ℃에서 약 1200 ℃까지의 범위이다. 일부 실시예에서, 만약 온도가 약 800 ℃미만이면, 활성화되는 도펀트의 개수가 반도체 장치가 적절히 기능하기에 충분하지 않다. 일부 실시예에서, 만약 온도가 약 1200 ℃보다 높으면, 손상이 반도체 장치의 일부분에 발생하거나, 손상을 회피하기 위해 고가의 고온 물질이 반도체 장치를 형성하기 위해 이용된다. 일부 실시예에서, 어닐링 공정의 기간은 약 10 ㎲에서 약 20분까지 범위이다. 5족 화학종을 포함하지 않는 반도체 장치에서, 활성화 공정 온도는 대략 1350 ℃보다 높다. 5족 화학종을 포함하지 않는 반도체 장치에서 이용되는 더 높은 온도는 제조 비용을 증가시키는데, 그 이유는 반도체 장치를 형성하기 위해, 에너지 비용이 증가하고, 고가의 고온 물질이 이용되기 때문이다. 대조적으로, 5족 화학종을 포함하는 반도체 장치가 더 낮은 온도에서 처리되고, 덜 비싼 물질을 이용해서 형성될 수 있다. 더 낮은 처리 온도는 어닐링 공정 동안 반도체 장치의 컴포넌트에 대한 손상 위험을 또한 감소시킨다.
도 2d는 하나 이상의 실시예에 따라 단계(110) 이후의 반도체 장치(200)의 단면도이다. 도펀트 활성화 공정(230)은 소스 및 드레인 영역(216")을 형성하도록 소스 및 드레인 영역(216') 내에 도펀트를 활성화하기 위해 이용된다.
도 1을 다시 보면, 단계(112)에서, 소스 및 드레인 접점이 형성된다. 일부 실시예에서, 소스 및 드레인 접점은 패시베이션층 내의 개구를 에칭하고, 소스 및 드레인 영역과 접촉하는, 개구 내의 전도층을 형성하는 단계에 의해 형성된다.
도 2e는 하나 이상의 실시예에 따라 단계(112) 이후의 반도체 장치(200)의 단면도이다. 소스 및 드레인 접점(240)은 소스 및 드레인 영역(216")과 접촉하게 형성된다. 일부 실시예에서, 소스 및 드레인 접점(240)은 구리, 알루미늄, 텅스턴, 이러한 물질의 조합, 또는 다른 금속 화합물이다. 일부 실시예에서, 소스 및 드레인 접점(240)은 소스 및 드레인 영역(216")과 옴 접촉(ohmic contact)을 형성한다. 소스 및 드레인 접점(240)과 소스 및 드레인 영역(216")간의 옴 접촉은 소스 및 드레인 영역 내에 5족 화학종을 포함하지 않는 반도체 장치보다 높은 품질이다. 더 높은 품질의 옴 접촉은 소스 및 드레인 영역(216")에서 더 낮은 저항의 산물이고, 5족 화학종을 포함하는 것으로부터 초래된다. 일부 실시예에서, 소스 및 드레인 접점(240)은 폴리실리콘 또는 다른 전도성 물질을 포함한다.
도 1을 다시 보면, 단계(114)에서, 캡핑층이 소스 및 드레인 접점 위에 그리고 패시베이션층 위에 형성된다. 일부 실시예에서, 캡핑층은 CVD, PVD, 스퍼터링, 또는 다른 적절한 형성 공정에 의해 형성된다. 일부 실시예에서, 소스 및 드레인 영역 사이의 질화물층의 일부분을 노출시키도록 캡핑층과 패시베이션층 내에 개구가 형성된다. 일부 실시예에서, 패시베이션층은 캡핑층 내에 개구의 형성 동안 에칭 정지층으로서 작용한다.
도 2f는 하나 이상의 실시예에 따라 단계(114) 후의 반도체 장치(200)의 단면도이다. 캡핑층(250)은 소스 및 드레인 접점(240)과 패시베이션층(214) 위에 배치된다. 소스 및 드레인 영역(216") 사이의 상단 3족 질화물 화합물층(212)의 일부분을 노출시키도록 캡핑층(250)과 패시베이션층(214) 내에 개구(252)가 형성된다. 일부 실시예에서, 개구(252)가 다단계 공정 동안 수행되고, 이 공정에서 제1 개구가 캡핑층(250) 내에 형성되고, 그런 다음, 제2 개구가 패시베이션층(214) 내에 형성된다. 일부 실시예에서, 패시베이션층(214)은 제1 개구의 형성 동안 에칭 정지층으로서 작용한다. 캡핑층(250)은 소스 및 드레인 영역(216")으로부터 원자가 반도체 장치(200)의 다른 부분으로 확산되는 것을 제한한다. 일부 실시예에서, 캡핑층(250)은 SiO, SiN, SiON, 실리콘 탄화물(silicon carbide; SiC), 로우-k 유전 물질 또는 다른 적절한 유전 물질을 포함한다. 일부 실시예에서, 로우-k 유전 물질은 실리콘 이산화물의 유전 상수보다 낮은 유전 상수를 가진다. 일부 실시예에서, 캡핑층(250)의 두께는 약 20 nm에서 약 1000 nm까지의 범위이다. 일부 실시예에서, 만약 두께가 약 20 nm 미만이면, 캡핑층(250)은 원자가 소스 및 드레인 영역(216")으로부터 확산되는 것을 효과적으로 방지하지 않는다. 만약 두께가 약 1000 nm보다 크면, 캡핑층(250)의 크기는 상당한 이득을 제공하지 않고 증가하여, 제조 비용을 불필요하게 증가시키게 한다.
도 1을 다시 보면, 단계(116)에서, 게이트 구조가 형성된다. 일부 실시예에서, 게이트 구조는 게이트 유전체와 게이트 전극을 포함한다. 일부 실시예에서, 게이트 구조는 게이트 유전체를 포함하지 않는다. 일부 실시예에서, 게이트 구조는 소스 및 드레인 영역 사이에서 캡핑층과 패시베이션층 내의 개구를 에칭함으로써 형성된다. 게이트 유전체와 게이트 전극이 개구 내에 형성된다. 일부 실시예에서, 게이트 유전체와 게이트 전극이 CVD, PVD, 스퍼터링, 또는 다른 적절한 방법에 의해 형성된다.
도 2g는 하나 이상의 실시예에 따라 단계(116) 이후에 반도체 장치(200)의 단면도이다. 일부 실시예에서, 게이트 구조(260)는 캡핑층(250) 위에 배치된다. 게이트 구조(260)는 소스 및 드레인 영역(216") 사이에서 3족 질화물 화합물층(204)을 접촉한다. 반도체 장치(200)가 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT)인 일부 실시예에서, 게이트 구조(260)는 게이트 전극(262)을 포함한다. 일부 실시예에서, 게이트 전극(262)은 폴리실리콘, 구리, 알루미늄 또는 다른 적절한 전도 물질을 포함한다. 반도체 장치(200)가 금속 절연체 반도체 HEMT(metal insulator semiconductor HEMT; MIS-HEMT)인 일부 실시예에서, 게이트 구조(260)는 게이트 전극(262)과 게이트 유전체(264)를 포함한다. 게이트 유전체(264)는 게이트 전극(262)과 3족 질화물 화합물층(204) 사이에 배치된다. 일부 실시예에서, 게이트 유전체(264)는 하이-k 유전 물질을 포함한다. 하이-k 유전 물질은 실리콘 이산화물의 유전 상수보다 높은 유전 상수(k)를 가진다. 일부 실시예에서, 하이-k 유전 물질은 3.9보다 높은 k 값을 가진다. 일부 실시예에서, 하이-k 유전 물질은 8.0보다 높은 k 값을 가진다. 일부 실시예에서, 게이트 유전체는 실리콘 이산화물(SiO2), 실리콘 산화질화물(SiON), 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2) 또는 다른 적절한 물질을 포함한다.
본 발명의 이러한 설명의 일 양상은 반도체 장치를 형성하는 방법에 대한 것이다. 본 발명 방법은 소스 영역 및 드레인 영역을 형성하도록, 기판 상에 3-5족 화합물층을 형성하는 단계와, 주 도펀트(main dopant)를 3-5 족 화합물층 내에 주입하는 단계를 포함한다. 방법은 5족 화학종을 소스 및 드레인 영역 안으로 주입하는 단계를 더 포함한다.
본 발명 설명의 다른 양상은 기판과, 기판 위에 배치된 3-5족 화합물층을 포함하는 반도체 장치에 대한 것이다. 반도체 장치는 3-5족 화합물층 내에 소스 영역과 드레인 영역을 더 포함하고, 소스 영역과 드레인 영역은 제1 도펀트와 제2 도펀트를 포함하고, 제2 도펀트는 5족 물질을 포함한다.
본 발명의 이러한 설명의 또 다른 양상은 반도체 장치를 형성하는 방법에 대한 것이다. 본 발명의 방법은 기판 위에 3족 질화물 화합물층을 형성하는 단계와, 3족 질화물 화합물층 위에 패시베이션층을 형성하는 단계를 포함한다. 방법은 소스 및 드레인 영역을 형성하도록 3족 질화물 화합물층 안으로 주 도펀트를 주입하는 단계와, 소스 및 드레인 영역 내에 5족 화학종을 주입하는 단계를 더 포함한다. 방법은 소스 및 드레인 영역을 활성화하는 단계를 더 포함한다. 방법은 소스 및 드레인 영역 위에 캡핑층을 형성하는 단계와, 3족 질화물 화합물층 위에 게이트 구조를 형성하는 단계를 더 포함한다.
본 발명의 개시된 실시예가 상기 제시된 하나 이상의 이익을 충족한다는 것을 당업자가 쉽게 알 것이다. 전술된 명세서를 읽은 후에, 당업자는 본 명세서에서 넓게 개시된 바와 같이, 다양한 변경, 등가의 대체와 다양한 다른 실시예에 영향을 줄 수 있을 것이다. 그러므로, 본 명세서에서 승인된 보호는 첨부된 청구항들과 그 등가물 내에 포함되는 정의에 의해서만 제한되는 것이 의도된다.
Claims (10)
- 반도체 장치를 형성하는 방법에 있어서,
기판 상에 3-5족 화합물층을 형성하는 단계;
소스 영역 및 드레인 영역을 형성하도록 주(main) 도펀트를 상기 3-5족 화합물층 안으로 주입하는 단계;
5족 화학종(species)을 상기 소스 영역 및 드레인 영역 내에 주입하는 단계; 및
상기 소스 영역 및 드레인 영역 위에 로우-k(low-k) 유전 물질을 포함하는 캡핑층(capping layer)을 형성하는 단계를 포함하는, 반도체 장치를 형성하는 방법. - 제1항에 있어서, 상기 소스 영역 및 드레인 영역 내에서 도펀트와 5족 화학종의 조합을 활성화시키기 위한 어닐링 공정을 수행하는 단계를 더 포함하는, 반도체 장치를 형성하는 방법.
- 제2항에 있어서, 상기 어닐링 공정을 수행하는 단계는 800 ℃에서 1200 ℃까지의 온도 범위에서 상기 어닐링 공정을 수행하는 단계를 포함하는 것인, 반도체 장치를 형성하는 방법.
- 제1항에 있어서,
상기 3-5족 화합물층 위에 게이트 구조를 형성하는 단계를 더 포함하는, 반도체 장치를 형성하는 방법. - 반도체 장치에 있어서,
기판;
상기 기판 위의 3-5족 화합물층;
상기 3-5족 화합물층 내의 소스 영역 및 드레인 영역 - 상기 소스 영역 및 드레인 영역은 제1 도펀트와 제2 도펀트를 포함하고, 상기 제2 도펀트는 5족 물질을 포함하고, 상기 제2 도펀트에 대한 상기 제1 도펀트의 비율은 1,000:1 에서 10:1 까지의 범위임 - ; 및
상기 소스 영역 및 드레인 영역 위의 로우-k(low-k) 유전 물질을 포함하는 캡핑층을 포함하는 것인, 반도체 장치. - 제5항에 있어서, 상기 3-5족 화합물층은 다층 구조를 포함하고, 상기 다층 구조는,
상기 기판 위의 제1 버퍼층;
상기 제1 버퍼층 위의 제2 버퍼층;
상기 제2 버퍼층 위의 주(main) 화합물층; 및
상기 주 화합물층 위의 상부 화합물층을 포함하는 것인, 반도체 장치. - 제6항에 있어서, 상기 제1 버퍼층의 결정 구조는 상기 기판의 결정 구조와 상이하고, 상기 제2 버퍼층의 결정 구조는 상기 제1 버퍼층의 결정 구조와 상이한 것인, 반도체 장치.
- 제6항에 있어서, 상기 제1 버퍼층은 질화 알루미늄(AlN)을 포함하고, 상기 제2 버퍼층은 질화 갈륨 알루미늄(AlGaN)을 포함하고, 상기 주 화합물층은 질화 갈륨(GaN)을 포함하고, 상기 상부 화합물층은 질화 갈륨 알루미늄(AlxGa1-xN)을 포함하는 것인, 반도체 장치.
- 반도체 장치를 형성하는 방법에 있어서,
기판 위에 3족 질화물 화합물층을 형성하는 단계;
상기 3족 질화물 화합물층 위에 패시베이션층을 형성하는 단계;
소스 영역 및 드레인 영역을 형성하도록 상기 3족 질화물 화합물층 내에 주(main) 도펀트를 주입하는 단계;
상기 소스 영역 및 드레인 영역 내에 5족 화학종을 주입하는 단계;
상기 소스 영역 및 드레인 영역을 활성화하는 단계;
상기 소스 영역 및 드레인 영역 위에 로우-k(low-k) 유전 물질을 포함하는 캡핑층(capping layer)을 형성하는 단계; 및
상기 3족 질화물 화합물층 위에 게이트 구조를 형성하는 단계를 포함하는, 반도체 장치를 형성하는 방법. - 제9항에 있어서, 상기 게이트 구조를 형성하는 단계는,
상기 3족 질화물 화합물층 위에 게이트 유전체층을 형성하는 단계; 및
상기 게이트 유전체층 위에 게이트 전극층을 형성하는 단계를 포함하는 것인, 반도체 장치를 형성하는 방법.
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