JP2013225141A - 半導体装置 - Google Patents

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Abstract

【課題】電流源から電流源回路に書き込みを行っているときに、電流が流れている配線に
ノイズがのり正常の範囲の電位からはずれることがある。このとき、なかなか正常の範囲
の電位に戻らないため、電流源回路への書き込みが遅れてしまう。
【解決手段】本発明は、電流源から電流源回路に書き込みを行っているときに電流が流れ
る配線にノイズがのり正常の範囲の電位からはずれたときに、電流源とは別のところから
電流を供給し、配線の電位を素早く正常の範囲の電位に戻すことができる。
【選択図】図１

Description

本発明は負荷に供給する電流をトランジスタで制御する機能を設けた半導体装置に係り
、特に電流によって輝度が変化する電流駆動型発光素子で形成された画素や、その信号線
駆動回路を含む半導体装置に関する。
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型
の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子と
しては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎ
ｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍ
ｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、有機ＥＬディスプ
レイなどに用いられるようになってきている。
ＯＬＥＤなどの発光素子は自発光型であるため、液晶ディスプレイに比べて画素の視認
性が高く、バックライトが不要で応答速度が速い等の利点がある。また発光素子の輝度は
、そこを流れる電流値によって制御される。
このような自発光型の発光素子を用いた表示装置では、その駆動方式として単純マトリ
ックス方式とアクティブマトリックス方式とが知られている。前者は構造は簡単であるが
、大型かつ高輝度のディスプレイの実現が難しい等の問題があり、近年は発光素子に流れ
る電流を画素回路内部に設けた薄膜トランジスタ（ＴＦＴ）によって制御するアクティブ
マトリックス方式の開発が盛んに行われている。
このようなアクティブマトリックス方式の表示装置の場合、駆動ＴＦＴの電流特性のバ
ラツキにより発光素子に流れる電流が変化し輝度がばらついてしまうという問題があった
。
つまり、このようなアクティブマトリックス方式の表示装置の場合、画素回路には発光
素子に流れる電流を駆動する駆動ＴＦＴが用いられており、これらの駆動ＴＦＴの特性が
ばらつくことにより発光素子に流れる電流が変化し、輝度がばらついてしまうという問題
があった。そこで画素回路内の駆動ＴＦＴの特性がばらついても発光素子に流れる電流は
変化せず、輝度のバラツキを抑えるための種々の回路が提案されている。
特表２００２−５１７８０６号公報 国際公開第 ０１／０６４８４号パンフレット 特表２００２−５１４３２０号公報 国際公開第 ０２／３９４２０号パンフレット
特許文献１乃至４は、いずれもアクティブマトリックス型表示装置の構成を開示したも
ので、特許文献１乃至３には、画素回路内に配置された駆動ＴＦＴの特性のバラツキによ
って発光素子に流れる電流が変化しないような回路構成が開示されている。この構成は、
電流書き込み型画素、もしくは電流入力型画素などと呼ばれている。また特許文献４には
、ソースドライバ回路内のＴＦＴのバラツキによる信号電流の変化を抑制するための回路
構成が開示されている。
図３１に、特許文献１に開示されている従来のアクティブマトリックス型表示装置の第
１の構成例を示す。図３１の画素は、ソース信号線３１０１、第１〜第３のゲート信号線
３１０２〜３１０４、電流供給線３１０５、ＴＦＴ３１０６〜３１０９、保持容量３１１
０、ＥＬ素子３１１１、信号電流入力用電流源３１１２を有する。
ＴＦＴ３１０６のゲート電極は、第１のゲート信号線３１０２に接続され、第１の電極
はソース信号線３１０１に接続され、第２の電極は、ＴＦＴ３１０７の第１の電極、ＴＦ
Ｔ３１０８の第１の電極、およびＴＦＴ３１０９の第１の電極に接続されている。ＴＦＴ
３１０７のゲート電極は、第２のゲート信号線３１０３に接続され、第２の電極はＴＦＴ
３１０８のゲート電極に接続されている。ＴＦＴ３１０８の第２の電極は、電流供給線３
１０５に接続されている。ＴＦＴ３１０９のゲート電極は、第３のゲート信号線３１０４
に接続され、第２の電極はＥＬ素子３１１１の陽極に接続されている。保持容量３１１０
はＴＦＴ３１０８のゲート電極と入力電極との間に接続され、ＴＦＴ３１０８のゲートソ
ース間電圧を保持する。電流供給線３１０５およびＥＬ素子３１１１の陰極には、それぞ
れ所定の電位が入力され、互いに電位差を有する。
図３２を用いて、信号電流の書き込みから発光までの動作について説明する。図中、各
部を示す図番は、図３１に準ずる。図３２（Ａ）〜（Ｃ）は、電流の流れを模式的に示し
ている。図３２（Ｄ）は、信号電流の書き込み時における各経路を流れる電流の関係を示
しており、図３２（Ｅ）は、同じく信号電流の書き込み時に、保持容量３１１０に蓄積さ
れる電圧、つまりＴＦＴ３１０８のゲートソース間電圧について示している。
まず、第１のゲート信号線３１０２および第２のゲート信号線３１０３にパルスが入力
され、ＴＦＴ３１０６、３１０７がＯＮする。このとき、ソース信号線を流れる電流、す
なわち信号電流をＩｄａｔａとする。
ソース信号線には、電流Ｉｄａｔａが流れているので、図３２（Ａ）に示すように、画
素内では、電流の経路はＩ１とＩ２とに分かれて流れる。これらの関係を図３２（Ｄ）に
示している。なお、Ｉｄａｔａ＝Ｉ１＋Ｉ２であることは言うまでもない。
ＴＦＴ３１０６がＯＮした瞬間には、まだ保持容量３１１０には電荷が保持されていな
いため、ＴＦＴ３１０８はＯＦＦしている。よって、Ｉ２＝０となり、Ｉｄａｔａ＝Ｉ１
となる。すなわちこの間は、保持容量３１１０における電荷の蓄積による電流のみが流れ
ている。
その後、徐々に保持容量３１１０に電荷が蓄積され、両電極間に電位差が生じ始める（
図３２（Ｅ））。両電極の電位差がＶｔｈとなると（図３２（Ｅ） Ａ点）、ＴＦＴ３１
０８がＯＮして、Ｉ２が生ずる。先に述べたように、Ｉｄａｔａ＝Ｉ１＋Ｉ２であるので
、Ｉ１は次第に減少するが、依然電流は流れており、さらに保持容量には電荷の蓄積が行
われる。
保持容量３１１０においては、その両電極の電位差、つまりＴＦＴ３１０８のゲートソ
ース間電圧が所望の電圧、つまりＴＦＴ３１０８が電流Ｉｄａｔａを流すことが出来るだ
けの電圧（ＶＧＳ）になるまで電荷の蓄積が続く。やがて電荷の蓄積が終了する（図３２
（Ｅ） Ｂ点）と、電流Ｉ１は流れなくなり、さらにＴＦＴ３１０８はそのときのＶＧＳ
に見合った電流が流れ、Ｉｄａｔａ＝Ｉ２となる（図３２（Ｂ））。こうして、定常状態
に達する。以上で信号の書き込み動作が完了する。最後に第１のゲート信号線３１０２お
よび第２のゲート信号線３１０３の選択が終了し、ＴＦＴ３１０６、３１０７がＯＦＦす
る。
続いて、発光動作に移る。第３のゲート信号線３１０４にパルスが入力され、ＴＦＴ３
１０９がＯＮする。保持容量３１１０には、先ほど書き込んだＶＧＳが保持されているた
め、ＴＦＴ３１０８はＯＮしており、電流供給線３１０５から、ＥＬ素子３１１１に電流
Ｉｄａｔａが流れる。これによりＥＬ素子３１１１が発光する。このとき、ＴＦＴ３１０
８が飽和領域において動作するようにしておけば、ＴＦＴ３１０８のドレインソース間電
圧が変化したとしても、Ｉｄａｔａは変わりなく流れることが出来る。
このように、設定した電流を出力する動作を、出力動作と呼ぶことにする。以上に一例
を示した、電流書き込み型画素のメリットとして、ＴＦＴ３１０８の特性等にばらつきが
あった場合であっても、保持容量３１１０には、電流Ｉｄａｔａを流すのに必要なゲート
ソース間電圧が保持されるため、所望の電流を正確にＥＬ素子に供給することが出来、よ
ってＴＦＴの特性ばらつきに起因した輝度ばらつきを抑えることが可能になる点がある。
以上の例は、画素回路内での駆動ＴＦＴのバラツキによる電流の変化を補正するための
技術に関するものであるが、ソースドライバ回路内においても同一の問題が発生する。特
許文献４には、ソースドライバ回路内でのＴＦＴの製造上のバラツキによる信号電流の変
化を防止するための回路構成が開示されている。
このように、電流入力型の回路では信号として電流を用いる。そして定常状態になったと
ころで信号の書き込みが完了する。ここで、電流を供給する配線にノイズがのることがあ
る。その場合、ノイズがのった箇所での電位が大きく変動してしまう。そして、電流源を
用いて信号を入力しているため、ノイズなどにより電位が大きく変動してしまった場合、
本来の電位に戻るまでには、多くの時間が必要となってしまうため、定常状態になるまで
にも多くの時間が必要となってしまう。
通常のように正常に動作させている場合には、電流を供給する配線では、ある範囲の電位
を持つことが予想できる。したがって、ノイズなどにより電位がその範囲を超えてしまっ
た場合には、信号を供給する電流源以外のところから、電流を供給し、素早く正常の範囲
に戻れるようにする。それにより、信号の書き込み時間が長くなってしまうことを防止す
る。
本発明の第１の構成は、
トランジスタと、電流源と、
トランジスタのドレイン端子と電流源とを接続する配線と、トランジスタのゲート電位を
保持する容量素子と、
配線の電位が、設定された範囲を超えたとき、前記配線の電位を前記設定された範囲内の
電位にする手段と、を有することを特徴とする半導体装置である。
本発明の第２の構成は、
トランジスタと、電流源と、
トランジスタのソース端子と電流源とを接続する配線と、トランジスタのゲートソース間
電圧を保持する容量素子と、
配線の電位が、設定された範囲を超えたとき、前記配線の電位を前記設定された範囲内の
電位にする手段と、を有することを特徴とする半導体装置である。
本発明の第３の構成は、
トランジスタと、
電流源と、
トランジスタのドレイン端子と電流源の一方の端子との間に接続されている配線と、
一方の端子がトランジスタのゲート端子に接続され、他方の端子がトランジスタのソース
端子と等電位の電源線に接続されている容量素子と、
トランジスタのゲート端子とドレイン端子間に接続されているスイッチと、
配線に一方の端子が接続され、他方の端子が第１の電源線に接続されている第１の整流素
子と、
配線に一方の端子が接続され、他方の端子が第２の電源線に接続されている第２の整流素
子と、
を有し、
配線の電位が、設定された範囲を超えたとき、配線の電位が設定された範囲内の電位にな
るまで、第１の整流素子又は第２の整流素子に電流が流れることを特徴とする半導体装置
である。
本発明の第４の構成は、
上記第３の構成において、第１の電源線の電位は第２の電源線の電位よりも高いことを特
徴とする半導体装置である。
本発明の第５の構成は、
上記第４の構成において、設定された範囲とは、第２の電源線の電位から第１の電源線の
電位までの範囲であることを特徴とする半導体装置である。
本発明の第６の構成は、
トランジスタと、電流源と、配線と、容量素子と、スイッチと、第１の整流素子と、第２
の整流素子と、を有し、
電流源とトランジスタのドレイン端子とは、配線により接続され、
トランジスタのゲート端子には、容量素子の一方の電極が接続され、
トランジスタのゲート端子とドレイン端子はスイッチを介して接続され、
第１の整流素子は、一方の端子が第１の電源線に接続され、他方の端子が配線に接続され
、
第２の整流素子は、一方の端子が第２の電源線に接続され、他方の端子が配線に接続され
、
第１の整流素子の順方向電流は、第１の電源線から配線へ流れる向きであり、
第２の整流素子の順方向電流は、配線から第２の電源線へ流れる向きであることを特徴と
する半導体装置である。
本発明の第７の構成は、
Ｎチャネル型トランジスタと、電流源と、配線と、容量素子と、スイッチと、整流素子と
、を有し、
電流源とＮチャネル型トランジスタのドレイン端子とは、配線により接続され、
トランジスタのゲート端子には、容量素子の一方の電極が接続され、
トランジスタのゲート端子とドレイン端子はスイッチを介して接続され、
整流素子は、一方の端子が電源線に接続され、他方の端子が配線に接続され、
整流素子の順方向電流は、電源線から配線へ流れる向きであることを特徴とする半導体装
置である。
本発明の第８の構成は、
Ｐチャネル型トランジスタと、電流源と、配線と、容量素子と、スイッチと、整流素子と
、を有し、
電流源とＰチャネル型トランジスタのドレイン端子とは、配線により接続され、
トランジスタのゲート端子には、容量素子の一方の電極が接続され、
トランジスタのゲート端子とドレイン端子はスイッチを介して接続され、
整流素子は、一方の端子が電源線に接続され、他方の端子が配線に接続され、
整流素子の順方向電流は、配線から電源線へ流れる向きであることを特徴とする半導体装
置である。
本発明の第９の構成は、
上記構成において、整流素子はダイオード接続したトランジスタであることを特徴とする
半導体装置。
本発明の第１０の構成は、
行方向に設けられた画素を選択する第１の配線と、列方向に設けられた信号電流が入力さ
れる第２の配線と、に対応してマトリクスに配置された画素を有し、
第２の配線のそれぞれには、整流素子が接続されていることを特徴とする表示装置である
。
本発明の第１１の構成は、
行方向に設けられた画素を選択する第１の配線と、列方向に設けられた信号電流が入力さ
れる第２の配線と、に対応してマトリクスに配置された画素を有し、
第２の配線のそれぞれには、第２の配線がある設定された範囲を超えたとき、第２の配線
の電位を設定された範囲内の電位に戻すように電流が流れる整流素子が接続されているこ
とを特徴とする表示装置である。
本発明の第１２の構成は、
行方向に設けられた画素を選択する第１の配線と列方向に設けられた信号電流が入力され
る第２の配線とに対応してマトリクスに配置された画素を有し、
画素は、信号電流が書き込まれる電流源回路を備え、
第２の配線のそれぞれには、第２の配線がある設定された範囲を超えたとき、第２の配線
の電位を設定された範囲内の電位に戻すように電流が流れる整流素子が接続されているこ
とを特徴とする表示装置である。
本発明の第１３の構成は、
ゲート線とソース信号線とに対応してマトリクスに配置された画素を有し、ソース信号線
には信号電流が入力され、
ソース信号線のそれぞれには、整流素子が接続されていることを特徴とする表示装置であ
る。
本発明の第１４の構成は、
ゲート線とソース信号線とに対応してマトリクスに配置された画素を有し、ソース信号線
には信号電流が入力され、
ソース信号線のそれぞれには、ソース信号線がある設定された範囲を超えたとき、ソース
信号線の電位を設定された範囲内の電位に戻すように電流が流れる整流素子が接続されて
いることを特徴とする表示装置である。
本発明の第１５の構成は、
ゲート線とソース信号線とに対応してマトリクスに配置された画素を有し、ソース信号線
には信号電流が入力され、
画素は、信号電流が書き込まれる電流源回路を備え、
ソース信号線のそれぞれには、ソース信号線がある設定された範囲を超えたとき、ソース
信号線の電位を設定された範囲内の電位に戻すように電流が流れる整流素子が接続されて
いることを特徴とする表示装置である。
本発明の第１６の構成は、
ゲート線とソース信号線とに対応してマトリクスに配置された画素と、
信号線駆動回路と、を備え、
信号線駆動回路は、電流源と、電流源回路と、電流源と電流源回路とを接続する配線と、
を有し、
配線には、整流素子が接続されていることを特徴とする表示装置である。
本発明の第１７の構成は、
ゲート線とソース信号線とに対応してマトリクスに配置された画素と、
信号線駆動回路と、を備え、
信号線駆動回路は、電流源と、電流源回路と、電流源と電流源回路とを接続する配線と、
を有し、
電流源回路は、ソース信号線のそれぞれに対応して設けられ、
配線には、電流源回路に対応して整流素子がそれぞれ設けられていることを特徴とする表
示装置である。
本発明の第１８の構成は、
上記構成において、整流素子はダイオード接続したトランジスタであることを特徴とする
表示装置である。
本発明の第１９の構成は、
上記構成の表示装置を表示部に有することを特徴とする電子機器である。
なお、本発明において接続されているとは、電気的に接続されていることと同義である。
したがって、間に別の素子やスイッチなどが配置されていてもよい。
また、本発明において適用可能なトランジスタの種類に限定はない。例えば、薄膜トラン
ジスタ（ＴＦＴ）でもよい。ＴＦＴの中でも半導体層が非晶質（アモルファス）のもので
もよいし、多結晶（ポリクリスタル）でも、単結晶のものでもよい。その他のトランジス
タとして単結晶基板において形成されたトランジスタでもよいしＳＯＩ基板において形成
されたトランジスタでもよいし、ガラス基板上に形成されたトランジスタでもよいし、プ
ラスチック基板上に形成されたトランジスタでもよいし、どのような基板上に形成された
トランジスタでもよい。その他にも、有機物やカーボンナノチューブで形成されたトラン
ジスタでもよい。またＭＯＳ型トランジスタでもよいし、バイポーラ型トランジスタでも
よい。
また、本発明において半導体装置とは、トランジスタや容量素子などを有する回路を含む
装置をいう。
本発明により、信号を電流源回路に書き込む際に信号電流が流れる配線において、通常の
動作時における電位の範囲を超えても、素早く正常な範囲の電位に戻すことができる。そ
のため、信号の書き込み時間が短くすることができる。
本発明の電流源回路の構成を説明する図。 本発明の電流源回路の動作を説明する図。 本発明の電流源回路の動作を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の動作を説明する図。 本発明の電流源回路の動作を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の動作を説明する図。 本発明の電流源回路の動作を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の表示装置の構成を説明する図。 本発明の信号線駆動回路の構成の一部を説明する図。 本発明の信号線駆動回路の構成の一部を説明する図。 本発明の信号線駆動回路の構成の一部を説明する図。 本発明の信号線駆動回路の構成の一部を説明する図。 本発明の信号線駆動回路の構成の一部を説明する図。 本発明の信号線駆動回路の構成の一部を説明する図。 本発明の画素の構成を説明する図。 本発明の画素の構成を説明する図。 本発明の画素の構成を説明する図。 本発明の画素の構成を説明する図。 本発明の画素の構成を説明する図。 本発明の表示装置の模式図。 本発明に適用することができるダイオード接続トランジスタのマスクレイアウト図。 本発明が適用される電子機器を説明する図。 従来の画素の構成を説明する図。 従来の画素の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明の電流源回路の構成を説明する図。 本発明に適用することができる電位検出回路を示す図。 本発明に適用することができる電位検出回路を示す図。 本発明の表示装置を説明する図。 本発明の表示パネルを説明する図。 画素部の部分断面図。 画素部の部分断面図。 画素部の部分断面図。 ダイオード接続トランジスタの部分断面図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
、本実施の形態の記載内容に限定して解釈されるものではない。
本発明は、ＥＬ素子などのような発光素子を有する画素だけでなく、電流源を有する様々
なアナログ回路に適用することが出来る。そこでまず、本実施の形態では、本発明の基本
原理について述べる。
まず、図１に、本発明の基本原理に基づく電流源回路の構成について示す。配線１１０の
一方は基本電流源１０１を介して配線１０５と接続されている。そして配線１１０の他方
はトランジスタ１０２のドレイン端子と、さらにスイッチ１０４を介してトランジスタ１
０２のゲート端子及び容量素子１０３の一方の端子と接続されている。そして容量素子の
他方の端子は、配線１０７と接続されており、トランジスタ１０２のソース端子は、配線
１０６に接続されている。よって容量素子１０３はトランジスタ１０２のゲート端子の電
位を保持することが出来る。そして配線１１０は、点１１１において整流素子１０８を介
して配線１１２と、整流素子１０９を介して配線１１３と接続されている。整流素子１０
８の一方の端子が接続されている配線１１２の電位は配線１０６及び１０７と等しくなっ
ている。そして整流素子１０８の順方向は配線１１２から点１１１への方向である。整流
素子１０９の一方の端子が接続されている配線１１３の電位は配線１０５の電位と等しく
なっている。そして整流素子１０９の順方向は点１１１から配線１１３の方向である。つ
まり、正常なときには１０８、１０９は非導通状態になっている。
なお、本実施の形態においては、配線１０６、１０７及び１１２の電位はＧＮＤとなって
いるが、これらの配線は同一の配線であっても、違っていても構わないし、電位はＧＮＤ
でなくても構わないし、各々電位が異なっていても構わない。つまり、配線１０５及び１
１３より低電位であればよい。また、整流素子１０８の特性によっては、配線１１２の電
位は配線１０６及び１０７の電位より少し高い電位の方が好ましい場合もあるが、逆に少
し低い電位であっても構わない。つまり、点１１１の電位が正常な範囲からはずれたら整
流素子１０８がオンするような電位であればよい。また、配線１０５及び１１３の電位は
ＶＤＤとなっているが、これらの配線は同一の配線であっても、違っていても構わないし
、電位はＶＤＤでなくても構わないし、各々電位が異なっていても構わない。また、整流
素子１０９の特性によっては、配線１１３の電位は配線１０５電位より少し低い電位の方
が好ましい場合もあるが、逆に少し高い電位であっても構わない。つまり、点１１１の電
位が正常な範囲からはずれたら整流素子１０９がオンするような電位であればよい。整流
素子１０９と整流素子１０８は両方とも点１１１で接続されているが、これに限定されな
い。別々の点で接続されていてもよい。配線１１０と接続されていればよい。
図１に示す電流源回路の動作原理について説明する。まず、配線１１０の電位が正常の範
囲で電流源回路が動作しているときの様子を図２を用いて説明する。電流源回路に信号を
書き込むときは、図２に示すようにスイッチ１０４をオンにする。するとオンにした直後
では容量素子１０３に電荷が蓄積されていないため、トランジスタ１０２のゲートソース
間電圧は０であり、トランジスタ１０２はオフの状態にある。よって、基本電流源１０１
からの電流は容量素子１０３のみに流れる（図２（ａ）参照）。そして容量素子１０３に
電流が流れ、トランジスタ１０２のゲート電位が、容量素子１０３に蓄積される。トラン
ジスタ１０２のソース端子が接続されている配線１０６の電位と、容量素子１０３に蓄積
されたトランジスタ１０２のゲート電位の差がしきい値電圧に達するとトランジスタ１０
２はオンする。つまりトランジスタ１０２にも電流が流れ始める（図２（ｂ）参照）。や
がて容量素子１０３には電流が流れなくなり、トランジスタ１０２のみに電流が流れるよ
うになる（図２（ｃ）参照）。つまり定常状態となる。このときの容量素子１０３に蓄積
されたトランジスタ１０２のゲート電位は、基本電流源からの信号電流を流すために必要
な大きさとなる。こうして信号電流の書き込みが完了する。
このように、配線１１０の電位が正常な範囲で動作しているときは、整流素子１０８、１
０９に電流は流れない。
ここで、配線１１０にノイズがのることがある。このノイズは例えば配線１１０が他の配
線と交差する部分において形成される寄生容量（交差容量）などが原因となって生じる。
このノイズにより配線１１０の電位が通常に動作している場合の電位より高くなったり低
くなったりする。すると、配線１１０の電位がなかなか正常値にまで戻らなくなってしま
い、書き込み完了までの時間が遅くなり所望の信号電流を流すためのトランジスタ１０２
のゲート電位を得られなくなる。というのも設定された書き込み時間を過ぎたら信号の書
き込みが完了する前に次の動作へ移るからである。例えば画素に書き込みを行っている場
合には次の画素へ書き込みを始めるからである。この場合にはこの画素は所望の信号を書
きこめないため所望の表示をすることが出来なくなる。このように、ノイズが配線にのる
と動作不良を引き起こす原因となってしまう。配線の電位が、特に正常の範囲の電位でな
くなったときにはより顕著な問題となる。
ここで、配線１１０にノイズがのったときの整流素子１０８及び１０９の作用について図
３を用いて説明する。配線１１０にノイズがのり、点１１１の電位が配線１１２よりも低
くなると、図３（ａ）に示すように配線１１２から点１１１へ向って電流が流れ点１１１
の電位が配線１１２の電位と等しくなるまで電流を供給する。これは整流素子１０８が導
通状態となる作用によるものである。そして配線１１０にノイズがのり、点１１１の電位
が配線１１３の電位よりも高くなると、図３（ｂ）に示すように点１１１から配線１１３
へ電流が流れ、点１１１の電位が配線１１３の電位と等しくなるまで電流を放出しつづけ
る。これは整流素子１０９が導通状態となる作用によるものである。
こうして、ノイズにより正常の動作における配線１１０の電位の範囲を超えた場合に、す
ばやく正常な範囲の電位に戻すことが出来るようになる。
また、配線１１０にのるノイズとして、静電気もあげられる。静電気により、配線１１０
の電位が異常値になっても正常な範囲に戻すことができる。また、静電気により、トラン
ジスタが破壊されてしまうことも防止することができる。
なお、整流素子としては例えばダイオード接続したトランジスタを用いることが出来る。
そこで、図１に示した電流源回路の整流素子として、ダイオード接続したＮチャネル型ト
ランジスタを適用した構成を図１３（ａ）に、Ｐチャネル型トランジスタを適用した構成
を図１３（ｂ）に示す。
図１３（ａ）に示すトランジスタ１３０１、トランジスタ１３０２はそれぞれ図１の整流
素子１０８、整流素子１０９に対応している。トランジスタ１３０１のゲート端子は配線
１１２に接続されている端子と接続されている。つまり点１１１が通常の電位の範囲で電
流源回路が動作している場合には、点１１１よりも配線１１２の方が電位が低いためトラ
ンジスタ１３０１のゲート端子はソース端子と短絡されていることになる。よってトラン
ジスタ１３０１はオフし、電流は流れない。ところが点１１１の電位が配線１１２の電位
よりも低くくなると、トランジスタ１３０１のゲート端子はドレイン端子と接続されてい
ることになり、トランジスタ１３０１のゲートソース間には電位差が生じ、トランジスタ
１３０１はオンし、電流が流れるようになる。
また、トランジスタ１３０２のゲート端子は配線１１０に接続されている端子と接続され
ている。つまり、点１１１が通常の電位の範囲で電流源回路が動作している場合には、点
１１１よりも配線１１３の方が電位が高いためトランジスタ１３０２のゲート端子はソー
ス端子と短絡されていることになる。よってトランジスタ１３０２はオフし、電流は流れ
ない。ところが点１１１の電位が配線１１３の電位よりも高くなるとトランジスタ１３０
２のゲート端子はドレイン端子と接続されていることになり、トランジスタ１３０２のゲ
ートソース間に電位差が生じ、トランジスタ１３０２はオンし、電流が流れるようになる
。
また、図１３（ｂ）に示すように図１の整流素子１０８、１０９にＰチャネル型のトラン
ジスタ１３０３、トランジスタ１３０４を適用することもできる。トランジスタ１３０３
のゲート端子は配線１１０に接続されている端子と短絡されている。つまり点１１１が通
常の電位の範囲で電流源回路が動作している場合には、点１１１よりも配線１１２の方が
電位が低いためトランジスタ１３０３のゲート端子はソース端子と短絡されていることに
なる。よってトランジスタ１３０３はオフし、電流は流れない。ところが点１１１の電位
が配線１１２の電位よりも低くなるとトランジスタ１３０３のゲート端子はドレイン端子
と接続されていることになり、トランジスタ１３０３のゲートソース間に電位差が生じ、
トランジスタ１３０３はオンし、電流が流れるようになる。
また、トランジスタ１３０４のゲート端子は配線１１３に接続されている端子と短絡され
ている。つまり、点１１１が通常の電位の範囲で電流源回路が動作している場合には、点
１１１よりも配線１１３の方が電位が高いためトランジスタ１３０４のゲート端子はソー
ス端子と短絡されていることになる。よってトランジスタ１３０４はオフし、電流は流れ
ない。ところが点１１１の電位が配線１１３の電位よりも高くなるとトランジスタ１３０
４のゲート端子はドレイン端子と接続されていることになり、トランジスタ１３０４のゲ
ートソース間に電位差が生じ、トランジスタ１３０４はオンし、電流が流れるようになる
。
これらのトランジスタの組み合わせは、場合によっては図１３（ａ）に示す構成において
、トランジスタ１３０２を図１３（ｂ）に示すトランジスタ１３０４に置き換えたり、図
１３（ａ）に示す構成において、トランジスタ１３０１を図１３（ｂ）に示すトランジス
タ１３０３に置き換えたりしても良い。また、これらを適宜組み合わせて複数用いて整流
素子を形成しても良い。例えば図３３（ａ）に示すように、ダイオード接続したＮチャネ
ル型トランジスタとダイオード接続したＰチャネル型トランジスタを並列に接続しても良
いし、図３３（ｂ）に示すようにＮチャネル型トランジスタとダイオード接続したＰチャ
ネル型トランジスタを直列に接続しても良い。
なお、図１などに示すスイッチは、電気的スイッチでも機械的なスイッチでも何でも良い
。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオード
でもよいし、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジ
スタを用いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジ
スタの極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合
、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ない
トランジスタとしては、ＬＤＤ領域を設けているもの等がある。また、スイッチとして動
作させるトランジスタのソース端子の電位が、低電位側電源（Ｖｓｓ、ＶGND、０Ｖなど
）に近い状態で動作する場合はｎチャネル型を、反対に、ソース端子の電位が、高電位側
電源（Ｖｄｄなど）に近い状態で動作する場合はｐチャネル型を用いることが望ましい。
なぜなら、ゲートソース間電圧の絶対値を大きくできるため、スイッチとして、動作しや
すいからである。なお、ｎチャネル型とｐチャネル型の両方を用いて、ＣＭＯＳ型のスイ
ッチにしてもよい。
また、本発明に適用する整流素子としてはダイオード接続したトランジスタの他にも、Ｐ
Ｎ接合やＰＩＮ接合のダイオードやショットキー型のダイオードやカーボンナノチューブ
を用いたダイオードなどを用いてもよい。また、ダイオード接続のトランジスタとこれら
を組み合わせてもよい。
また、配線１１２が配線１０６及び配線１０７と同電位に設定されている場合や、配線１
１３が配線１０５と同電位に設定されている場合には、トランジスタ１３０１〜１３０４
の閾値電圧Ｖｔｈは低い方がよい。その方が、点１１１の電位が正常な範囲を超えたら直
ぐに正常な範囲の電位に戻すように、トランジスタ１３０１〜１３０４に電流が流れるか
らである。
また、容量素子１０３はトランジスタ１０２のゲートソース間電圧を保持するため、トラ
ンジスタ１０２のゲートソース間に接続されることが望ましい。トランジスタのソース端
子側の電位が変動しても、トランジスタ１０２のＶｇｓは変化しないからである。
また、容量素子１０３は、トランジスタ１０２のゲート容量を用いることにより省略可能
である。
ダイオード接続のトランジスタはオフ電流が少ない方がよい。オフ電流が大きいと正確な
電流が流れなくなるからである。そのために、マルチゲート構造にしたり、ＬＤＤ構造に
したりしてもよい。
また、基本電流源からの信号電流の向きが逆向きの場合でも本発明を適用することは可能
であり、そのときの構成は図８に示す。
このとき配線８１０の一方は基本電流源８０１を介して配線８０５と接続されている。そ
して配線８１０の他方はトランジスタ８０２のドレイン端子と、さらにスイッチ８０４を
介してトランジスタ８０２のゲート端子及び容量素子８０３の一方の端子と接続されてい
る。そして容量素子の他方の端子は、配線８０７と接続されており、トランジスタ８０２
のソース端子は、配線８０６に接続されている。よって容量素子８０３はトランジスタ８
０２のゲート端子の電位を保持することが出来る。そして配線８１０の点８１１において
整流素子８０８を介して配線８１２と、整流素子８０９を介して配線８１３と接続されて
いる。整流素子８０８の一方の端子が接続されている配線８１２の電位は配線８０５と等
しくなっている。そして整流素子８０８の順方向は配線８１２から点８１１への方向であ
る。整流素子８０９の一方の端子が接続されている配線８１３の電位は配線８０６及び８
０７の電位と等しくなっている。そして整流素子８０９の順方向は点８１１から配線８１
３の方向である。つまり、正常なときには、整流素子８０８、８０９は非導通状態になっ
ている。
なお、本実施の形態においては、配線８０６、８０７及び８１３の電位はＶＤＤとなって
いるが、これらの配線は同一の配線であっても、違っていても構わないし、電位はＶＤＤ
でなくても構わないし、各々の電位が異なっていても構わない。つまり、配線８０５及び
８１２より高電位であればよい。また、整流素子８０９の特性によっては、配線８１３の
電位は配線８０６及び８０７の電位より少し高い電位の方が好ましい場合もあるが、逆に
少し低い電位であっても構わない。つまり、点８１１の電位が正常な範囲からはずれたら
整流素子８０９がオンするような電位であればよい。また、配線８０５及び８１２の電位
はＧＮＤとなっているが、これらの配線は同一の配線であっても、違っていても構わない
し、電位はＧＮＤでなくても構わないし、各々の電位が異なっていても構わない。また、
整流素子８０８の特性によっては、配線８１２の電位は配線８０５電位より少し低い電位
の方が好ましい場合もあるが、逆に少し高い電位であっても構わない。つまり、点８１１
の電位が正常な範囲からはずれたら整流素子８０８がオンするような電位であればよい。
この構成によっても、ノイズにより正常の動作における配線８１０の電位の範囲を超えた
場合に、すばやく正常な範囲の電位に戻すことが出来るようになる。
なお、整流素子としては例えばダイオード接続したトランジスタを用いることが出来る。
そこで、図８に示した電流源回路の整流素子としてダイオード接続したＰチャネル型トラ
ンジスタを適用した構成を図１４（ａ）に、Ｎチャネル型トランジスタを適用した構成を
図１４（ｂ）に示す。
図１４（ａ）に示すトランジスタ１４０１、トランジスタ１４０２はそれぞれ図８の整流
素子８０８、整流素子８０９に対応している。トランジスタ１４０１のゲート端子は配線
８１０に接続されている端子と接続されている。つまり点８１１が通常の電位の範囲で電
流源回路が動作している場合には、点８１１よりも配線８１２の方が電位が低いためトラ
ンジスタ１４０１のゲート端子はソース端子と短絡されていることになる。よってトラン
ジスタ１４０１はオフし、電流は流れない。ところが点８１１の電位が配線８１２の電位
よりも低くなると、トランジスタ１４０１のゲート端子はドレイン端子と接続されている
ことになり、トランジスタ１４０１のゲートソース間に電位差が生じ、トランジスタ１４
０１はオンし、電流が流れるようになる。
トランジスタ１４０２のゲート端子は配線８１３に接続されている端子と短絡されている
。つまり、点８１１が通常の電位の範囲で電流源回路が動作している場合には、点８１１
よりも配線８１３の方が電位が高いためトランジスタ１４０２のゲート端子はソース端子
と短絡されていることになる。よってトランジスタ１４０２はオフし、電流は流れない。
ところが点８１１の電位が配線８１３の電位よりも高くなるとトランジスタ１４０２のゲ
ート端子はドレイン端子と接続されていることになり、トランジスタ１４０２のゲートソ
ース間に電位差が生じ、トランジスタ１４０２はオンし、電流が流れるようになる。
また、図１４（ｂ）に示すように図８の整流素子８０８、８０９にＮチャネル型のトラン
ジスタ１４０３、トランジスタ１４０４を適用することもできる。トランジスタ１４０３
のゲート端子は配線８１０に接続されている端子と短絡されている。つまり点８１１が通
常の電位の範囲で電流源回路が動作している場合には、点８１１よりも配線８１２の方が
電位が低いためトランジスタ１４０３のゲート端子はソース端子と短絡されていることに
なる。よってトランジスタ１４０３はオフし、電流は流れない。ところが点８１１の電位
が配線８１２の電位よりも低くなるとトランジスタ１４０３のゲート端子はドレイン端子
と接続されていることになり、トランジスタ１４０３のゲートソース間に電位差が生じ、
トランジスタ１４０３はオンし、電流が流れるようになる。
トランジスタ１４０４のゲート端子は配線８１０に接続されている端子と短絡されている
。つまり、点８１１が通常の電位の範囲で電流源回路が動作している場合には、点８１１
よりも配線８１３の方が電位が高いためトランジスタ１４０４のゲート端子はソース端子
と短絡されていることになる。よってトランジスタ１４０４はオフし、電流は流れない。
ところが点８１１の電位が配線８１３の電位よりも高くなるとトランジスタ１４０４のゲ
ート端子はドレイン端子と接続されていることになり、トランジスタ１４０４のゲートソ
ース間に電位差が生じ、トランジスタ１４０４はオンし、電流が流れるようになる。
なお、本発明に適用する整流素子としてはダイオード接続したトランジスタの他にも、Ｐ
Ｎ接合やＰＩＮ接合のダイオードやショットキー型のダイオードやカーボンナノチューブ
を用いたダイオードなどを用いてもよい。また、ダイオード接続のトランジスタとこれら
を組み合わせてもよい。
なお、配線１１２が配線１０６及び配線１０７と同電位に設定されている場合や、配線１
１３が配線１０５と同電位に設定されている場合には、トランジスタ１４０１〜１４０４
の閾値電圧Ｖｔｈは低い方がよい。点８１１の電位が正常な範囲を超えたら直ぐに正常な
範囲の電位に戻すように電流が流れるからである。
また、容量素子８０３はトランジスタ８０２のゲートソース間電圧を保持するため、トラ
ンジスタ８０２のゲートソース間に接続されることが望ましい。トランジスタ８０２のソ
ース端子側の電位が変動しても、トランジスタ８０２のＶｇｓは変化しないからである。
また、容量素子８０３は、トランジスタ８０２のゲート容量を用いることにより省略可能
である。
ダイオード接続のトランジスタはオフ電流が少ない方がよい。オフ電流が大きいと正確な
電流が流れなくなるからである。そのために、ダイオード接続のトランジスタをマルチゲ
ート構造にしたり、ＬＤＤ構造にしたりしてもよい。
これらのトランジスタの組み合わせは、場合によっては図１４（ａ）に示す構成において
、トランジスタ１４０２を図１４（ｂ）に示すトランジスタ１４０４に置き換えたり、図
１４（ａ）に示す構成において、トランジスタ１４０１を図１４（ｂ）に示すトランジス
タ１４０３に置き換えたりしても良い。また、これらを適宜組み合わせて複数用いて整流
素子を形成しても良い。例えば図３４（ａ）に示すように、ダイオード接続したＮチャネ
ル型トランジスタとダイオード接続したＰチャネル型トランジスタを並列に接続しても良
いし、図３４（ｂ）に示すようにＮチャネル型トランジスタとダイオード接続したＰチャ
ネル型トランジスタを直列に接続しても良い。
（実施の形態１）
図１に示した基本電流源１０１として、飽和領域で動作させるトランジスタが用いられる
場合が多い。そこで本実施の形態では基本電流源１０１に飽和領域で動作させるトランジ
スタを適用した場合の本発明の原理について説明する。
図１に示す基本電流源１０１に飽和領域で動作させるトランジスタ４０１を適用した場合
の電流源回路の構成を図４に示す。トランジスタ４０１のソース端子が配線１０５に接続
され、ドレイン端子は配線１１０に接続されている。そしてトランジスタ４０１のゲート
端子４０２には所定の電位が入力される。このトランジスタ４０１は飽和領域で動作させ
るため、ゲート端子４０２とソース端子の電位差によって電流値の大きさは概ね決定され
、ドレイン端子の電位の影響をあまり受けることがない。つまり、ソース端子は配線１０
５に接続されており定電位となっているため、ゲート電位の値で電流値が概ね決まるため
、電流源として動作することとなる。よって、飽和領域で動作させるトランジスタ４０１
を適用することで、基本電流源としての役割を担うことが出来る。なお、図１の構成と共
通する所は共通の符号を用いている。
なお、トランジスタ４０１のゲート端子にはある決まった大きさの電圧が加えられている
場合もある。あるいは、トランジスタ４０１のゲートとドレイン端子を短絡し、トランジ
スタ４０１のドレイン端子に所定の電流を流すことにより、最適な大きさのゲート電圧を
生成させることにより、トランジスタ４０１のゲート電位を決定する場合もある。
ここで、この電流源回路自体の配線１１０にノイズがのることがある。このノイズは例え
ば配線１１０と他の配線との交差部における寄生容量（交差容量）が原因となって生じる
。あるいは、静電気によって生ずる。このノイズにより配線の電位が通常に動作している
場合の電位の範囲を超えて高くなったり低くなったりする。
ここで、配線１１０にノイズがのったときの整流素子１０８及び１０９の作用について説
明する。配線１１０にノイズがのり、点１１１の電位が配線１１２よりも低くなると、配
線１１２から点１１１へ向って電流が供給され点１１１の電位が配線１１２の電位と等し
くなるまで電流を供給する。これが整流素子１０８が導通状態となる作用によるものであ
る。そして配線１１０にノイズがのり、点１１１の電位が配線１０５の電位よりも高くな
ると、点１１１から配線１１３へ電流を放出し、点１１１の電位が配線１１３の電位と等
しくなるまで電流を放出しつづける。これは整流素子１０９が導通状態となる作用による
ものである。
このノイズが従来の電流源回路による書き込みのときに生じた場合の問題を図５及び図６
を用いて説明する。なお、図４の構成と共通する所は共通の符号を用いている。
図５では、配線１１０の点１１１の電位が配線１０６の電位よりも低くなる現象と、その
ときの従来の電流源回路の動作について説明する。
図５（ａ）では、配線１１０の点１１１において他の配線５０１と交差し、寄生容量が形
成されている。そして、オフしているトランジスタ１０２のゲート電位は容量素子１０３
で蓄積されている。図５（ｃ）は、配線１１０と点１１１において交差している配線５０
１の電位が、ＶＤＤの状態で電流源回路の書き込みが行われるときの図５（ａ）の電流源
回路の等価回路を模式的に示した図である。このとき配線１０５から配線１０７へ信号電
流の書き込みが行われると同時に、配線５０１から点１１１へも電流が流れ、寄生容量５
０３に電荷が蓄積される。そして配線５０１と点１１１の間の電位差は寄生容量で保持さ
れることになる。なお、抵抗５０４は配線１１０の配線抵抗やトランジスタ４０１の内部
抵抗等を、抵抗５０５は配線１１０の配線抵抗やスイッチ１０４の接触抵抗（トランジス
タにより形成されているときはトランジスタの内部抵抗）等を表している。また、実際に
は抵抗５０４及び５０５は可変抵抗であると考えられるが、本実施の形態では模式的に定
抵抗で表している。
ここで、図５（ｄ）に示すように配線５０１の電位がＶＤＤからＧＮＤに変わると、寄生
容量５０３が配線５０１と点１１１の間の電位差を保持しているため低電位側の点１１１
は（ＶＤＤ−ＧＮＤ）分だけ低くなり、ＧＮＤよりも低い電位となる。
このように配線１１０の点１１１にノイズがのり、配線１１０の電位が配線１０６より低
い電位となってしまう。このときトランジスタ４０１のソース端子は配線１０５に接続さ
れているためトランジスタ４０１のゲートソース間電圧に変化はない。なお、トランジス
タ４０１のドレインソース間の電圧は大きくなるが、トランジスタ４０１は飽和領域で動
作しているため配線１０５からの電流はほとんど増加しない。そのため、点１１１はＧＮ
Ｄよりも低い電位からなかなか上昇しない。また、トランジスタ１０２については、トラ
ンジスタ１０２の配線１１０側に接続された端子がソース端子となるため、ゲート端子と
ソース端子は等電位となる。つまり、トランジスタ１０２のＶｇｓは０Ｖとなり、トラン
ジスタ１０２はオフする。よって、配線１０６から点１１１へは電流が流れない。従って
点１１１はＧＮＤより低い電位からなかなか上昇しない。
つまり、配線１１０の電位が低くなったときには、配線１０５からの電流はほとんど増加
しない。また、トランジスタ１０２の配線１０６側に接続されている端子よりも配線１１
０側に接続されている端子の電位が低くなるためＮチャネル型であるトランジスタ１０２
のソース端子は配線１１０側に接続された端子となる。すると、トランジスタ１０２のソ
ース端子とゲート端子はスイッチ１０４を介して短絡されているからトランジスタ１０２
もオフするため、配線１０６からも電流が供給されない。よって点１１１の電位を正常の
範囲の電位にするためには時間がかかってしまう。
一方、図６では、配線１１０の点１１１の電位が配線１０７の電位よりも高くなる現象と
、そのときの従来の電流源回路の動作について説明する。
図６（ｂ）は、図５に示した電流源回路の配線１１０の点１１１において交差している配
線５０１の電位がＧＮＤの状態で電流源回路の書き込みが行われるときの電流源回路の等
価回路を模式的に示した図である。このとき配線１０５から配線１０７へ信号電流の書き
込みが行われると同時に、点１１１から配線５０１へも電流が流れ、寄生容量５０３に電
荷が蓄積される。そして配線５０１と点１１１の間の電位差は寄生容量で保持されること
になる。なお、抵抗５０４は配線１１０の配線抵抗やトランジスタ４０１の内部抵抗等を
、抵抗５０５は配線１１０の配線抵抗やスイッチ１０４の接触抵抗（トランジスタにより
形成されているときはトランジスタの内部抵抗）等を表している。また、実際には抵抗５
０４及び５０５は可変抵抗であると考えられるが、本実施の形態では模式的に定抵抗で表
している。
ここで、図６（ｃ）に示すように配線５０１の電位がＧＮＤからＶＤＤに変わると、寄生
容量５０３が配線５０１と点１１１の間の電圧を保持しているため高電位側の点１１１は
（ＶＤＤ−ＧＮＤ）分だけ高くなり、ＶＤＤよりも高い電位となる。
このように配線１１０の点１１１にノイズがのり、配線１０５より高い電位となってしま
うと、トランジスタ４０１のソース端子は配線１１０に接続されている側の端子となり、
トランジスタ４０１のゲートソース間電圧の絶対値が上昇する。その結果、図６（ａ）に
示すように、点１１１から配線１０５へ電流が流れ、点１１１の電位は下がる。ただし、
点１１１の電位が下がってくると、トランジスタ４０１のＶｇｓの絶対値が小さくなって
くる。したがってトランジスタ４０１に流れる電流が小さくなる。したがって、点１１１
の電位が正常に戻るのが遅くなる。一方、トランジスタ１０２のゲートソース間電圧が大
きくなるので、点１１１から配線１０６への電流が流れる。したがって、点１１１の電位
は下がる。ただし、点１１１の電位が下がるとトランジスタ１０２のＶｇｓも小さくなる
ため、トランジスタ１０２に流れる電流が小さくなる。したがって点１１１の電位が正常
に戻るのが遅くなる。このように、点１１１の電位が高くなったときは、トランジスタ１
０２に電流が流れやすくなり、トランジスタ４０１にも電流が流れるため、配線１１０の
電位が配線１０５の電位よりも低くなったときよりも正常の電位に戻りやすい。
このことから、本実施の形態では図４に示した整流素子１０８の電流駆動能力を整流素子
１０９の電流駆動能力よりも大きく設定することで、配線１１０にノイズがのり正常の動
作時の電位の範囲を超えた場合に効果的に正常の電位に戻すことが出来る。例えば、整流
素子１０８の電流駆動能力を整流素子１０９の２倍以上、より望ましくは５倍以上大きく
する。したがって、場合によっては図７に示すように整流素子１０８のみを挿入しても構
わない。この構造によっても従来の構造より、ノイズによって通常の範囲を超えた電位を
早い時間で正常の範囲に戻すことができる。
（実施の形態２）
実施の形態１で説明した構成では、基本電流源の役割を果たすトランジスタはＰチャネル
型を用いているがこれに限定されない。図４の回路に対して図９の回路では基本電流源の
役割をするトランジスタの極性（導電型）を変更して回路の接続構造を変更しない場合の
例を図９に示す。なお、図９は図８の基本電流源８０１にＮチャネル型のトランジスタを
適用したものに相当する。
トランジスタ９０１のソース端子が配線８０５に接続され、ドレイン端子は配線８１０に
接続されている。そしてトランジスタ９０１のゲート端子には所定の電位が入力される。
このトランジスタ９０１は飽和領域で動作させるため、ゲート端子９０２とソース端子の
電位差によって電流値の大きさは概ね決定され、ドレイン端子の電位の影響をあまり受け
ることがない。つまり、ソース端子は配線８０５に接続されており定電位となっているた
め、ゲート電位の値で電流値が概ね決まるため、電流源として動作することとなる。よっ
て、飽和領域で動作させるトランジスタ９０１を適用することで、基本電流源としての役
割を担うことが出来る。なお、図８の構成と共通する所は共通の符号を用いている。
なお、トランジスタ９０１のゲート端子には、ある決まった大きさの電圧が加えられてい
る場合もある。あるいは、トランジスタ９０１のゲートとドレイン端子を短絡し、トラン
ジスタ９０１のドレイン端子に所定の電流を流すことにより、最適な大きさのゲート電圧
を生成させることにより、トランジスタ９０１のゲート電位を決定する場合もある。
ここで、この電流源回路自体の配線８１０にノイズがのることがある。このノイズは例え
ば、配線８１０と他の配線との交差部における寄生容量（交差容量）が原因となって生じ
る。あるいは静電気によって生じる。このノイズにより配線の電位が通常に動作している
場合の電位より高くなったり低くなったりする。
ここで、配線８１０にノイズがのったときの整流素子８０８及び８０９の作用について説
明する。配線８１０にノイズがのり、点８１１の電位が配線８１２よりも低くなると、配
線８１２から点８１１へ向って電流が供給され、点８１１の電位が配線８１２の電位と等
しくなるまで電流を供給する。これは整流素子８０８が導通状態となる作用によるもので
ある。そして配線８１０にノイズがのり、点８１１の電位が配線８１３の電位よりも高く
なると、整流素子８０９に順方向電圧が加わり、点８１１から配線８１３へ電流を放出し
、点８１１の電位が配線８１３の電位と等しくなるまで電流を放出しつづける。これは整
流素子８０９が導通状態となる作用によるものである。
このノイズが従来の電流源回路による書き込みのときに生じた場合の問題を図１０及び図
１１を用いて説明する。なお、図９の構成と共通する所は共通の符号を用いている。
図１０では、配線８１０の点８１１の電位が配線８０５の電位よりも低くなる現象と、そ
のときの従来の電流源回路の動作について説明する。
図１０（ａ）では、配線８１０の点８１１において他の配線１００１と交差し、寄生容量
が形成されている。そして、オフしているトランジスタ８０２のゲート電位は容量素子８
０３で蓄積されている。図１０（ｃ）では、配線８１０と点８１１において交差している
配線１００１の電位が、ＶＤＤの状態で電流源回路の書き込みが行われるときの図１０（
ａ）の電流源回路の等価回路を模式的に示した図である。このとき配線８０７から配線８
０５へ電流が流れ、信号電流の書き込みが行われると同時に、配線１００１から点８１１
へも電流が流れ、寄生容量１００３に電荷が蓄積される。そして配線１００１と点８１１
の間の電位差は寄生容量で保持されることになる。なお、抵抗１００４は配線８１０の配
線抵抗やトランジスタ９０１の内部抵抗等を、抵抗１００５は配線８１０の配線抵抗やス
イッチ８０４の接触抵抗（トランジスタにより形成されているときはトランジスタの内部
抵抗）等を表している。なお、これらの抵抗は模式的に表しているが、実際には飽和領域
で動作するトランジスタ９０１は可変抵抗器のような性質をし、また、スイッチ８０４に
よる抵抗は殆どないように設計される。
ここで、図１０（ｄ）に示すように配線１００１の電位がＶＤＤからＧＮＤに変わると、
寄生容量１００３が配線１００１と点８１１の間の電位差を保持しているため、低電位側
の点８１１はＧＮＤよりも低い電位となる。
このように配線８１０の点８１１にノイズがのり、配線８０５より低い電位となってしま
うと、トランジスタ９０１のソース端子は配線８１０に接続されている側の端子となり、
トランジスタ８０１のゲートソース間電圧の絶対値が上昇する。その結果、図１０（ｂ）
に示すように、配線８０５から点８１１へ電流が流れ、点８１１の電位は上がる。ただし
、点８１１の電位が上がってくると、トランジスタ９０１のＶｇｓの絶対値が小さくなっ
てくる。したがってトランジスタ９０１に流れる電流が小さくなる。したがって、点８１
１の電位が正常に戻るのが遅くなる。一方、トランジスタ８０２のゲートソース間電圧の
絶対値が上昇するので、配線８０６から点８１１への電流が流れる。したがって、点８１
１の電位は上がる。ただし、点８１１の電位が上がるとトランジスタ８０２のＶｇｓも小
さくなるため、トランジスタ８０２に流れる電流が小さくなる。したがって点８１１の電
位が正常に戻るのが遅くなる。このように、点８１１の電位が低くなったときは、トラン
ジスタ８０２に電流が流れやすくなり、トランジスタ９０１にも電流が流れるため、電位
が高くなったときよりも正常の電位に戻りやすい。
図１１では、配線８１０の点８１１の電位が配線８０７の電位よりも高くなる現象と、そ
のときの従来の電流源回路の動作について説明する。
図１１（ｂ）では、図１０（ａ）に示した電流源回路の配線８１０と点８１１において交
差している配線１００１の電位がＧＮＤの状態で電流源回路の書き込みが行われるときの
電流源回路の等価回路を模式的に示した図である。このとき配線８０７から配線８０５へ
電流が流れ、信号電流の書き込みが行われると同時に、点８１１から配線１００１へも電
流が流れ、寄生容量に電荷が蓄積される。そして配線１００１と点８１１の間の電位差は
寄生容量で保持されることになる。なお、抵抗１００４は配線８１０の配線抵抗やトラン
ジスタ９０２の内部抵抗等を、抵抗１００５は配線８１０の配線抵抗やスイッチ８０４の
接触抵抗（トランジスタにより形成されているときはトランジスタの内部抵抗）等を表し
ている。なお、これらの抵抗は模式的に表しているが、実際には飽和領域で動作するトラ
ンジスタ９０１は可変抵抗のような性質をし、また、スイッチ８０４による抵抗は殆どな
いように設計される。
ここで、図１１（ｃ）に示すように配線１００１の電位がＧＮＤからＶＤＤに変わると、
寄生容量１００３が配線１００１と点８１１の間の電位差を保持しているため高電位側の
点８１１は（ＶＤＤ−ＧＮＤ）分だけ高くなり、ＶＤＤよりも高い電位となる。こうして
、配線１００１の信号がノイズとなり点８１１の電位が通常の電流源回路の動作範囲であ
るＶＤＤよりも高電位となる。
このように配線８１０の点８１１にノイズがのり、配線８１０の電位は配線８０５より高
い電位となってしまう。このときトランジスタ９０１のソース端子は８０５であるためト
ランジスタ９０１のゲートソース間電圧に変化はない。なお、トランジスタ９０１のドレ
インソース間の電圧は大きくなるが、トランジスタ９０１は飽和領域で動作しているため
配線８０５へ放出される電流はほとんど増加しない。そのため、点８１１はＶＤＤよりも
高い電位からなかなか下降しない。また、トランジスタ８０２については、トランジスタ
８０２の配線８１１側に接続された端子がソース端子となるため、ゲート端子とソース端
子は等電位となる。つまり、トランジスタ８０２のＶｇｓは０Ｖとなりトランジスタ８０
２はオフとなる。よって、点８１１から配線８０６へは電流が流れない。したがって、点
８１１はＶＤＤより高い電位からなかなか下降しない。
つまり、配線８１０の電位が高くなったときには、配線８０５へ放出される電流はあまり
増加しない。また、トランジスタ８０２の配線８０６側に接続されている端子よりも配線
１１０側に接続されている端子の電位が高くなるためＰチャネル型であるトランジスタ８
０２のソース端子は配線８１１側となる。すると、トランジスタ８０２のソース端子とゲ
ート端子はスイッチ８０４を介して短絡されているからトランジスタ８０２もオフするた
め、配線８０６へも電流が放出されない。よって点８１１の電位を正常の範囲の電位にす
るためには時間がかかってしまう。
このことから、本実施の形態では図９に示した整流素子８０９の電流能力を整流素子８０
８の電流能力よりも大きく設定することで、配線８１０にノイズがのり正常の動作時の電
位の範囲を超えた場合に効果的に正常の電位に戻すことが出来る。例えば、整流素子８０
９の電流供給能力を整流素子８０８の２倍以上、より望ましくは５倍以上大きくする。し
たがって、場合によっては図１２に示すように整流素子８０９のみを挿入しても構わない
。この構造によっても従来の構造より、ノイズによって通常の範囲を超えた電位を早い時
間で正常の範囲に戻すことができる。
（実施の形態３）
本発明の適用することができる電流源回路の他の構成について説明する。本実施の形態の
電流源回路の電流源ＴＦＴはソース端子が固定電位に接続されていない構成である。つま
り、本実施の形態に示す構成のように、電流源ＴＦＴのソース端子の電位が変動してしま
うような構成の電流源回路においても本発明は有効である。
まず、図３５に、本実施の形態の電流源回路の構成について示す。配線３５１０の一方は
基本電流源３５０１を介して配線３５０５と接続されている。そして配線３５１０の他方
はトランジスタ３５０２のソース端子と、さらに容量素子３５０３を介してトランジスタ
３５０２のゲート端子と接続されている。さらに、トランジスタ３５０２のゲート端子は
スイッチ３５０４を介してトランジスタ３５０２のドレイン端子及び配線３５０６に接続
されている。よって容量素子３５０３はトランジスタ３５０２のゲート端子の電位を保持
することが出来る。そして配線３５１０の点３５１１において整流素子３５０８を介して
配線３５１２と、整流素子３５０９を介して配線３５１３と接続されている。整流素子３
５０８の一方の端子が接続されている配線３５１２の電位は配線３５０６と等しくなって
いる。そして整流素子３５０８の順方向は配線３５１２から点３５１１への方向である。
整流素子３５０９の一方の端子が接続されている配線３５１３の電位は配線３５０５の電
位と等しくなっている。そして整流素子３５０９の順方向は点３５１１から配線３５１３
の方向である。つまり、正常なときには３５０８、３５０９は非導通状態になっている。
本構成において電流源回路に信号を書き込む時の動作について簡単に説明する。信号を電
流源回路に書き込むときにはスイッチ３５０４はオンにする。すると、基本電流現３５０
１からの信号電流は容量素子３５０３に流れ、トランジスタ３５０２の電位が容量素子３
５０３に蓄積される。そして容量素子３５０３に電流が流れなくなると書き込みは完了し
、定常状態となる。そして、スイッチ３５０４をオフにする。こうして、トランジスタ３
５０２に信号電流を流すために必要なゲートソース間電圧が容量素子３５０３に保持され
る。
この書き込みのときに配線３５１０の点３５１１にノイズがのり、電流源回路の正常の動
作時における電位の範囲を超えて電位が変化すると、整流素子３５０８又は整流素子３５
０９に電流が流れ、素早く正常な範囲の電位に戻すことができる。
なお、基本電流源３５０１としては図３６に示すように飽和領域で動作させるＰチャネル
型のトランジスタ３６０１を用いることが多い。
ここで、電流源回路に信号を書き込みを行っているときに、配線３５１０にノイズがのり
正常の範囲の電位からはずれることがある。
配線３５１０の点３５１１にノイズがのり、配線３５０６より低い電位となってしまう。
このときトランジスタ３５０１のソース端子は３５０５であるためトランジスタ３５０１
のゲートソース間電圧に変化はない。なお、トランジスタ３５０１のドレインソース間の
電圧は大きくなるが、トランジスタ３５０１は飽和領域で動作しているため配線３５０５
からの電流はほとんど増加しない。そのため、点３５１１はＧＮＤよりも低い電位からな
かなか上昇しない。また、トランジスタ３５０２については、トランジスタ３５０２の配
線３５０６側に接続された端子がソース端子となる。そして、電流源回路に書き込みを行
っているときにはスイッチ３５０４はオンしているので、ゲート端子とソース端子は短絡
されているため等電位となる。つまり、トランジスタ３５０２のＶｇｓは０Ｖとなり、ト
ランジスタ３５０２はオフする。よって、配線３５０６から点３５１１へは電流が流れな
い。従って点３５１１はＧＮＤより低い電位からなかなか上昇しない。
つまり、配線３５１０の電位が配線３５０５の電位より低くなったときには、配線３５０
５からの電流はほとんど増加しない。また、トランジスタ３５０２の配線３５０６側に接
続されている端子よりも配線３５１０側に接続されている端子の電位が低くなるためＰチ
ャネル型であるトランジスタ３５０２のソース端子は配線３５０６側に接続された端子と
なる。すると、トランジスタ３５０２のソース端子とゲート端子はスイッチ３５０４を介
して短絡されているからトランジスタ３５０２もオフするため、配線３５０６からも電流
が供給されない。よって点３５１１の電位を正常の範囲の電位にするためには時間がかか
ってしまう。
一方、配線３５１０の電位が、配線３５０５より高い電位となってしまうと、トランジス
タ３５０１のソース端子は配線３５１０に接続されている側の端子となり、トランジスタ
３５０１のゲートソース間電圧の絶対値が上昇する。その結果、点３５１１から配線３５
０５へ電流が流れ、点３５１１の電位は下がる。ただし、点３５１１の電位が下がってく
ると、トランジスタ３５０１のＶｇｓの絶対値が小さくなってくる。したがってトランジ
スタ３５０１に流れる電流が小さくなる。したがって、点３５１１の電位が正常に戻るの
が遅くなる。一方、トランジスタ３５０２には点３５１１から配線３５０６への電流が流
れる。したがって、点３５１１の電位は下がる。ただし、点３５１１の電位が下がるとト
ランジスタ３５０２のＶｇｓも小さくなるため、トランジスタ３５０２に流れる電流が小
さくなる。したがって点３５１１の電位が正常に戻るのが遅くなる。このように、点３５
１１の電位が高くなったときは、トランジスタ３５０２に電流が流れやすくなり、トラン
ジスタ３５０１にも電流が流れるため、配線３５１０の電位が配線３５０５の電位より低
くなったときよりも正常の電位に戻りやすい。
このことから、本実施の形態では図３６に示した整流素子３５０８の電流駆動能力を整流
素子３５０９の電流駆動能力よりも大きく設定することで、配線３５１０にノイズがのり
正常の動作時の電位の範囲を超えた場合に効果的に正常の電位に戻すことが出来る。例え
ば、整流素子３５０８の電流供給能力を整流素子３５０９の２倍以上、より望ましくは５
倍以上大きくする。したがって、場合によっては整流素子３５０８のみを挿入しても構わ
ない。この構造によっても従来の構造より、ノイズによって通常の範囲を超えた電位を早
い時間で正常の範囲に戻すことができる。
図３６で説明した構成では、基本電流源の役割を果たすトランジスタはＰチャネル型を用
いているがこれに限定されない。図３６の回路に対して図３８の回路では基本電流源の役
割をするトランジスタの極性（導電型）を変更して回路の接続構造を変更しない場合の例
を示す。なお、図３８は図３７の基本電流源３７０１にＮチャネル型のトランジスタを適
用したものに相当する。
この電流源回路に書き込みを行っているときに、配線３７１０の点３７１１にノイズがの
り、配線３７０５より低い電位となってしまうと、トランジスタ３８０１のソース端子は
配線３７１０に接続されている側の端子となり、トランジスタ３８０１のゲートソース間
電圧の絶対値が上昇する。その結果、配線３７０５から点３７１１へ電流が流れ、点３７
１１の電位は上がる。ただし、点３７１１の電位が上がってくると、トランジスタ３８０
１のＶｇｓの絶対値が小さくなってくる。したがってトランジスタ３８０１に流れる電流
が小さくなる。したがって、点３７１１の電位が正常に戻るのが遅くなる。一方、トラン
ジスタ３７０２には配線３７０６から点３７１１への電流が流れる。したがって、点３７
１１の電位は上がる。ただし、点３７１１の電位が上がるとトランジスタ３７０２のＶｇ
ｓも小さくなるため、トランジスタ３７０２に流れる電流が小さくなる。したがって点３
７１１の電位が正常に戻るのが遅くなる。このように、点３７１１の電位が低くなったと
きは、トランジスタ３７０２に電流が流れやすくなり、トランジスタ３８０１にも電流が
流れる。
また、配線３７１０の点３７１１にノイズがのり、配線３７０６より高い電位となってし
まうことがある。このときトランジスタ３８０１のソース端子は３７０５であるためトラ
ンジスタ３８０１のゲートソース間電圧に変化はない。なお、トランジスタ３８０１のド
レインソース間の電圧は大きくなるが、トランジスタ３８０１は飽和領域で動作している
ため配線３７０５へ放出される電流はほとんど増加しない。そのため、点３７１１はＶＤ
Ｄよりも高い電位からなかなか下降しない。また、トランジスタ３７０２については、ト
ランジスタ３７０２の配線３７０６側に接続された端子がソース端子となるため、ゲート
端子とソース端子は等電位となる。つまり、トランジスタ３７０２のＶｇｓは０Ｖとなり
トランジスタ３７０２はオフとなる。よって、点３７１１から配線３７０６へは電流が流
れない。したがって、点３７１１はＶＤＤより高い電位からなかなか下降しない。
つまり、配線３７１０の電位が高くなったときには、配線３７０５へ放出される電流はあ
まり増加しない。また、トランジスタ３７０２の配線３７０６側に接続されている端子よ
りも配線３７１０側に接続されている端子の電位が高くなるためＮチャネル型であるトラ
ンジスタ３７０２のソース端子は配線３７０６側となる。すると、トランジスタ３７０２
のソース端子とゲート端子はスイッチ３７０４を介して短絡されているからトランジスタ
３７０２もオフするため、配線３７０６へも電流が放出されない。よって点３７１１の電
位を正常の範囲の電位にするためには時間がかかってしまう。
このことから、本実施の形態では図３８に示した整流素子３７０９の電流能力を整流素子
３７０８の電流能力よりも大きく設定することで、配線３７１０にノイズがのり正常の動
作時の電位の範囲を超えた場合に効果的に正常の電位に戻すことが出来る。例えば、整流
素子３７０９の電流供給能力を整流素子３７０８の２倍以上、より望ましくは５倍以上大
きくする。したがって、場合によっては整流素子３７０９のみを挿入しても構わない。こ
の構造によっても従来の構造より、ノイズによって通常の範囲を超えた電位を早い時間で
正常の範囲に戻すことができる。
（実施の形態４）
本実施の形態では電流源回路に接続されている配線が、正常の範囲の電位をはずれたとき
に、整流素子を用いずに別の配線から電流の供給及び放出する方法を示す。
まず、図３９に本実施の形態の電流の供給及び放出の構成について示す。配線３９１０の
一方は配線３９０５と基本電流源３９０１を介して接続されている。そして、配線３９１
０の他方はトランジスタ３９０２のドレイン端子と、さらにスイッチ３９０４を介してト
ランジスタ３９０２のゲート端子及び容量素子３９０３の一方の端子と接続されている。
そして、容量素子３９０３の他方の端子は配線３９０７に接続されている。よって容量素
子３９０３はトランジスタ３９０２のゲート端子の電位を保持することが出来る。なお、
トランジスタ３９０２のソース端子は配線３９０６と接続されている。そして、点３９１
７において、電位検出回路３９１５が配線３９１０に接続され、電位検出回路３９１６が
配線３９１０に接続されている。そして、電位検出回路３９１５及び電位検出回路３９１
６は、配線３９１０の点３９１７の電位を検出する。そして、この電位が配線３９１２の
電位より低くなったときには、電位検出回路３９１５からの出力がスイッチ３９０８をオ
ンにする。すると、配線３９１２から点３９１１に電流が供給され、配線３９１０の電位
を正常の範囲の電位に素早く戻すことができる。また、点３９１１の電位が配線３９１３
の電位より高くなったときには、電位検出回路３９１６の出力がスイッチ３９０９をオン
にする。すると、配線３９１３へ電流が放出し、配線３９１０の電位を正常の範囲の電位
に素早く戻すことができる。
この電位検出回路としては図４０に示すようにボルテージコンパレータを用いることがで
きる。電位検出回路３９１５は図４０のボルテージコンパレータ４００１に対応し、電位
検出回路３９１６は図４０のボルテージコンパレータ４００２に対応する。ボルテージコ
ンパレータ４００１の非反転入力端子にはＧＮＤの電位が入力され、ボルテージコンパレ
ータ４００２の反転入力端子にはＶＤＤの電位が入力されている。そして配線３９１０の
点３９１７の電位はボルテージコンパレータ４００１の反転入力端子及びボルテージコン
パレータ４００２の非反転入力端子に入力される。点３９１７の電位がＧＮＤの電位より
も低いときにはボルテージコンパレータ４００１の出力からＨレベルの信号がスイッチ３
９０８に入力されスイッチ３９０８はオンする。一方点３９１７の電位がＶＤＤの電位よ
りも高いときにはボルテージコンパレータ４００２の出力からＨレベルの信号がスイッチ
３９０９入力されスイッチ３９０９がオンする。こうしてボルテージコンパレータにより
電位検出回路の機能を果たすことができる。
図３９の電位検出回路３９１５及びスイッチ３９０８と、電位検出回路３９１６及びスイ
ッチ３９０９とをそれぞれまとめて実現されたものが実施の形態１のそれぞれの整流素子
１０８と整流素子１０９に相当する。
また、図４１に、本実施の形態の電流の供給及び放出の他の構成について示す。配線４１
１０の一方は配線４１０５と基本電流源４１０１を介して接続されている。そして、配線
４１１０の他方はトランジスタ４１０２のドレイン端子と、さらにスイッチ４１０４を介
してトランジスタ４１０２のゲート端子及び容量素子４１０３の一方の端子と接続されて
いる。そして、容量素子４１０３の他方の端子は配線４１０７に接続されている。よって
容量素子４１０３はトランジスタ４１０２のゲート端子の電位を保持することが出来る。
なお、トランジスタ４１０２のソース端子は配線４１０６と接続されている。そして、点
４１１１において、電位検出回路４１０８が配線４１１０に接続されている。また、点４
１１２においてスイッチ４１０９を介して基準電位配線４１１２は配線４１１０と接続さ
れている。
本構成の電流源回路の書き込みの動作の説明については、図１を用いて説明した通りなの
でここでは省略する。
本実施の形態においては、配線４１１０の電位が正常の範囲の電位からはずれたとき、そ
の電位を電位検出回路４１０８が検出し、スイッチ４１０９をオンにすることで、基準電
位配線４１１２から電流を供給する。こうして配線４１１０の電位が正常の範囲からはず
れたときに素早く正常の範囲の電位に戻すことができる、
基準電位は配線４１１０の電位が戻り難い電位となったときに、素早く戻すことができる
ように、ＧＮＤからＶＤＤの間の電位に設定するのが好ましい。もちろん電位が高くなり
すぎたとき及び、低くなりすぎたときの両方において素早く正常な範囲の電位に戻すこと
ができるように、正常な範囲の上限と下限の中間の電位に設定してもよい。
また、基準電位配線４１１２の代わりに可変電源を用いることもできる。基準電位配線４
１１２の代わりに可変電源を用いたときの構成の例を図４２に示す。
なお、図４１の構成と同じところは共通の符号を用いている。
可変電源は第２の基本電流源４２０１、配線４２０６、トランジスタ４２０２及びボルテ
ージフォロワ４２０３を有する。配線４２０６は第２の基本電流源４２０１を介して配線
４２０４に接続され、他端はトランジスタ４２０２のドレイン端子及びゲート端子に接続
されている。このトランジスタ４２０２はドレイン端子とゲート端子が接続されている。
つまり、ダイオード接続されている。そして、トランジスタ４２０２のソース端子は配線
４２０４と接続されている、そして、トランジスタ４２０２のドレイン端子と接続されて
いる配線４２０６とボルテージフォロワ４２０３の非反転入力端子が接続されている。よ
って、ボルテージフォロワ４２０３は、トランジスタ４２０２のドレイン端子の電位と同
電位を出力することができる。なお、第１の基本電流源４１０１が供給する電流をＩ１、
第２の基本電流源が供給する電流をＩ２としトランジスタ４１０４のチャネル長がＬ１、
チャネル幅がＷ２とし、トランジスタ４２０２のチャネル長がＬ２、チャネル幅がＷ２と
したとき、Ｉ１：Ｗ１／Ｌ１＝Ｉ２：Ｗ２／Ｌ２を満たすようにすることがよい。また、
Ｉ１＝Ｉ２のときにはＷ１／Ｌ１＝Ｗ２／Ｌ２とするのがよい。
また、ボルテージフォロワは同様の機能を持つ回路なら他のものでもよい。例えば、ソー
スフォロワでもよい。つまり、インピーダンス変換できる回路ならよい（入力Ｉｍｐ大、
出力Ｉｍｐ小）。
したがって、配線４１１０の電位が正常の範囲の電位からはずれたとき、この電位を電位
検出回路４１０８が検出し、スイッチ４１０９をオンにする。そして、ボルテージフォロ
ワ４２０３から電流を供給し、配線４１１０の電位を素早く正常な範囲の電位に戻すこと
ができる。
ここで、電位検出回路４１０８の構成の一例を図４３に示す。
電位検出回路４１０８は、第１のボルテージコンパレータ４３０１及び第２のボルテージ
コンパレータ４３０２並びにＯＲゲートを用いて構成することができる。点４１１１の電
位が第１のボルテージコンパレータ４３０１の非反転入力端子及び第２のボルテージコン
パレータ４３０２の反転入力端子に入力され、第１のボルテージコンパレータ４３０１の
反転入力端子には電位ＶＤＤが入力され、第２のボルテージコンパレータ４３０２の非反
転入力端子には電位ＧＮＤが入力されている。ここで、ＶＤＤよりも高い電位がボルテー
ジコンパレータ４３０１の非反転入力端子に入力されると、ボルテージコンパレータ４３
０１の出力端子からはＨレベルが出力される。一方、ボルテージコンパレータ４３０２の
反転入力端子にＧＮＤよりも低い電位が入力されると、ボルテージコンパレータ４３０２
の出力端子からはＨレベルが出力される。そして、入力電位がＧＮＤからＶＤＤの間の電
位のときには、ＯＲゲートの両入力端子にはＬレベルが入力されるため、ＯＲゲートの出
力端子からはＬレベルが出力される。そして、入力電位がＧＮＤからＶＤＤの間の電位か
らはずれると、ＯＲゲートの入力端子の一方にＨレベルの信号が入力されるため、ＯＲゲ
ートの出力がＨレベルになる。こうして、電位検出回路として動作することができる。も
ちろんこのような構成に限らず、本発明はどのような構成の電位検出回路を用いても構わ
ない。例えば、図４４に示すようなチョッパーインバータコンパレータを用いてもよい。
図４４に示す電位検出回路４１０８の構成及び動作について簡単に説明する。
チョッパーインバータコンパレータ４４０１ａはスイッチ４４０２ａ、スイッチ４４０３
ａ、容量素子４４０４ａ、スイッチ４４０５ａ及びインバータ４４０６ａを有し、チョッ
パーインバータコンパレータ４４０１ｂはスイッチ４４０２ｂ、スイッチ４４０３ｂ、容
量素子４４０４ｂ、スイッチ４４０５ｂ及びインバータ４４０６ｂを有する。チョッパー
インバータコンパレータ４４０１ａの出力端子はインバータ４４０７の入力端子に接続さ
れ、インバータ４４０７の出力端子がＯＲゲート４４０８の一方の入力端子に接続されて
いる。チョッパーインバータコンパレータ４４０１ｂの出力端子がＯＲゲートの他方の入
力端子に接続されている。
チョッパーインバータコンパレータ４４０１ａ及びチョッパーインバータコンパレータ４
４０１ｂに比較電位を入力するとき（つまり、サンプリングするとき）にはスイッチ４４
０２ａ及び４４０５ａ並びにスイッチ４４０２ｂ及び４４０５ｂをオンにする。このとき
インバータ４４０６ａ及びインバータ４４０６ｂは入力端子と出力端子が短絡されている
ため、オフセットキャンセルされる。そして、容量素子４４０４ａには比較入力電位ＶＤ
Ｄと、オフセットキャンセルされたインバータ４４０６ａの入力側（及び出力側）の電位
（Ｖａとする）との差分の電圧（ＶＤＤ−Ｖａ）が保持される。また、容量素子４４０４
ｂには比較入力電位ＧＮＤと、オフセットキャンセルされたインバータ４４０６ｂの入力
側（及び出力側）の電位（Ｖｂとする）との差分の電圧（ＧＮＤ−Ｖｂ）が保持される。
そして、入力電位の検出期間には、チョッパーインバータコンパレータ４４０１ａのスイ
ッチ４４０２ａ及びスイッチ４４０５ａ、並びにチョッパーインバータコンパレータ４４
０１ｂのスイッチ４４０２ｂ及びスイッチ４４０５ｂをオフにする。そしてスイッチ４４
０３ａ及びスイッチ４４０３ｂをオンにする。
そして、入力電位が変動すると、容量素子４４０４ａは電位差（ＶＤＤ−Ｖａ）を保持し
たまま、容量素子４４０ｂは電位差（ＧＮＤ−Ｖｂ）を保持したまま、インバータ４４０
６ａ及びインバータ４４０６ｂの入力側の電位が変動する。
この状態で、入力電位にＶＤＤより大きな電位（ＶＤＤ＋α）が入力されると
、容量素子４４０４ａは電位差（ＶＤＤ−Ｖａ）を保持したまま高電位側の電位がα分だ
け上昇するので、低電位側の電位もα分だけ上昇し、容量４４０４ａの低電位側の電位は
Ｖａ＋αになる。よって、インバータ４４０６ａにＨレベルが入力され、出力にＬレベル
が出力され、また、インバータ４４０７によってレベルが反転し、ＯＲゲートにはＨレベ
ルの信号が入力される。つまりＯＲゲートからＨレベルの信号が出力される。一方、ＧＮ
Ｄより低い電位（ＧＮＤ−β）が入力電位に入力されると、容量素子４４０４ｂは電位差
（ＧＮＤ−Ｖｂ）を保持したまま低電位側の電位がβ分だけ下降するので、高電位側の電
位もβ分だけ下降し、容量素子４４０４ｂの高電位側の電位はＶｂ−βになる。よって、
インバータ４４０６ｂにＬレベルが入力され、出力にＨレベルが出力され、この信号がＯ
Ｒゲートに入力され、Ｈレベルが出力される。
なお、入力電位がＧＮＤからＶＤＤの間のときには、インバータ４４０６ａの入力側の電
位はＶａより上昇することはないためＨレベルの信号がインバータ４４０６ａに入力され
ることはない、つまり、ＯＲゲート４４０８にＨレベルの信号は入力されない。また、イ
ンバータ４４０６ｂの入力電位もＶｂより下降することはないためインバータ４４０６ｂ
にＬレベルの信号が入力されることはない。つまり、ＯＲゲート４４０８にＨレベルの信
号が入力されることはない。よって、入力電位がＧＮＤからＶＤＤの間のときにはＯＲゲ
ートからＨレベルの信号が出力されることはない。
したがって、配線４１１０の電位が正常の範囲の電位からはずれたとき、この電位を電位
検出回路４１０８が検出し、スイッチ４１０９をオンにする。そして、ボルテージフォロ
ワ４２０３から電流を供給し、配線４１１０の電位を素早く正常な範囲の電位に戻すこと
ができる。
（実施の形態５）
本実施の形態では、表示装置、および、信号線駆動回路などの構成とその動作について
、説明する。信号線駆動回路の一部や画素に、実施の形態１及び２で示した電流源回路を
適用することができる。
表示装置は、図１５に示すように、画素配列（Ｐｉｘｅｌｓ）１５０１、ゲート線駆動
回路（Ｇａｔｅ Ｄｒｉｖｅｒ）１５０２、信号線駆動回路１５１０を有している。ゲー
ト線駆動回路１５０２は、画素配列１５０１に選択信号を順次出力する。信号線駆動回路
１５１０は、画素配列１５０１にビデオ信号を順次出力する。画素配列１５０１では、ビ
デオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路１
５１０から画素配列１５０１へ入力するビデオ信号は、電流である場合が多い。つまり、
各画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路１５１０から
入力されるビデオ信号（電流）によって、状態を変化させる。画素に配置する表示素子の
例としては、ＥＬ素子やＦＥＤ（フィールドエミッションディスプレイ）で用いる素子な
どがあげられる。
なお、ゲート線駆動回路１５０２や信号線駆動回路１５１０は、複数配置されていても
よい。
信号線駆動回路１５１０は、構成を複数の部分に分けられる。大まかには、一例として
、シフトレジスタ１５０３、第１ラッチ回路（ＬＡＴ１）１５０４、第２ラッチ回路（Ｌ
ＡＴ２）１５０５、デジタル・アナログ変換回路１５０６に分けられる。デジタル・アナ
ログ変換回路１５０６には、電圧を電流に変換する機能も有しており、ガンマ補正を行う
機能も有していてもよい。つまり、デジタル・アナログ変換回路１５０６には、画素に電
流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこに本発明を
適用することが出来る。
また、画素は、ＥＬ素子などの表示素子を有している。その表示素子に電流（ビデオ信
号）を出力する回路、すなわち、電流源回路を有しており、そこにも、本発明を適用する
ことが出来る。
そこで、信号線駆動回路１５１０の動作を簡単に説明する。シフトレジスタ１５０３は
、フリップフロップ回路（ＦＦ）等を複数列用いて構成され、クロック信号（Ｓ−ＣＬＫ
）、スタートパルス（ＳＰ）、クロック反転信号（Ｓ−ＣＬＫｂ）が入力される、これら
の信号のタイミングに従って、順次サンプリングパルスが出力される。
シフトレジスタ１５０３より出力されたサンプリングパルスは、第１ラッチ回路（ＬＡ
Ｔ１）１５０４に入力される。第１ラッチ回路（ＬＡＴ１）１５０４には、ビデオ信号線
１５０８より、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミン
グに従って、各列でビデオ信号を保持していく。なお、デジタル・アナログ変換回路１５
０６を配置している場合は、ビデオ信号はデジタル値である。また、この段階でのビデオ
信号は、電圧であることが多い。
ただし、第１ラッチ回路１５０４や第２ラッチ回路１５０５が、アナログ値を保存でき
る回路である場合は、デジタル・アナログ変換回路１５０６は省略できる場合が多い。そ
の場合、ビデオ信号は、電流であることも多い。また、画素配列１５０１に出力するデー
タが２値、つまり、デジタル値である場合は、デジタル・アナログ変換回路１５０６は省
略できる場合が多い。
第１ラッチ回路（ＬＡＴ１）１５０４において、最終列までビデオ信号の保持が完了す
ると、水平帰線期間中に、ラッチ制御線１５０９よりラッチパルス（Ｌａｔｃｈ Ｐｕｌ
ｓｅ）が入力され、第１ラッチ回路（ＬＡＴ１）１５０４に保持されていたビデオ信号は
、一斉に第２ラッチ回路（ＬＡＴ２）１５０５に転送される。その後、第２ラッチ回路（
ＬＡＴ２）１５０５に保持されたビデオ信号は、１行分が同時に、デジタル・アナログ変
換回路１５０６へと入力される。そして、デジタル・アナログ変換回路１５０６から出力
される信号は、画素配列１５０１へ入力される。
第２ラッチ回路（ＬＡＴ２）１５０５に保持されたビデオ信号がデジタル・アナログ変
換回路１５０６に入力され、そして、画素１５０１に入力されている間、シフトレジスタ
１５０３においては再びサンプリングパルスが出力される。つまり、同時に２つの動作が
行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。
なお、デジタル・アナログ変換回路１５０６が有している電流源回路が、設定動作と出
力動作とを行うような回路である場合、その電流源回路に、電流を流す回路が必要となる
。そのような場合、リファレンス用電流源１５１４が配置されている。
なお、すでに述べたように、本発明におけるトランジスタは、どのようなタイプのトラ
ンジスタでもよいし、どのような基板上に形成されていてもよい。したがって、図１５で
示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に
形成されていてもよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成さ
れていてもよいし、どのような基板上に形成されていてもよい。あるいは、図１５におけ
る回路の一部が、ある基板に形成されており、図１５における回路の別の一部が、別の基
板に形成されていてもよい。つまり、図１５における回路の全てが同じ基板上に形成され
ていなくてもよい。例えば、図１５において、画素配列１５０１とゲート線駆動回路１５
０２とは、ガラス基板上にＴＦＴを用いて形成し、信号線駆動回路１５１０（もしくはそ
の一部）は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａ
ｓｓ）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（
Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続しても
よい。
なお、信号線駆動回路などの構成は、図１５に限定されない。
例えば、第１ラッチ回路１５０４や第２ラッチ回路１５０５が、アナログ値を保存でき
る回路である場合、図１６に示すように、リファレンス用電流源１５１４から第１ラッチ
回路（ＬＡＴ１）１５０４に、ビデオ信号（アナログ電流）が入力されることもある。ま
た、図１６において、第２ラッチ回路１５０５が存在しない場合もある。そのような場合
は、第１ラッチ回路１５０４に、より多くの電流源回路が配置されている場合が多い。
その電流源回路に本発明を適用することができる。
（実施の形態６）
本実施の形態では、本発明を信号線駆動回路の一部に適用した構成について説明する。
実施の形態１で示した図１３（ａ）の電流源回路を信号線駆動回路の一部に適用した構成
について図１７を用いて説明する。なお、図１７では各列の信号線へ電流を供給するそれ
ぞれの電流源回路のうちのひとつの電流源回路を示している。
図１３（ａ）の基本電流源１０１は図１７のリファレンス用電流源１７０１に対応し、配
線１１０が配線１７１０に、スイッチ１０４がスイッチ１７０４に、トランジスタ１０２
がトランジスタ１７０２に、容量素子１０３が容量素子１７０３に、トランジスタ１３０
１、トランジスタ１３０２がトランジスタ１７０８、トランジスタ１７０９にそれぞれに
対応している。そして図１３に示している配線１０５及び配線１１３は、図１７の場合に
はひとつの配線１７０５に相当する。同様に図１３に示している配線１１２、配線１０６
及び配線１０７は図１７の場合には配線１７０６に相当する。そして配線１７１０とトラ
ンジスタ１７０２のドレイン端子との間にスイッチ１７０７が接続されている。またトラ
ンジスタ１７０２のドレイン端子はスイッチ１７１１の一方の端子とも接続され、スイッ
チ１７１１の他方の端子は信号線Ｓｉへと接続されている。点線は各列の信号線へ電流を
供給する一構成の電流源回路１７１２を表している。
ここで、図１７の信号線駆動回路の動作について簡単に説明する。まず信号線Ｓｉへ信号
電流を供給するために、リファレンス用電流源１７０１からの信号を電流源回路１７１２
に書きこむ。このときスイッチ１７０４及びスイッチ１７０７はオンにし、スイッチ１７
１１はオフにする。そしてリファレンス用電流源１７０１からの電流が容量素子１７０３
に流れ、トランジスタ１７０２のゲート電位が蓄積される。この書き込みのとき、ノイズ
などにより配線１７１０の電位が通常の範囲を超えた場合には正常の範囲の電位に戻すよ
うにトランジスタ１７０８又はトランジスタ１７０９が作用する。つまり、配線１７１０
の電位が配線１７０５の電位より高くなった場合には、トランジスタ１７０９の作用によ
り配線１７１０から配線１７０５へ電流を放出する。つまり、トランジスタ１７０９は、
配線１７１０の電位を配線１７０５の電位まで下げるような働きをする。そして配線１７
１０の電位が配線１７０６の電位よりも低くなった場合には、トランジスタ１７０８の作
用により配線１７０６から配線１７１０へ電流を供給する。つまり、トランジスタ１７０
８は、配線１７１０の電位を配線１７０６の電位まで上げるような働きをする。こうして
ノイズによる書き込み動作の遅延を低減することができる。
電流源回路１７１２の書き込みが終了し、電流源回路１７１２から信号線Ｓｉに信号電流
を供給する場合にはスイッチ１７０４及びスイッチ１７０７をオフにしてトランジスタ１
７０２のゲートソース間電圧を容量素子１７０３に保持させる。そして、スイッチ１７１
１をオンにすると、信号電流を信号線Ｓｉに流すことが出来る。
なお、信号線駆動回路に用いる電流源回路は、図１７の構成に限られず、実施の形態１及
び２で示した様々な構成を組み合わせて用いることが出来る。
次に本発明を信号線駆動回路の一部に導入した電流供給用トランジスタ及び電流放出用ト
ランジスタの様々な配置例について説明する。
図１８では図１７で示した電流供給用トランジスタ１７０８及び電流放出用トランジスタ
１７０９の一組を各列の電流源回路１７１２を介して配置した構成となっている。このよ
うに配置することでノイズにより、正常の範囲を超えた電位を正常に戻すための作用が各
列で概ね等しくすることが出来る。とくに、配線１７１０の配線抵抗や交差容量が大きい
場合は、トランジスタ１７０８やトランジスタ１７０９から遠い場所では、配線１７１０
の電位が戻りにくい。したがって、多数のトランジスタ１７０８やトランジスタ１７０９
を配線１７１０に一定間隔で配置させることにより、配線１７１０のどの位置であっても
、素早く配線１７１０の電位を戻しやすくすることができる。
また、配置の制約により各列に電流供給用のトランジスタ１７０８と電流放出用のトラン
ジスタ１７０９を配置できないときは図１９に示すように電流源回路１７１２の各列に電
流供給用のトランジスタ１７０８のみを配置した構成としてもよい。この場合においても
、実施の形態１で説明したように、なかなか正常の電位に戻りにくくなるときに作用する
。つまり、配線１７１０の電位が正常の範囲より低くなったときに作用し正常の範囲の電
位に戻すことができるため有効である。つまり、効果の大きいトランジスタ１７０８を配
線１７１０に広く分布させることにより、配線１７１０の電位をもとに戻しやすくできる
。
また、図２０に示すように数列の電流源回路１７１２に対して一組の電流供給用のトラン
ジスタ１７０８と電流放出用のトランジスタ１７０９を配置しても良い。図２０では３列
の電流源回路１７１２に対してひとつの電流供給用のトランジスタ１７０８と電流放出用
のトランジスタ１７０９を配置しているがもちろん何列にひとつの組み合わせをするかは
適宜選択することが出来る。
また、図２１に示すように電流源回路１７１２の各列に電流供給用のトランジスタ１７０
８のみを配置し、両端には電流供給用のトランジスタ１７０８と電流放出用のトランジス
タ１７０９を配置する構成としてもよい。こうして配線１７１０の電位が正常の範囲より
低くなったときに作用し正常の範囲の電位に戻すことができるための電流駆動能力を高く
することが出来る。
また、トランジスタのチャネル長Ｌとチャネル幅Ｗの比によってもトランジスタ１７０８
及びトランジスタ１７０９の電流駆動能力を設定することが出来る。電流駆動能力を高く
するにはＷ／Ｌを大きくすれば良く、Ｗ／Ｌを小さくすれば電流能力は小さくなる。
よって、電流供給用トランジスタ１７０８及び電流放出用トランジスタ１７０９の配置す
る数や、Ｗ／Ｌの比を適宜設定し、本発明の効果をより高めることができる。Ｗ／Ｌを大
きくしても、通常の動作を行っているときには、トランジスタ１７０９やトランジスタ１
７０８には電流がほとんど流れないので、できるだけ大きくするのがよい。ただし、トラ
ンジスタ１７０９やトランジスタ１７０８のオフ電流が大きくなりすぎない程度でとどめ
るべきである。よって、オフ電流を低減させるため、トランジスタ１７０９やトランジス
タ１７０８はマルチゲート構造にしてもよいし、低濃度不純物領域（ＬＤＤともいう）を
設けてもよい。
例えば、電流源回路の個数分だけ電流供給用トランジスタ１７０８及び電流放出用トラ
ンジスタ１７０９を配置することが望ましい。または、電流源回路に応じて、電流源回路
中の配線の電位が、正常の範囲の電位に戻り難いときに電流が流れるトランジスタのみを
、電流源回路の個数分だけ配置するのが好ましい。あるいは、ソース信号線の数の分だけ
配置しても良い。具体的には１００個から２０００個の電流供給用トランジスタ１７０８
及び電流放出用トランジスタ１７０９を配置するのが好ましい。より好ましくは３００か
ら１０００個の電流供給用トランジスタ１７０８及び電流放出用トランジスタ１７０９、
さらに最適には６００から７００個の電流供給用トランジスタ１７０８及び電流放出用ト
ランジスタ１７０９を配置するのが好ましい。さらに具体的には、表示装置の解像度に合
わせて、電流供給用トランジスタ１７０８及び電流放出用トランジスタ１７０９を設ける
。例えば、解像度がＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）のときは水平
方向ドット数×垂直方向ドット数＝６４０×４８０であり、１ドット毎にＲＧＢのソース
信号線があるので、１９２０個の電流供給用トランジスタ１７０８及び電流放出用トラン
ジスタ１７０９を設ける。同様にＱＣＩＦ（Ｑｕａｔｅｒ Ｃｏｍｍｏｎ Ｉｎｔｅｒｍ
ｅｄｉａｔｅ Ｆｏｒｍａｔ）のときは５２８個、ＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐ
ｈｉｃｓ Ａｒｒａｙ）のときは３０７２個、ＵＸＧＡ（Ｕｌｔｒａ ＸＧＡ）のときは
４８００個を設ける。または、それ以上を設ける。ただし、例えば、ＶＧＡの場合１本の
配線に１９２０個の電流源回路が接続されているとは限らない。例えば、６４０個や３２
０個や、１６０個程度の電流源回路が接続されている場合もある。その場合は、それらに
応じて、電流供給用トランジスタ１７０８及び電流放出用トランジスタ１７０９を６４０
個、若しくはその整数分の１（３２０個、１６０個、８０個等）だけ配置してもよい。よ
って、ＱＣＩＦの場合、１７６個、８８個、４４個、若しくは２２個、ＸＧＡの場合、１
０２４個、５１２個、２５６個、若しくは１２８個、ＵＸＧＡの場合、１６００個、８０
０個、４００個、若しくは２００個だけ配置してもよい。または、これらのうち電流源回
路中の配線の電位が、正常の範囲の電位に戻り難いときに電流が流れるトランジスタのみ
を配置するのが好ましい。
また、例えば、Ｗは５〜８００μｍ、好ましくは５０〜８００μｍ、Ｌは５μｍ〜２０μ
ｍ、好ましくは５〜１０μｍの間であって、Ｗ／Ｌは１〜１５０、好ましくは５０〜１５
０であることが好ましい。
なお、図１７〜２１では信号線の各列に電流源回路がひとつしか記載されていないが、電
流源回路を並列に複数個配置して、切り替えて動作させることにより、設定動作などを行
いながら同時に出力動作を行うことが出来る。また、これらの構成に限らず、実施の形態
１及び２で示した様々な構成を適用することができる。
さらに、負荷（画素）にアナログ電流を出力する場合は、図２２に示すような構成となる
。なお、図２２では、簡単のため、３ビットの場合について説明する。すなわち、リファ
レンス用電流源２２０１Ａ、２２０１Ｂ、２２０１Ｃがあり、設定動作の時の電流の大き
さは、Ｉｃ、２×Ｉｃ、４×Ｉｃというようになっている。そして、電流源回路２２０２
Ａ、２２０２Ｂ、２２０２Ｃが各々接続されている。なお、電流源回路２２０２Ａ、２２
０２Ｂ、２２０２Ｃは、図１７に示す電流源回路１７１２を適用することが出来る。した
がって、出力動作の時には、電流源回路２２０２Ａ、２２０２Ｂ、２２０２Ｃは、Ｉｃ、
２×Ｉｃ、４×Ｉｃの大きさの電流を出力することになる。そして、各電流源回路と直列
に、スイッチ２２０３Ａ、２２０３Ｂ、２２０３Ｃが接続されている。このスイッチは、
図１５で示した第２ラッチ回路（ＬＡＴ２）１５０５から出力されるビデオ信号によって
制御される。そして、各電流源回路とスイッチから出力される電流の合計が、負荷、すな
わち、画素に出力される。以上のように動作させることにより、画素にビデオ信号として
アナログ電流を出力している。
なお、図１７の場合と同様電流源をさらに並列に配置することにより、設定動作などと、
出力動作などを同時に行うことが出来る。
なお、図２２では、簡単のため、３ビットの場合について説明したが、これに限定されな
い。同様に構成すれば、ビット数を容易に変更して構成することが出来る。
（実施の形態７）
本実施の形態ではソース信号線駆動回路と画素間に設けられた電流源回路に本発明を適用
した場合について説明する。
本発明を適用した第１の画素構成を図２３に示す。
画素２３１３は第１のゲート信号線２３１４及び第２のゲート信号線２３１５、電流供給
線２３１０、ソース信号線２３１６、電源線２３０６、スイッチング用ＴＦＴ２３１１、
消去用ＴＦＴ２３０９、第１の保持容量２３１２、駆動ＴＦＴ２３０８、電流源ＴＦＴ２
３０２、第２の保持容量２３０３、第１のスイッチ２３０４、第２のスイッチ２３１８、
発光素子２３０７、リファレンス用電流源２３０１を有する。
本実施の形態の画素構成及び動作について簡単に説明する。本構成では、電流源ＴＦＴ
２３０２が供給する電流を発光素子２３０７に流すかどうかによって画像を表示する。リ
ファレンス用電流源２３０１からの電流を電流源ＴＦＴ２３０２と第２の保持容量２３０
３に供給して、電流源ＴＦＴ２３０２のゲートソース間に適切な電圧を設定する。こうし
て、第２電流源ＴＦＴ２３０２が供給する電流を設定する。そして、ゲート線２３１５が
選択されたときにスイッチング用トランジスタ２３１１がオンになり、信号線２３１６か
ら、デジタルの画像信号（通常は電圧値）を第１の保持容量２３１２に入力する。なお、
第１の保持容量２３１２はトランジスタのゲート容量などを用いることにより、省略可能
である。そして、保存されたデジタルの画像信号を用いて、スイッチング用トランジスタ
２３１１をオンオフする。つまり、電流源ＴＦＴ２３０２が供給する電流を発光素子２３
０７に流すかどうかを、スイッチング用ＴＦＴ２３１１が制御する。これにより、画像を
表現することができる。
また、本実施の形態では、電流供給線２３１０の一方はリファレンス用電流源２３０１を
介して配線２３０５に接続され、他方は第２のスイッチ２３１８を介して、第２の保持容
量２３０３の一方の端子、電流源ＴＦＴ２３０２のソース端子及び駆動ＴＦＴ２３０８の
ソース端子が接続されている。この電流供給線２３１０には電流供給用ＴＦＴ２３２１及
び電流放出用ＴＦＴ２３２０が接続されている。これらのＴＦＴはダイオード接続のＴＦ
Ｔであり電流供給用ＴＦＴ２３２１のゲート端子はソース端子と短絡され、さらに配線２
３１７と接続されている。電流放出用ＴＦＴ２３２０はドレイン端子が配線２３０６と接
続されている。保持容量２３０３の他方の端子は電流源ＴＦＴ２３０２のゲート端子及び
第１のスイッチ２３０４を介して電源線２３０６と接続されている。電流源ＴＦＴ２３０
２のドレイン端子は電源線２３０６と接続されている。駆動ＴＦＴ２３０８のドレイン端
子は発光素子２３０７の陽極と接続され、発光素子の陰極は配線２３１９と接続されてい
る。スイッチング用ＴＦＴ２３１１のソース端子はソース信号線２３１６と、ゲート端子
は第１のゲート信号線２３１４と接続されている。そしてドレイン端子は駆動ＴＦＴ２３
０８のゲート端子、消去用ＴＦＴ２３０９のソース端子及び第１の保持容量２３１２の一
方の端子と接続されている。保持容量２３１２の他方の端子と消去用ＴＦＴ２３０９のド
レイン端子は電源線２３０６と接続され、消去用ＴＦＴ２３０９のゲート端子は第２のゲ
ート配線２３１５と接続されている。
ここで、リファレンス用電流源２３０１による信号電流を画素２３０１に書きこむ動作に
ついて説明する。
リファレンス用電流源２３０１による信号電流を画素２３１３の電流源回路に書き込むと
きには第１のスイッチ２３０４及び第２のスイッチ２３１８をオンにする。すると配線２
３０６から保持容量２３０３に電流が流れ、電流源ＴＦＴ２３０２のゲート電位が蓄積さ
れる。そして定常状態になると書き込みが完了し、スイッチ２３０４及びスイッチ２３１
８をオフにする。こうして電流源ＴＦＴ２３０２のゲートソース間電圧が保持容量２３０
３に保持される。つまり電流源ＴＦＴ２３０２に信号電流を流すためのゲートソース間電
圧が保持される。
次々の行にリファレンス用電流源２３０１から電流源ＴＦＴ２３０２へ書き込みを行い
、ｎ行目の画素２３１３ｎに書き込みをしているときに１行目が出力動作（発光動作）に
移ったとする。出力動作を行っていないときには第１のゲート信号線２３１４はＧＮＤの
電位である。出力動作をするときには第１のゲート信号線２３１４にＶＤＤの信号が入り
スイッチング用ＴＦＴ２３１１がオンになり第２の電源線２３０６から第１の保持容量２
３１２に電流が流れ始める。そして第１の保持容量２３１２に駆動ＴＦＴ２３０８のゲー
ト電位が蓄積され、駆動ＴＦＴ２３０８のしきい値電圧を超えると駆動ＴＦＴ２３０８は
オンし、電流源ＴＦＴ２３０２から信号電流が発光素子２３０７に流れ、発光する。
ここで、第１のゲート信号線２３１４にＶＤＤの信号が入ると、実施の形態１の図６で説
明したように、配線２３１４と交差し、寄生容量が形成されている電流供給線２３１０の
電位はＶＤＤよりも高くなる。
そして、ＶＤＤより電流供給線２３１０の電位が高くなると、電流源ＴＦＴ２３０２ｎの
ソース端子は電源線２３０６に接続されている側の端子となる。このとき画素２３１３ｎ
の電流源回路には書き込みを行っているため、電流源ＴＦＴ２３０２ｎのゲート端子と電
源線２３０６に接続されている端子は第１のスイッチ２３０４ｎによって短絡されている
。よって、電流供給線２３１０の電位がＶＤＤより高くなると電流源ＴＦＴ２３０２ｎは
オフしてしまい、電流は流れない。また、電流源２３０１としては実施の形態１の図９で
示したようにＮチャネル型トランジスタを用いる場合が多い。すると、Ｎチャネル型トラ
ンジスタのソース端子の電位が定電位の配線２３０５に固定されているためドレイン端子
側である配線２３１０の電位が高くなっても信号電流と逆方向に流れる電流はあまり大き
くなることはない。
よって、電流供給線２３１０を正常な範囲の電位に戻すためには時間がかかってしまう。
すると、ｎ行目の書き込みが完了する前（定常状態になる前）に書き込みを終了し、次の
行の書き込みに移ってしまうこととなる。よって所望の電流源ＴＦＴ２３０２ｎのゲート
電位を蓄積する第２の保持容量２３０３ｎに所望のデータを書きこめず、正しい表示を行
うことが出来なくなる。
ところが、図２３に示すように電流放出用ＴＦＴ２３２０が電流供給線２３１０へ接続さ
れていると、電位を即座に正常な電位に戻すことが出来る。電流供給線２３１０の電位が
電源線２３０６の電位であるＶＤＤよりも高くなるとダイオード接続された電流放出用Ｔ
ＦＴ２３２０は、電源線２３０６側に接続されている端子がソース端子となるため、ゲー
トソース間に電位差が生じ、電流放出用ＴＦＴ２３２０に電流が流れ、電流供給線２３１
０の電位をＶＤＤまで戻すような働きをする。よって、電流供給線２３１０の電位を素早
く正常な範囲まで戻すことが出来るため、信号電流の書き込みの遅延を低減することがで
きる。
また、実際には多数の配線が交差し、ＶＤＤとＧＮＤの信号が複雑に切り替わるため、電
流供給線２３１０の電位は正常な範囲より低くなったり高くなったりする。
電流供給線２３１０の電位がＧＮＤよりも低くなると、第２の保持容量２３０３に電流が
流れ、電流源ＴＦＴ２３０２はオンし、電流源ＴＦＴ２３０２に電流が流れるようになり
電流供給線２３１０の電位を戻すことが出来る。また、リファレンス用電流源２３０１に
Ｎチャネル型トランジスタを用いている場合には電流供給線２３１０に接続されている側
の端子がソース端子となるため、信号電流が流れているときよりゲートソース間電圧は大
きくなるためＮチャネル型トランジスタには信号電流のときとは逆の方向に大きな電流が
流れることになる。また、電流供給用ＴＦＴ２３２１の電流供給線２３１０側に接続され
ている端子がソース端子となるため電流供給用ＴＦＴ２３２１に電流が流れ、電流供給線
の電位をＧＮＤの電位まで素早く戻すような働きをする。
よって、電流供給線２３１０の電位がＧＮＤよりも低くなったときにはＶＤＤの電位より
高くなったときより正常の範囲の電位に戻り易い。
よって、図２３に示す構成においては正常な範囲より電位が高くなったときに正常な範囲
の電位に戻す作用がある電流放出用ＴＦＴ２３２０の電流駆動能力を電流供給用ＴＦＴ２
３２１より大きく設定すると良い。もちろん場合によっては電流放出用ＴＦＴ２３２０だ
けを配置し、電流供給用ＴＦＴ２３２１は設けなくても良いし、画素部の上端及び下端に
電流供給用ＴＦＴ２３２１及び電流放出用ＴＦＴ２３２０を一組づつ設けても良いし、電
流放出用ＴＦＴ２３２０だけを設けても良い。また、各画素に電流供給用ＴＦＴ２３２１
及び電流放出用ＴＦＴ２３２０を一組づつ設けても良いし、どちらか一つのみを設けても
良い。本画素構成においては電流放出用ＴＦＴ２３２０だけを設けても良い。
ここで、複数の画素を有する表示装置の模式図を図２８に示す。表示装置は基板２８０１
、ＦＰＣ（フレキシブルプリントサーキット）２８０２、ゲート線駆動回路２８０３、ソ
ース信号線駆動回路２８０４、画素部２８０５、画素２８０６、整流素子２８０７及び２
８０８を有する。なお、画素２８０６は、ゲート線とソース信号線に対応してマトリクス
に配置されている。
また、図２８に示すようにソース信号線のそれぞれには、画素部の上端に電流放出用トラ
ンジスタ２８０７を設け、下端に電流供給用トランジスタ２８０８を設けた構成としても
良い。もちろん逆の構成であっても良いし、上端及び下端に電流放出用トランジスタ２８
０７及び電流供給用トランジスタ２８０８を一組づつ配置しても良い。なお、電流放出用
トランジスタ２８０７及び電流供給用トランジスタ２８０８は、ダイオード接続したトラ
ンジスタを用いることができる。しかし、電流放出用トランジスタ２８０７及び電流供給
用トランジスタ２８０８の代わりに他の整流素子を用いてもよい。
なお、本実施例ではダイオード接続したＴＦＴを用いて、電流供給用ＴＦＴと電流放出用
ＴＦＴとしたが、整流作用のあるものであれば良く、ＰＮ接合やＰＩＮ接合のダイオード
やショットキー型のダイオードやカーボンナノチューブを用いたダイオードなどを用いて
もよい。
本発明を適用した第２の画素構成を図２４に示す。
図２４の画素は、ソース信号線２４１０、第１のゲート信号線２４１４および第２のゲー
ト信号線２４１５、電源線２４１６、スイッチング用ＴＦＴ２４１１、保持ＴＦＴ２４１
２、駆動用ＴＦＴ２４０４、電流源ＴＦＴ２４０２、保持容量２４０３、発光素子２４１
７及び映像信号入力用電流源２４０１を有する。
スイッチング用ＴＦＴ２４１１のゲート端子は、第２のゲート信号線２４１５に接続さ
れ、ソース端子はソース信号線２４１０に接続され、ドレイン端子は駆動用ＴＦＴ２４０
４のソース端子と、電流源ＴＦＴ２４０２のドレイン端子とに接続されている。保持用Ｔ
ＦＴ２４１２のゲート端子は、第１のゲート信号線２４１４に接続され、ソース端子は、
駆動用ＴＦＴ２４１１のゲート端子と、電流源ＴＦＴ２４０２のゲート端子とに接続され
、ドレイン端子はソース信号線２４１０に接続されている。駆動用ＴＦＴ２４２４のドレ
イン端子は、発光素子２４１７の陽極に接続されている。電流源ＴＦＴ２４０２のソース
端子は電源線２４０３に接続されている。保持容量２４０３は、電流源ＴＦＴ２４０２の
ゲート端子とソース端子との間に接続され、電流源ＴＦＴ２４０２のゲートソース間電圧
を保持する。電源線２４１６および発光素子２４１７の陰極２４０７に、それぞれ所定の
電位が入力され、互いに電位差を有する
ここで駆動方法の詳細については特開２００４−０５４２００に示されるとおりであるた
め省略する。
画素への書き込み動作のとき、映像信号入力用電流源２４０１による書き込みにより容量
素子２４０３に電流源ＴＦＴ２４０２のゲート電位を蓄積する。このときにソース信号線
２４１０にノイズがのり、ソース信号線２４１０の電位が通常の範囲を超えた場合につい
て説明する。まず、ソース信号線２４１０の電位が正常の範囲より低くなった場合には電
流源ＴＦＴ２４０２のゲートソース間電圧が上昇するため配線２４１６から電流が供給さ
れるため、ソース信号線２４１０の電位は比較的戻りやすい。
一方、ソース信号線２４１０が通常の範囲を超えて高電位となった場合には、実施の形態
２でも説明したように低電位側に接続されている映像信号入力用電流源２４０１は飽和領
域で動作するＮチャネル型トランジスタが用いられる場合が多い。よってソース信号線２
４１０が高電位になったときにはＮチャネル型トランジスタに流れる電流はあまり変化し
ないのは前述した通りである。なお、書き込み動作のとき、スイッチング用ＴＦＴ２４１
１及び保持ＴＦＴ２４１２はオンの状態である。よって電流源ＴＦＴ２４０２はスイッチ
ング用ＴＦＴ２４１１と接続された側の端子がソース端子となるためゲートソース間は短
絡されていることになる。よって電流源ＴＦＴ２４０２はオフし、電流は流れない。保持
容量２４０３には信号電流の書き込みとは逆に電流が流れる。よってソース信号線２４１
０の電位が正常の範囲に戻っても書き込みが遅れてしまう。
しかし、図２４の構成はソース信号線２４１０の電位が配線２４１３の電位より低くなっ
たら電流を供給する電流供給用ＴＦＴ２４０９と、ソース信号線２４１０の電位が配線２
４０６の電位より高くなったら電流を放出する電流放出用ＴＦＴ２４０８とが、ソース信
号線２４１０に接続されているため、ソース信号線の電位が通常の範囲を超えた場合には
電流供給用ＴＦＴ２４０９と電流放出用ＴＦＴ２４０８に電流が流れ、直ぐに正常の電位
に戻すことが出きる。そして電流放出用ＴＦＴ２４０８の電流駆動能力を高くするとよい
。電流駆動能力は総合的に大きくすれば良く、ＴＦＴのＷ／Ｌの値を大きくする他に、例
えばＴＦＴの数を多く配置しても良い。また、図２４のような構成に限られず、画素の上
部に電流放出用ＴＦＴ２４０８を配置し、下部に電流供給用ＴＦＴ２４０９を配置しても
よいし、上部及び下部に電流放出用ＴＦＴ２４０８及び電流供給用ＴＦＴ２４０９を１組
づつ配置してもよいし、電流放出用ＴＦＴ２４０８だけを設けても良い。また、各画素に
電流供給用ＴＦＴ２４０９及び電流放出用ＴＦＴ２４０８を一組づつ設けても良いし、ど
ちらか一つのみを設けても良い。本画素構成においては電流放出用ＴＦＴ２４０８だけを
設けても良い。
次に第３の構成を図２５を用いて説明する。
図２５に第３の構成例を示す。図２５の画素は、ソース信号線２５０７、第１のゲート信
号線２５１０、第２のゲート信号線２５０９、第３のゲート信号線２５１７、電源線２５
１８、第１のＴＦＴ２５１４、第２のＴＦＴ２５０６、第３のＴＦＴ２５０８、第４のＴ
ＦＴ２５０４、保持容量２５０３、発光素子２５０５、映像信号入力用電流源２５０１を
有する。
第１のＴＦＴ２５１４のゲート端子は、第１のゲート信号線２５１０に接続され、ソー
ス端子はソース信号線２５０７に接続され、ドレイン端子は第２のＴＦＴ２５０６のドレ
イン端子と、第３のＴＦＴ２５０８のソース端子とに接続されている。第２のＴＦＴ２５
０６のゲート端子は、第２のゲート信号線２５０９に接続され、ソース端子は電源線２５
１８に接続されている。第４のＴＦＴ２５０４のゲート端子は、第３のゲート信号線２５
１７に接続され、ソース端子は、第３のＴＦＴ２５０２のゲート端子に接続され、ドレイ
ン端子は第３のＴＦＴ２５０８のドレイン端子と、発光素子２５０５の陽極とに接続され
ている。保持容量２５０３は、第３のＴＦＴ２５０８のゲート端子とソース端子との間に
接続され、第３のＴＦＴ２５０８のゲートソース間電圧を保持する。電源線２５１８およ
び発光素子２５０５の陰極には、それぞれ所定の電位が入力され、互いに電位差を有する
。
ここで駆動方法の詳細については特開２００４−０５４２００に示されるとおりであるた
め省略する。
画素への書き込み動作のとき、映像信号入力用電流源２５０１による書き込みにより保持
容量２５０３に第３のＴＦＴ２５０２のゲート電位を蓄積する。このときにソース信号線
２５０７にノイズがのり、ソース信号線２５０７の電位が通常の範囲を超えた場合につい
て説明する。まず、ソース信号線２５０７の電位が通常の範囲より低電位となった場合に
ついて説明する。実施の形態１でも説明したように高電位側に接続されている映像信号入
力用電流源２５０１は飽和領域で動作するＰチャネル型トランジスタが用いられる場合が
多い。よって、このときにはＰチャネル型トランジスタから流れる電流はあまり変化しな
いのは前述した通りである。また、第２のＴＦＴ２５０６のソース端子も電源線２５０８
に接続されている方の端子のままであるため第２のＴＦＴ２５０６に流れる電流もあまり
大きくならない。そして第３のＴＦＴ２５０８のゲート電位を蓄積していた保持容量２５
０３も放電してしまうため第３のＴＦＴ２５０２はオフしてしまい、第３のＴＦＴ２３０
２にも電流が流れなくなる。また書き込みのときには第４のＴＦＴ２５０４はオンしてい
るため、保持容量２５０３には信号電流を書きこむときとは逆に電流が流れる。よってソ
ース信号線２５０７の電位が正常の範囲に戻っても書き込みが遅れてしまう。しかし、本
発明を適用した図２５では電流供給用ＴＦＴ２５１３が設けられているため、このように
ソース信号線２５０７の電位が正常の範囲よりも低い電位となった場合にはＧＮＤの電位
になるまで電流を供給し正常の範囲の電位に素早く戻すことが出来る。
一方、ソース信号線２５０７の電位が通常の範囲より高電位になった場合について説明す
る。高電位になった場合には保持容量２５０３に電流が流れ、電流源ＴＦＴ２５０２のゲ
ート電位が蓄積され、第３のＴＦＴ２５０２はオンする。そして、第３のＴＦＴ２５０２
に電流が流れる、また、第２のＴＦＴ２５０６のゲートソース間電圧も大きくなることか
ら第２のＴＦＴ２５０６に流れる電流も大きくなる。そして、映像信号入力用電流源に用
いられるＰチャネル型トランジスタもソース端子がソース信号線２５０７に接続されてい
る側の端子となるため、ゲートソース間電圧が大きくなりＰチャネル型トランジスタに流
れる電流も大きくなる。よってソース信号線２５０７の電位が正常の範囲より高くなった
場合には低くなった場合に比べて正常の範囲の電位に戻りやすい。さらに電流放出用ＴＦ
Ｔ２５１１が配置されているため、ソース信号線２５０７の電位をＶＤＤの電位まで戻す
ように電流が流れるため、より素早く正常の範囲の電位に戻すことが出来る。
よって図２５の構成では、電流供給用ＴＦＴ２５１３の電流駆動能力を高くする。電流駆
動能力は総合的に大きくすれば良く、ＴＦＴのＷ／Ｌの値を大きくする他に、例えばＴＦ
Ｔの数を多く配置しても良い。また、図２５のような構成に限られず、画素の上部に電流
放出用ＴＦＴ２５１１を配置し、下部に電流供給用ＴＦＴ２５１２を配置してもよいし、
上部及び下部に電流放出用ＴＦＴ２５１１及び電流供給用ＴＦＴ２５１２を１組づつ配置
してもよいし、電流供給用ＴＦＴ２５１２だけを設けても良い。また、各画素に電流供給
用ＴＦＴ２５１２及び電流放出用ＴＦＴ２５１１を一組づつ設けても良いし、どちらか一
つのみを設けても良い。本画素構成においては電流供給用ＴＦＴ２５１２だけを設けても
良い。
次に第４の構成を図２６を用いて説明する。
図２６の画素は、ソース信号線２６０８、第１のゲート信号線２６１０および第２のゲー
ト信号線２６１６、電源線２６０９、第１のＴＦＴ２６０６、第２のＴＦＴ２６０５、第
３のＴＦＴ２６０４、第４のＴＦＴ２６０２、保持容量２６０３、発光素子２６０７、映
像信号入力用電流源２６０１を有する。
第１のＴＦＴ２６０６のゲート端子は、第１のゲート信号線２６１０に接続され、ソー
ス端子はソース信号線２６０８に接続され、ドレイン端子は第２のＴＦＴ２６０５のドレ
イン端子と、第３のＴＦＴ２６０４のドレイン端子とに接続されている。第３のＴＦＴ２
６０４のゲート端子は、第２のゲート信号線２６１６に接続され、ソース端子は第２のＴ
ＦＴ２６０５のゲート端子と、Ｔ第４のＴＦＴ２６０２のゲート端子とに接続されている
。第２のＴＦＴ２６０５、第４のＴＦＴ２６０２のソース端子はともに電源線２６０９に
接続され、第４のＴＦＴ２６０２のドレイン端子は発光素子２６０７の陽極に接続されて
いる。保持容量２６０３は、第２のＴＦＴ２６０５、第４のＴＦＴ２６０２のゲート端子
と、第２のＴＦＴ２６０５、第４のＴＦＴ２６０２のソース端子との間に接続され、第２
のＴＦＴ２６０５、第４のＴＦＴ２６０２のゲートソース間電圧を保持する。電源線２６
０９および発光素子２６０７の陰極には、それぞれ所定の電位が入力され、互いに電位差
を有する。
ここで駆動方法の詳細については特開２００４−０５４２００に示されるとおりであるた
め省略する。
画素への書き込み動作のとき、映像信号入力用電流源２６０１による書き込みにより保持
容量２６０３に第２のＴＦＴ２６０５及び第４のＴＦＴ２６０２のゲート電位を蓄積する
。まず、ソース信号線２６０８の電位が正常の範囲より低くなった場合には第２のＴＦＴ
２６０５のゲート端子は第１のＴＦＴ２６０６及び第３のＴＦＴ２６０４を介してソース
信号線２６０８に接続されているため、ゲート電位は通常の範囲よりも低い電位となる。
そして、第２のＴＦＴ２６０５のソース端子は電源線２６０９に接続されているため、第
２のＴＦＴ２６０５のゲートソース間電圧が上昇し、電源線２６０９から第２のＴＦＴ２
６０５に流れる電流は増加する。よって、ソース信号線２６０８の電位は比較的戻りやす
い。
一方、ソース信号線２６０８が通常の範囲を超えて高電位となった場合には、実施の形態
２でも説明したように低電位側に接続されている映像信号入力用電流源２６０１は飽和領
域で動作するＮチャネル型トランジスタが用いられる場合が多い。よってソース信号線２
６０８が高電位になったときにはＮチャネル型トランジスタに流れる電流はあまり変化し
ないのは前述した通りである。なお、書き込み動作のとき、第１のＴＦＴ２６０６及び第
３のＴＦＴ２６０４はオンの状態である。よって第２のＴＦＴ２６０５のソース端子は第
１のＴＦＴ２６０６のドレイン端子と接続されている端子となるためゲートソース間はス
イッチとしての役割を果たす第３のＴＦＴ２６０４を介して短絡されていることになる。
よって第２のＴＦＴ２６０５はオフし、電流は流れない。また、保持容量２６０３には信
号電流の書き込みとは逆に電流が流れる。よってソース信号線２６０８の電位が正常の範
囲に戻っても書き込みが遅れてしまう。
しかし、図２６の構成はソース信号線２６０８の電位が配線２６１３の電位より低くなっ
たら電流を供給する電流供給用ＴＦＴ２６１１と、ソース信号線２６０８の電位が配線２
６１４の電位より高くなったら電流を放出する電流放出用ＴＦＴ２６１２をソース信号線
２６０８に接続されているため、ソース信号線の電位が通常の範囲を超えた場合には電流
供給用ＴＦＴ２６１１と電流放出用ＴＦＴ２６０８に電流が流れ、直ぐに正常の電位に戻
すことが出きる。。そして電流放出用ＴＦＴ２６１２の電流駆動能力を高くする。電流駆
動能力は総合的に大きくすれば良く、ＴＦＴのＷ／Ｌの値を大きくする他に、例えばＴＦ
Ｔの数を多く配置しても良い。また、図２６のような構成に限られず、画素の上部に電流
放出用ＴＦＴ２６１２を配置し、下部に電流供給用ＴＦＴ２６１１を配置してもよいし、
上部及び下部に電流放出用ＴＦＴ２６１２及び電流供給用ＴＦＴ２６１１を１組づつ配置
してもよいし、電流放出用ＴＦＴ２６１２だけを設けても良い。また、各画素に電流供給
用ＴＦＴ２６１１及び電流放出用ＴＦＴ２６１２を一組づつ設けても良いし、どちらか一
つのみを設けても良い。本画素構成においては電流放出用ＴＦＴ２６１２だけを設けても
良い。
次に第５の構成を図２７を用いて説明する。
図２７に第５の構成例を示す。図２７の画素は、ソース信号線２７０８、第１のゲート信
号線２７０９、第２のゲート信号線２７１０、第３のゲート信号線２７１１、電源線２７
１２、第１のＴＦＴ２７０６、第２のＴＦＴ２７０４、第３のＴＦＴ２７０５、第４のＴ
ＦＴ２７０２、保持容量２７０３、発光素子２７０７、映像信号入力用電流源２７０１を
有する。
第１のＴＦＴ２７０６のゲート端子は、第１のゲート信号線２７０９に接続され、ソー
ス端子はソース信号線２７０８に接続され、ドレイン端子は、第２のＴＦＴ２７０４のド
レイン端子、第３のＴＦＴ２７０５のドレイン端子、および第４のＴＦＴ２７０２のソー
ス端子に接続されている。第２のＴＦＴ２７０４のゲート端子は、第２のゲート信号線２
７１０に接続され、ソース端子は打４のＴＦＴ２７０２のゲート端子に接続されている。
第４のＴＦＴ２７０２のソース端子は、電源線２７１２に接続されている。第３のＴＦＴ
２７０５のゲート端子は、第３のゲート信号線２７１１に接続され、ドレイン端子は発光
素子２７０７の陽極に接続されている。保持容量２７０３は第４のＴＦＴ２７０２のゲー
ト端子と電源線２７１２との間に接続され、第４のＴＦＴ２７０２のゲートソース間電圧
を保持する。電源線２７１２および発光素子２７０７の陰極には、それぞれ所定の電位が
入力され、互いに電位差を有する。
ここで駆動方法の詳細については特開２００４−０５４２００に示されるとおりであるた
め省略する。
画素への書き込み動作のとき、映像信号入力用電流源２７０１による書き込みにより保持
容量２７０３に第４のＴＦＴ２７０２のゲート電位を蓄積する。まず、ソース信号線２７
０８の電位が正常の範囲より低くなった場合には第４のＴＦＴ２７０２のゲート端子は第
１のＴＦＴ２７０６及び第２のＴＦＴ２７０４を介してソース信号線２７０８に接続され
ているため、ゲート電位は通常の範囲よりも低い電位となる。そして、第４のＴＦＴ２７
０２のソース端子は電源線２７１２に接続されているため、第４のＴＦＴ２７０２のゲー
トソース間電圧が上昇し、電源線２７１２から第４のＴＦＴ２７０２に流れる電流は増加
する。よって、ソース信号線２７０８の電位は比較的戻りやすい。
一方、ソース信号線２７０８が通常の範囲を超えて高電位となった場合には、実施の形態
２でも説明したように低電位側に接続されている映像信号入力用電流源２７０１は飽和領
域で動作するＮチャネル型トランジスタが用いられる場合が多い。よってソース信号線２
７０８が高電位になったときにはＮチャネル型トランジスタに流れる電流はあまり変化し
ないのは前述した通りである。なお、書き込み動作のとき、第１のＴＦＴ２７０６及び第
２のＴＦＴ２７０４はオンの状態である。よって第４のＴＦＴ２７０２のソース端子は第
１のＴＦＴ２７０６のドレイン端子と接続されている端子となるため、ゲートソース間は
スイッチとしての役割を果たす第２のＴＦＴ２７０４を介して短絡されていることになる
。従って第４のＴＦＴ２７０２はオフし、電流は流れない。また、保持容量２７０３には
信号電流の書き込みとは逆に電流が流れる。よってソース信号線２７０８の電位が正常の
範囲に戻っても書き込みが遅れてしまう。
しかし、図２７の構成はソース信号線２７０８の電位が配線２７１６の電位より低くなっ
たら電流を供給する電流供給用ＴＦＴ２７１５と、ソース信号線２７０８の電位が配線２
７１６の電位より高くなったら電流を放出する電流放出用ＴＦＴ２７１３をソース信号線
２７０８に接続されているため、ソース信号線の電位が通常の範囲を超えた場合には電流
供給用ＴＦＴ２７１５と電流放出用ＴＦＴ２７１３に電流が流れ、直ぐに正常の電位に戻
すことが出きる。そして電流放出用ＴＦＴ２７１３の電流駆動能力を高くする。電流駆動
能力は総合的に大きくすれば良く、ＴＦＴのＷ／Ｌの値を大きくする他に、例えばＴＦＴ
の数を多く配置しても良い。また、図２７のような構成に限られず、画素の上部に電流放
出用ＴＦＴ２７１３を配置し、下部に電流供給用ＴＦＴ２７１５を配置してもよいし、上
部及び下部に電流放出用ＴＦＴ２７１３及び電流供給用ＴＦＴ２７１５を１組づつ配置し
てもよいし、電流放出用ＴＦＴ２７１３だけを設けても良い。また、各画素に電流供給用
ＴＦＴ２７１５及び電流放出用ＴＦＴ２７１３を一組づつ設けても良いし、どちらか一つ
のみを設けても良い。本画素構成においては電流放出用ＴＦＴ２７１３だけを設けても良
い。
（実施の形態８）
本発明は様々な電子機器に適用することができる。具体的には電子機器の表示部を形成
する画素や信号線駆動回路に適用することができる。そのような電子機器として、ビデオ
カメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナ
ビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート
型コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型
ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ
Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しう
るディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が
多い携帯情報端末は、視野角の広さが重要視されているため、本発明の表示装置を用いる
ことが望ましい。それら電子機器の具体例を図３０に示す。
図３０（Ａ）はディスプレイであり、筐体１３００１、支持台１３００２、表示部１３０
０３、スピーカー部１３００４、ビデオ入力端子１３００５等を含む。本発明を表示部１
３００３の電源回路に用いたディスプレイは、ノイズによる動作不良を低減することがで
きる。その結果、表示むらを抑制することができる。表示装置は液晶表示装置又は発光装
置とすることができる。なお、ディスプレイは、パソコン用、ＴＶ放送受信用、広告表示
用などの全ての情報表示用表示装置が含まれる。
図３０（Ｂ）はデジタルスチルカメラであり、本体１３１０１、表示部１３１０２、受像
部１３１０３、操作キー１３１０４、外部接続ポート１３１０５、シャッター１３１０６
等を含む。本発明を表示部１３１０２の電源回路に用いたディスプレイは、ノイズによる
動作不良を低減することができる。その結果、表示むらを抑制することができる。
図３０（Ｃ）はノート型コンピュータであり、本体１３２０１、筐体１３２０２、表示
部１３２０３、キーボード１３２０４、外部接続ポート１３２０５、ポインティングマウ
ス１３２０６等を含む。本発明を表示部１３２０３の電源回路に用いたディスプレイは、
ノイズによる動作不良を低減することができる。その結果、表示むらを抑制することがで
きる。
図３０（Ｄ）はモバイルコンピュータであり、本体１３３０１、表示部１３３０２、ス
イッチ１３３０３、操作キー１３３０４、赤外線ポート１３３０５等を含む。本発明を表
示部１３３０２の電源回路に用いたディスプレイは、ノイズによる動作不良を低減するこ
とができる。その結果、表示むらを抑制することができる。
図３０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）で
あり、本体１３４０１、筐体１３４０２、表示部Ａ１３４０３、表示部Ｂ１３４０４、記
録媒体（ＤＶＤ等）読み込み部１３４０５、操作キー１３４０６、スピーカー部１３４０
７等を含む。表示部Ａ１３４０３は主として画像情報を表示し、表示部Ｂ１３４０４は主
として文字情報を表示することができる。本発明を表示部Ａ１３４０３や表示部Ｂ１３４
０４の電源回路に用いたディスプレイは、ノイズによる動作不良を低減することができる
。その結果、表示むらを抑制することができる。なお、記録媒体を備えた画像再生装置に
は家庭用ゲーム機器なども含まれる。
図３０（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体
１３５０１、表示部１３５０２、アーム部１３５０３を含む。本発明を表示部１３５０２
の電源回路に用いたディスプレイは、ノイズによる動作不良を低減することができる。そ
の結果、表示むらを抑制することができる。
図３０（Ｇ）はビデオカメラであり、本体１３６０１、表示部１３６０２、筐体１３６
０３、外部接続ポート１３６０４、リモコン受信部１３６０５、受像部１３６０６、バッ
テリー１３６０７、音声入力部１３６０８、操作キー１３６０９等を含む。本発明を表示
部１３６０２の電源回路に用いたディスプレイは、ノイズによる動作不良を低減すること
ができる。その結果、表示むらを抑制することができる。
図３０（Ｈ）は携帯電話機であり、本体１３７０１、筐体１３７０２、表示部１３７０
３、音声入力部１３７０４、音声出力部１３７０５、操作キー１３７０６、外部接続ポー
ト１３７０７、アンテナ１３７０８等を含む。本発明を表示部１３７０３の電源回路に用
いたディスプレイは、ノイズによる動作不良を低減することができる。その結果、表示む
らを抑制することができる。
このように本発明は、あらゆる電子機器に適用することが可能である。
本実施例は実施の形態４の図２１で示した構成のダイオード接続したトランジスタ１７０
８及び１７０９のマスクレイアウトを図２９を用いて説明する。
図２９に示すトランジスタ２９１２が図１８に示す電流源回路１７１２の最終列の端に位
置するトランジスタ１７０９に相当し、トランジスタ２９１３が電流源回路１７１２の最
終列の端に位置する１７０８に相当する。そして本実施例に示すトランジスタ２９１２は
半導体層２９０４、ゲート電極２９０５、ソース電極２９０７、ドレイン電極２９０６を
有する。ゲート電極２９０５とソース電極２９０７はコンタクトホールを介して接続され
ている。また、ドレイン電極２９０６は高電位（ＶＤＤ）電源線２９０２とコンタクトホ
ールを介して接続されている。なお、ゲート電極２９０５は所謂ダブルゲート構造をして
おり、ひとつのゲート幅が６μｍである。つまりトランジスタ２９１２のチャネル長は１
２μｍである。そして、チャネル幅は１０μｍである。
トランジスタ２９１３は半導体層２９０８、ゲート電極２９０９、ソース電極２９１０、
ドレイン電極２９１１を有する。ゲート電極２９０９とソース電極２９１０はコンタクト
ホールを介して接続されている。また、ドレイン電極２９０６は低電位（ＧＮＤ）電源線
２９０１とコンタクトホールを介して接続されている。なお、ゲート電極２９０９は所謂
ダブルゲート構造をしており、ひとつのゲート幅が６μｍである。つまりトランジスタ２
９１３のチャネル長は１２μｍである。そして、チャネル幅は１００μｍである。
トランジスタ２９１２のソース電極２９０７とトランジスタ２９１３のドレイン電極２９
１１と配線２９０３は同一の導電膜をパターニングすることにより形成され、一続きとな
っている。
そして、この配線２９０３にノイズがのり、正常の範囲の電位を超えたときにはトランジ
スタ２９１２及び２９１３には配線２９０３の電位を正常の範囲に戻すように電流が流れ
る。つまり、配線２９０３の電位が高電位（ＶＤＤ）電源線２９０２よりも高くなったら
、トランジスタ２９１２に電流が流れる。つまりトランジスタ２９１２は配線２９０３の
電位をＶＤＤの電位まで戻す作用がある。一方、配線２９０３の電位が低電位（ＧＮＤ）
電源線２９０１よりも低くなったら、トランジスタ２９１３に電流が流れる。つまりトラ
ンジスタ２９１３は配線２９０３の電位をＧＮＤの電位まで戻す作用がある。
なお、本実施例のマスクレイアウト図は一例を示すものでであって、本発明はこれに限定
されない。
また、図２９に示す破線ＡＢ間の断面を図５０（ａ）に、破線ＣＤ間の断面を図５０（ｂ
）に示す。
基板５００１上に下地膜５００２を有している。基板５００１としてはガラス基板、石英
基板、プラスチック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を
用いることができる。下地膜５００２はＣＶＤ法やスパッタ法により形成することができ
る。例えばＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料に用いたＣＶＤ法により形成した酸化珪素膜、
窒化珪素膜、酸化窒化珪素膜等を適用することができる。また、これらの積層を用いても
良い。なお、下地膜５００２は基板５００１から不純物が半導体層に拡散することを防ぐ
ために設けるものであり、基板５００１にガラス基板や石英基板を用いている場合には下
地膜５００２は設けなくてもよい。
下地膜５００２上に島状の半導体層を有する。半導体層にはＮ型のチャネルが形成され
るチャネル形成領域５００３、Ｎ型のトランジスタのソース領域又はドレイン領域となる
不純物領域５００４、低濃度不純物領域（ＬＤＤ領域）５００５、Ｐ型のチャネルが形成
されるチャネル形成領域５０１１、Ｐ型のトランジスタのソース領域又はドレイン領域と
なる不純物領域５０１２が形成されている。そして、チャネル形成領域５００３、チャネ
ル形成領域５０１１上にゲート絶縁膜５００５を介してゲート電極５００７が形成されて
いる。また、ゲート電極５００７から延長された第１の配線５０１４と、第２の配線５０
１５を有している。ゲート絶縁膜５００６としてはＣＶＤ法やスパッタ法により形成され
る酸化珪素膜、窒化珪素膜、酸化窒化珪素膜等を用いることができる。また、ゲート電極
５００７、第１の配線５０１４及び第２の配線５０１５としてはアルミニウム（Ａｌ）膜
、銅（Ｃｕ）膜、アルミニウム又は銅を主成分とする薄膜、クロム（Ｃｒ）膜、タンタル
（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、チタン（Ｔｉ）膜、タングステン（Ｗ）膜、モ
リブデン（Ｍｏ）膜等を用いることができる。
ゲート電極５００７の脇にはサイドウォール５００８が形成されている。ゲート電極５
００７を覆うようにシリコン化合物、例えば、酸化シリコン膜、窒化シリコン膜若しくは
酸化窒化シリコン膜を形成した後、エッチバックしてサイドウォール５００８を形成する
ことができる。
なお、ＬＤＤ領域５００５はサイドウォール５００８の下部に位置している。つまり、
自己整合的にＬＤＤ領域５００５が形成されている。
ゲート電極５００７、第１の配線５０１４、第２の配線５０１５、サイドウォール５００
８およびゲート絶縁膜５００６上には層間絶縁膜５００９を有している。層間絶縁膜５０
０９は下層に無機絶縁膜、上層に樹脂膜を有している。無機絶縁膜としては、窒化珪素膜
、酸化珪素膜、酸化窒化珪素膜又はこれらを積層した膜を用いることができる。樹脂膜と
しては、ポリイミド、ポリアミド、アクリル、ポリイミドアミド、エポキシなどを用いる
ことができる。
また、層間絶縁膜５００９上には、第３の配線５０１０と第４の配線５０１３とを有して
いる。なお、第３の配線５０１０はコンタクトホールを介して不純物領域５００４と電気
的に接続されている。また、第３の配線５０１０は、コンタクトホールを介して、不純物
領域５００４と第１の配線５０１４と接続されている。また、第４の配線５０１３はコン
タクトホールを介して不純物領域５０１２と第２の配線５０１５と接続されている。また
、第３の配線５０１０や第４の配線５０１３としては、チタン（Ｔｉ）膜やアルミニウム
（Ａｌ）膜や銅（Ｃｕ）膜やＴｉを含むアルミニウム膜などを用いることができる。なお
、第３の配線５０１０や第４の配線５０１３と同じ層に信号線などの配線を設ける場合に
は低抵抗な銅を用いるとよい。
本実施例では、本発明の電流源回路を画素や、信号線駆動回路の一部に有する表示装置の
表示パネルの構成について図４６（ａ）、（ｂ）を用いて説明する。
図４６（ａ）は、表示パネルを示す上面図、図４６（ｂ）は図４６（ａ）をＡ−Ａ’で切
断した断面図である。点線で示された信号線駆動回路４６０１、画素部４６０２、走査線
駆動回路４６０６を有する。また、封止基板４６０４、シール材４６０５を有し、シール
材４６０５で囲まれた内側は、空間４６０７になっている。
なお、配線４６０８は、走査線駆動回路４６０６及び信号線駆動回路４６０１に入力さ
れる信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリン
トサーキット）４６０９からビデオ信号、クロック信号、スタート信号等を受け取る。Ｆ
ＰＣ４６０９と表示パネルとの接合部上にはＩＣチップ（メモリ回路や、バッファ回路な
どが形成された半導体チップ）４６４６がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実
装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント
配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示
パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むもの
とする。また、ＩＣチップなどが実装されたものを含むものとする。
次に、断面構造について図４６（ｂ）を用いて説明する。基板４６１０上には画素部４
６０２とその周辺駆動回路（走査線駆動回路４６０６及び信号線駆動回路４６０１）が形
成されているが、ここでは、信号線駆動回路４６０１と、画素部４６０２が示されている
。
なお、信号線駆動回路４６０１はＮチャネル型ＴＦＴ４６２０やＮチャネル型ＴＦＴ４
６２１のように単極性のトランジスタで構成されている。なお、走査線駆動回路４６０６
も同様にＮチャネル型トランジスタで構成するのが好ましい。なお、画素構成には本発明
の画素構成を適用することにより単極性のトランジスタで形成することができるため単極
性表示パネルを作製することができる。また、本実施の形態では、基板上に周辺駆動回路
を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若し
くは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回
路は単極性にする必要がなくＰチャネル型トランジスタを組み合わせて用いることができ
る。
また、画素部４６０２はスイッチング用ＴＦＴ４６１１と、駆動用ＴＦＴ４６１２とを
含む画素を構成する複数の回路を有している。なお、駆動ＴＦＴ４６１２のソース電極は
第１の電極４６１３と接続されている。また、第１の電極４６１３の端部を覆って絶縁物
４６１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることによ
り形成する。
また、カバレッジを良好なものとするため、絶縁物４６１４の上端部または下端部に曲
率を有する曲面が形成されるようにする。例えば、絶縁物４６１４の材料としてポジ型の
感光性アクリルを用いた場合、絶縁物４６１４の上端部のみに曲率半径（０．２μｍ〜３
μｍ）を有する曲面を持たせることが好ましい。また、絶縁物４６１４として、感光性の
光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
第１の電極４６１３上には、有機化合物を含む層４６１６、および第２の電極４６１７
がそれぞれ形成されている。ここで、陽極として機能する第１の電極４６１３に用いる材
料としては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウ
ムスズ酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タン
グステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とす
る膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構
造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好な
オーミックコンタクトがとれ、さらに陽極として機能させることができる。
また、有機化合物を含む層４６１６は、蒸着マスクを用いた蒸着法、またはインクジェ
ット法によって形成される。有機化合物を含む層４６１６には、元素周期律第４族金属錯
体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては
、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用
いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施
の形態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めること
とする。さらに、公知の三重項材料を用いることも可能である。
さらに、有機化合物を含む層４６１６上に形成される第２の電極（陰極）４６１７に用
いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合
金（ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ2、またはＣａＮ）を用いればよい。なお、
有機化合物を含む層４６１６で生じた光が第２の電極４６１７を透過させる場合には、第
２の電極（陰極）４６１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（酸
化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化
亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
さらにシール材４６０５で封止基板４６０４を基板４６１０と貼り合わせることにより
、基板４６１０、封止基板４６０４、およびシール材４６０５で囲まれた空間４６０７に
発光素子４６１８が備えられた構造になっている。なお、空間４６０７には、不活性気体
（窒素やアルゴン等）が充填される場合の他、シール材４６０５で充填される構成も含む
ものとする。
なお、シール材４６０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材
料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板４６
０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒ
ｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー
、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。
画素部の半導体層に結晶性半導体（例えばポリシリコン（Ｐ−Ｓｉ：Ｈ））を適用した場
合において、画素部と周辺駆動回路を一体形成した構成について説明したが、本発明の電
流源回路を、画素部や、信号線駆動回路の一部に有する表示装置は、画素部の半導体に非
晶質半導体（例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ））を適用することもできる。
その場合には、図４５に示すように、基板４５００上に画素部４５０２を形成し、シール
材４５０９を用いて基板４５００と封止基板４５０８により封止する。また、周辺駆動回
路（信号線駆動回路４５０１や走査線駆動回路４５０４）をＩＣチップ上に形成し、基板
にＣＯＧなどで実装する。また、基板４５００とＦＰＣを接続する。なお、基板４５００
とＦＰＣ４５０５との接合部上にＩＣチップ４５０６、４５０７を実装することにより、
狭額縁化を図ることができる。
以下に、画素部の半導体層に非結晶性半導体を適用した場合の画素部の部分断面図を示す
。
図４７にはトップゲートのトランジスタ、図４８及び図４９にはボトムゲートのトランジ
スタの場合について示す。
非晶質半導体を半導体層に用いたトップゲート構造のトランジスタの断面を図４７（ａ）
に示す。に示すように、基板４７０１上に下地膜４７０２が形成されている。さらに下地
膜４７０２上に画素電極４７０３が形成されている。また、画素電極４７０３と同層に同
じ材料からなる第１の電極４７０４が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
４７０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ2）、酸化窒化珪素（Ｓｉ
ＯxＮy）などの単層やこれらの積層を用いることができる。
また、下地膜４７０２上に配線４７０５及び配線４７０６が形成され、画素電極４７０３
の端部が配線４７０５で覆われている。配線４７０５及び配線４７０６の上部にＮ型の導
電型を有するＮ型半導体層４７０７及びＮ型半導体層４７０８が形成されている。また、
配線４７０６と配線４７０５の間であって、下地膜４７０２上に半導体層４７０９が形成
されている。そして、半導体層４７０９の一部はＮ型半導体層４７０７及びＮ型半導体層
４７０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓ
ｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されてい
る。また、半導体層４７０９上にゲート絶縁膜４７１０が形成されている。また、ゲート
絶縁膜４７１０と同層の同じ材料からなる絶縁膜４７１１が第１の電極４７０４上にも形
成されている。なお、ゲート絶縁膜４７１０としては酸化珪素膜や窒化珪素膜などが用い
られる。
また、ゲート絶縁膜４７１０上に、ゲート電極４７１２が形成されている。また、ゲー
ト電極と同層に同じ材料でなる第２の電極４７１３が第１の電極４７０４上に絶縁膜４７
１１を介して形成されている。第１の電極４７０４及び第２の電極４７１３で絶縁膜４７
１１を挟まれた容量素子４７１９が形成されている。また、画素電極４７０３の端部、駆
動トランジスタ４７１８及び容量素子４７１９を覆い、層間絶縁膜４７１４が形成されて
いる。
層間絶縁物４７１４及びその開口部に位置する画素電極４７０３上に有機化合物を含む層
４７１５及び対向電極４７１６が形成され、画素電極４７０３と対向電極４７１６とで有
機化合物を含む層４７１５が挟まれた領域では発光素子４７１７が形成されている。
また、図４７（ａ）に示す第１の電極４７０４を図４７（ｂ）に示すように第１の電極４
７２０で形成してもよい。第１の電極４７２０は配線４７０５及び４７０６と同層の同一
材料で形成されている。
また、非晶質半導体を半導体層に用いたボトムゲート構造のトランジスタを用いた表示パ
ネルの部分断面を図４８に示す。
基板４８０１上に下地膜４８０２が形成されている。さらに下地膜４８０２上にゲート
電極４８０３が形成されている。また、ゲート電極と同層に同じ材料からなる第１の電極
４８０４が形成されている。ゲート電極４８０３の材料にはリンが添加された多結晶シリ
コンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリ
サイドでもよい。
また、ゲート電極４８０３及び第１の電極４８０４を覆うようにゲート絶縁膜４８０５が
形成されている。ゲート絶縁膜４８０５としては酸化珪素膜や窒化珪素膜などが用いられ
る。
また、ゲート絶縁膜４８０５上に、半導体層４８０６が形成されている。また、半導体
層４８０６と同層に同じ材料からなる半導体層４８０７が形成されている。
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
４８０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ2）、酸化窒化珪素（Ｓｉ
ＯxＮy）などの単層やこれらの積層を用いることができる。
半導体層４８０６上にはＮ型の導電性を有するＮ型半導体層４８０８、４８０９が形成さ
れ、半導体層４８０７上にはＮ型半導体層４８１０が形成されている。
Ｎ型半導体層４８０８、４８０９、４８１０上にはそれぞれ配線４８１１、４８１２が形
成され、Ｎ型半導体層４８１０上には配線４８１１及び４８１２と同層の同一材料からな
る導電層４８１３が形成されている。
半導体層４８０７、Ｎ型半導体層４８１０及び導電層４８１３からなる第２の電極が構成
される。なお、この第２の電極と第１の電極４８０４でゲート絶縁膜４８０２を挟み込ん
だ構造の容量素子４８２０が形成されている。
また、配線４８１１の一方の端部は延在し、その延在した配線４８１１上部に接して画素
電極４８１４が形成されている。
また、画素電極４８１４の端部、駆動トランジスタ４８１９及び容量素子４８２０を覆う
ように絶縁物４８１３が形成されている。
画素電極４８１４及び絶縁物４８１５上には有機化合物を含む層４８１６及び対向電極４
８１７が形成され、画素電極４８１４と対向電極４８１７とで有機化合物を含む層４８１
６が挟まれた領域では発光素子４８１８が形成されている。
容量素子の第２の電極の一部となる半導体層４８０７及びＮ型半導体層４８１０は設けな
くても良い。つまり第２の電極は導電層４８１３とし、第１の電極４８０４と導電層４８
１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
なお、図４８（ａ）において、配線４８１１を形成する前に画素電極４８１４を形成する
ことで、図４８（ｂ）に示すような、画素電極４８１４からなる第２の電極４８２１と第
１の電極４８０４でゲート絶縁膜４８０５が挟まれた構造の容量素子４８２２を形成する
ことができる。
なお、図４８では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、
もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの
場合について、図４９（ａ）、（ｂ）を用いて説明する。
図４９（ａ）に示すチャネル保護型構造のトランジスタは図４８（ａ）に示したチャネル
エッチ構造の駆動トランジスタ４８１９の半導体層４８０６のチャネルが形成される領域
上にエッチングのマスクとなる絶縁物４９０１が設けられている点が異なり、他の共通し
ているところは共通の符号を用いている。
また、同様に、図４９（ｂ）に示すチャネル保護型構造のトランジスタは図４８（ｂ）に
示したチャネルエッチ構造の駆動トランジスタ４８１９の半導体層４８０６のチャネルが
形成される領域上にエッチングのマスクとなる絶縁物４９０１が設けられている点が異な
り、他の共通しているところは共通の符号を用いている。
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造
は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造の
ものを用いることができる。

Claims (4)

  1. トランジスタと、
    電流源と、
    前記トランジスタのソース又はドレインと前記電流源とを電気的に接続する機能を有する配線と、
    前記配線の電位が、設定された範囲を超えたとき、前記配線の電位を前記設定された範囲内の電位にする機能を有する手段と、を有することを特徴とする半導体装置。
  2. トランジスタと、
    電流源と、
    前記トランジスタのソース又はドレインと前記電流源とを電気的に接続する機能を有する配線と、
    前記配線の電位が、設定された範囲を超えたとき、前記配線の電位を前記設定された範囲内の電位にする機能を有する手段と、
    前記トランジスタを介して前記手段に電気的に接続された発光素子と、を有することを特徴とする半導体装置。
  3. 第１のトランジスタと、
    第２のトランジスタと、
    電流源と、
    前記第１のトランジスタのソース又はドレインと前記電流源とを電気的に接続する機能を有する配線と、
    前記配線の電位が、設定された範囲を超えたとき、前記配線の電位を前記設定された範囲内の電位にする機能を有する手段と、
    前記第１のトランジスタ及び前記第２のトランジスタを介して前記手段に電気的に接続された発光素子と、を有することを特徴とする半導体装置。
  4. 第１のトランジスタと、
    第２のトランジスタと、
    電流源と、
    前記第１のトランジスタのソース又はドレインと前記電流源とを電気的に接続する機能を有する配線と、
    前記配線の電位が、設定された範囲を超えたとき、前記配線の電位を前記設定された範囲内の電位にする機能を有する第１の手段と、
    前記配線の電位が、設定された範囲に満たないとき、前記配線の電位を前記設定された範囲内の電位にする機能を有する第２の手段と、
    前記第１のトランジスタ及び前記第２のトランジスタを介して前記第１の手段及び前記第２の手段に電気的に接続された発光素子と、を有し、
    前記第１の手段は、画素部の上端部において前記配線に電気的に接続され、
    前記第２の手段は、前記画素部の下端部において前記配線に電気的に接続されていることを特徴とする半導体装置。
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