JP2013223066A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】従来に比べてレファレンススプリアスをより一層低減できるＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、チャージポンプ２２から出力される電流に応じて制御電圧Ｖctrlを発生するローパスフィルタ２３を有する。ローパスフィルタ２３は、チャージポンプ２２から出力される電流に応じた電荷を蓄積する前段部２３ａと、前段部２３ａに蓄積された電荷が転送されて制御電圧Ｖctrlを発生する後段部２３ｂとを有する。また、前段部２３ａは、コンデンサＣ[ｎ]と、コンデンサＣ[ｎ]とチャージポンプ２２との間に接続されて第１のスイッチ制御信号ａにより駆動される第１のスイッチ３３[ｎ]と、コンデンサＣ[ｎ]と後段部２３ｂとの間に接続されて第２のスイッチ制御信号ｂ[ｎ−１]により駆動される第２のスイッチ３４[ｎ]とにより形成される電荷蓄積回路を複数有する。
【選択図】図４

Description

本発明は、ＰＬＬ回路に関する。

ＰＬＬ（Phase Locked Loop）回路は、例えばＡＤ（アナログ−デジタル）変換器のサンプリングクロックを生成する周波数シンセサイザに用いられ、ＳＯＣ（System on Chip）と呼ばれる半導体装置の殆どに搭載されている。ＡＤ変換器が高精度のＡＤ変換を行うためには、位相ジッタが小さいクロックを生成するＰＬＬ回路が求められる。

通常、ＰＬＬ回路は、電圧制御発振器（Voltage Controlled Oscillator：以下、「ＶＣＯ」と記載する）と、チャージポンプ（Charge Pump：ＣＰ）と、位相比較器（Phase Frequency Detector：ＰＦＤ）とを有する。この種のＰＬＬ回路では、ジッタに影響する主な要素として、ＶＣＯの位相ノイズと、電源ノイズと、レファレンススプリアス（レファレンスリークともいう）との３つがある。

このうち、ＶＣＯの位相ノイズについては、例えばＶＣＯの消費電力を増やす替りに位相ノイズを低減させる方法がある。また、電源ノイズは、電源分離やバイパスコンデンサなどによって減少させることができる。

しかし、更なるジッタの低減を図ろうとすると、レファレンススプリアスが問題となる。

レファレンススプリアスの主な発生原因は、リーク等によるＶＣＯの制御電圧の変動を補正するためにチャージポンプ電流が流れ、一時的に制御電圧が変動することにある。ＰＬＬ回路がロック（位相同期）しているとき、制御電圧は位相比較の瞬間に大きく変動し、その後穏やかに変動するということを比較周期で繰り返す。

従来から、ＰＬＬ回路のローパスフィルタ（Low-pass filter：ＬＰＦ）に工夫を加えることによってレファレンススプリアスに起因するジッタを低減させることが試みられている。例えば、ローパスフィルタの電圧をスイッチトキャパシタフィルタでサンプリングしてＶＣＯに供給する方法や、並列接続された複数の容量へのチャージ／ディスチャージ動作をパイプライン処理する方法が提案されている。

特開平１１−３０８１０５号公報 特開２００８−３５４５１号公報

従来に比べてレファレンススプリアスをより一層低減できるＰＬＬ回路を提供することを目的とする。

開示の技術の一観点によれば、制御電圧に応じた周波数の信号を出力する電圧制御発振器と、前記電圧制御発振器から出力される信号を分周する分周器と、入力クロックと前記分周器から出力される信号との位相を比較する位相比較器と、前記位相比較器から出力される信号に応じた電流を出力するチャージポンプと、前記チャージポンプから出力される電流に応じて前記制御電圧を発生するローパスフィルタとを有し、前記ローパスフィルタは、前記チャージポンプから出力される電流に応じた電荷を蓄積する前段部と、前記前段部に蓄積された電荷が転送されて前記制御電圧を発生する後段部とを有し、前記前段部が、コンデンサと、前記コンデンサと前記チャージポンプとの間に接続されて第１のスイッチ制御信号により駆動される第１のスイッチと、前記コンデンサと前記後段部との間に接続されて第２のスイッチ制御信号により駆動される第２のスイッチとにより形成される電荷蓄積回路を複数有するＰＬＬ回路が提供される。

上記一観点に係るＰＬＬ回路によれば、従来に比べてレファレンススプリアスをより一層低減することができる

図１は、スイッチトキャパシタを使用してレファレンススプリアスを低減するＰＬＬ回路の一例を示す図である。 図２は、ＰＬＬ回路に使用するループフィルタの一例を示す回路図である。 図３は、図２のループフィルタ内のスイッチを駆動する信号φ１〜φｎを示すタイミングチャートである。 図４は、第１の実施形態に係るＰＬＬ回路のブロック図である。 図５は、第１の実施形態に係るＰＬＬ回路を示す回路図である。 図６は、スイッチ制御信号生成部の構造を示す図である。 図７は、スイッチ制御用クロックＳＣＫと入力クロックＣＫとの関係を示す図である。 図８は、第１の実施形態に係るＰＬＬ回路の動作を示すタイミングチャートである。 図９は、第１の実施形態の変形例１に係るＰＬＬ回路を示す回路図である。 図１０は、変形例１に係るＰＬＬ回路の動作を示すタイミングチャートである。 図１１は、変形例２に係るＰＬＬ回路のローパスフィルタを示す回路図である。 図１２は、変形例３に係るＰＬＬ回路の位相比較器及びスイッチ制御部を示す回路図である。 図１３は、変形例３に係るＰＬＬ回路のスイッチ制御部の構造を示す回路図である。 図１４は、変形例３に係るＰＬＬ回路の動作を示すタイミングチャート（その１）である。 図１５は、変形例３に係るＰＬＬ回路の動作を示すタイミングチャート（その２）である。 図１６は、変形例３に係るＰＬＬ回路の動作を示すタイミングチャート（その３）である。 図１７は、変形例４に係るＰＬＬ回路の後段部の構造を示す図である。 図１８は、第２の実施形態に係るＰＬＬ回路の位相比較器、チャージポンプ、スイッチ制御部及びローパスフィルタを示す回路図である。 図１９は、チャージポンプ及び位相比較器を示す回路図である。 図２０は、第２の実施形態のスイッチ制御部の構造を示す回路図である。 図２１は、放電制御部の構造を示す回路図である。 図２２は、出力クロック同期制御信号生成部の構造を示す回路図である。 図２３は、位相同期状態におけるタイミングチャートを示す図である。 図２４は、第２の実施形態に係るＰＬＬ回路と比較例のＰＬＬ回路の制御電圧及び出力周波数の変動を比較して示す図である。 図２５は、第３の実施形態に係るＰＬＬ回路のチャージポンプ及びローパスフィルタを示す回路図である。 図２６は、第３の実施形態に係るＰＬＬ回路の動作を示すタイミングチャート（その１）である。 図２７は、第３の実施形態に係るＰＬＬ回路の動作を示すタイミングチャート（その２）である。 図２８は、タイミング検出回路の一例を示す図である。 図２９は、位相同期状態における出力クロックタイミング検知回路の動作を示すタイミングチャートである。 図３０は、第４の実施形態に係るＰＬＬ回路を示す図である。 図３１は、第４の実施形態において、分周器の分周数Ｎが２の場合（Ｎ＝２）の動作を示す図である。 図３２は、第４の実施形態において、分周器の分周数Ｎが３の場合（Ｎ＝３）の動作を示す図である。 図３３は、第４の実施形態において、分周器の分周数Ｎが４の場合（Ｎ＝４）の動作を示す図である。

以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。

図１は、スイッチトキャパシタを使用してレファレンススプリアスを低減するＰＬＬ回路の一例を示す図である。この図１に例示したＰＬＬ回路は、基準発振器１１、可変分周器１２、位相比較器１３、スイッチトキャパシタフィルタ１４、ＶＣＯ１５、ループフィルタ１６及びローパスフィルタ１７を有している。ループフィルタ１６はコンデンサＣ１、抵抗Ｒ１及びコンデンサＣ２により形成され、ローパスフィルタ１７は抵抗Ｒ２及びコンデンサＣ３により形成されている。

このＰＬＬ回路では、ＶＣＯ１５の出力が可変分周器１２により分周されて位相比較器１３に入力される。位相比較器１３は、基準発振器１１の出力（クロック）と可変分周器１２の出力とを比較し、その比較結果に応じた信号を出力する。ループフィルタ１６は、位相比較器１３から出力された信号に応じた電圧を発生する。

スイッチトキャパシタフィルタ１４は、ループフィルタ１６の出力電圧を基準発振器１１から出力されるサンプリングクロックに同期したタイミングでサンプリングし、ローパスフィルタ１７に出力する。ローパスフィルタ１７は、スイッチトキャパシタフィルタ１４から出力される信号から高周波成分を除去し、制御電圧としてＶＣＯ１５に供給する。ＶＣＯ１５は、ローパスフィルタ１７から供給される制御電圧に応じた周波数の信号を出力する。

上述のＰＬＬ回路では、スイッチトキャパシタフィルタ１４をノッチフィルタとして使用し、レファレンススプリアスを低減する。しかし、上述のＰＬＬ回路では、位相比較器１３の位相比較のタイミングでループフィルタ１６の出力電圧が変動する。そのタイミングでスイッチトキャパシタフィルタ１４がループフィルタ１６の出力電圧をサンプリングすると、ＶＣＯ１５から出力される信号（クロック）には、基準発振器１１の周波数のレファレンススプリアスが残ってしまう。

図２はＰＬＬ回路に使用するループフィルタの一例を示す回路図、図３はそのループフィルタ内のスイッチを駆動する信号φ１〜φｎを示すタイミングチャートである。

図２に示すループフィルタは、コンデンサＣ１〜Ｃｎと、それらのコンデンサＣ１〜Ｃｎに対しチャージ／ディスチャージ動作をパイプライン処理するスイッチＳＷ₁₁，ＳＷ₁₂，…，ＳＷ_1n及びスイッチＳＷ₂₁，ＳＷ₂₂，…，ＳＷ_2nとを有する。入力端子Ａはチャージポンプに接続され、出力端子ＢはＶＣＯに接続される。出力端子Ｂと接地との間にはコンデンサＣ_Hが接続されている。

このループフィルタは、コンデンサＣ１〜Ｃｎに順次チャージされた電荷をコンデンサＣ_Hに順次転送し、見かけ上の時定数を大きくすることによりＶＣＯの制御電圧の変動を小さくして、レファレンススプリアスの抑制を図っている。

しかし、ＰＬＬ回路がロックした状態では、チャージポンプの電流が流れるのは一瞬であり、図２のように多数のコンデンサを用意しても、チャージポンプの電流を取り込むことができるコンデンサは１個又は２個にすぎない。このため、レファレンススプリアスを抑制する効果は殆ど期待できない。

以下の実施形態では、従来に比べてレファレンススプリアスをより一層低減できるＰＬＬ回路について説明する。

（第１の実施形態）
図４は第１の実施形態に係るＰＬＬ回路のブロック図、図５は同じくその詳細を示す回路図である。

本実施形態に係るＰＬＬ回路は、位相比較器２１と、チャージポンプ２２と、ローパスフィルタ２３と、ＶＣＯ２４と、分周器２５と、ロック検出器２６と、スイッチ制御部２７とを有する。

位相比較器２１は、位相比較部３１と、バッファ３２ａ，３２ｂとを有し、入力クロックＣＫ及びフィードバッククロックＦＢを入力してアップ信号ＵＰ及びダウン信号ＤＮを出力する。位相比較部３１は、入力クロックＣＫ及びフィードバッククロックＦＢの位相を比較して、比較結果に応じたアップ信号ＰＵ０及びダウン信号ＤＮ０を出力する。バッファ３２ａはアップ信号ＵＰ０を入力してアップ信号ＵＰを出力し、バッファ３２ｂはダウン信号ＤＮ０を入力してダウン信号ＤＮを出力する。

チャージポンプ２２は、位相比較器２１からアップ信号ＵＰ及びダウン信号ＤＮを入力し、ローパスフィルタ２３にチャージポンプ電流Ｉcpを出力する。

ローパスフィルタ２３は前段部２３ａと後段部２３ｂとを有し、チャージポンプ電流Ｉcpに応じた制御電圧Ｖctrlを出力する。ローパスフィルタ２３内のノードＮ１はチャージポンプ２２に接続されるノードであり、ノードＮ２はＶＣＯ２４に接続されるノードである。

前段部２３ａは、ノードＮ１とノードＮ２との間に並列に接続されたｍ個の電荷蓄積回路を有する。各電荷蓄積回路は、ノードＮ１とノードＮ２との間に直列に接続された２つのスイッチ３３[ｎ]，３４[ｎ]（但し、ｎは１〜ｍの間の整数）と、スイッチ３３[ｎ]，３４[ｎ]の間のノードＶｎと接地との間に接続されたコンデンサＣｎとにより形成されている。本実施形態では、コンデンサＣ１〜Ｃｍの容量値は全て同じであるとする。

スイッチ３３[ｎ]はスイッチ制御信号生成部２７から出力されるスイッチ制御信号ａによりオン−オフし、スイッチ３４[ｎ]は制御信号生成部２７から出力されるスイッチ制御信号ｂ[ｎ−１]によりオン−オフする。スイッチ３３[１]〜３３[ｍ]は第１のスイッチの一例であり、スイッチ３４[１]〜３４[ｍ]は第２のスイッチの一例である。

後段部２３ｂは、例えばノードＮ２と接地との間に接続されたコンデンサＣｐと、ノードＮ２と接地との間に直列に接続された抵抗Ｒｓ及びコンデンサＣｓとにより形成され、コンデンサＣｐ，Ｃｓに蓄積された電荷により制御電圧Ｖctrlを発生する。

ＶＣＯ２４は、ローパスフィルタ２３から出力される制御電圧Ｖctrlに応じた周波数のクロックＸを出力する。また、分周器２５は、クロックＸを分周した信号を、フィードバッククロックＦＢとして出力する。このフィードバッククロックＦＢは、前述したように位相比較器２１に入力される。

ロック検出器２６は、位相比較器２１から与えられる信号から当該ＰＬＬ回路がロック状態か否かを判定し、その結果に応じて状態変化するロック検出信号Ｌを出力する。本実施形態では、ロックしていると判定したときにはロック検出信号Ｌが“Ｈ”となり、ロックしていないと判定したときにはロック検出信号Ｌが“Ｌ”になる。

スイッチ制御部２７は、スイッチ制御信号生成部３６と、５入力ＯＲ回路３７と、ｍ個の２入力ＯＲ回路３８[１]〜３８[ｍ]とを有する。５入力ＯＲ回路３７は、ロック検出信号Ｌの反転信号と、位相比較器２１から出力されるアップ信号ＵＰ０、ダウン信号ＤＮ０、アップ信号ＵＰ及びダウン信号ＤＮとを入力し、スイッチ制御信号ａを出力する。このスイッチ制御信号ａは、前述したように、ローパスフィルタ２３内のスイッチ３３[１]〜３３[ｍ]をオン−オフする信号である。スイッチ制御信号ａは、第１のスイッチ制御信号の一例である。

スイッチ制御信号生成部３６は、例えば図６に示すように、スイッチ制御用クロックＳＣＫを入力し、スイッチ制御信号ａによりリセットされるｍ段のシフトレジスタにより形成される。図６ではシフトレジスタがｍ個のＤ型フリップフロップにより形成された例を示している。なお、図６において、1'b1は“Ｈ”の信号である。

スイッチ制御信号生成部３６からは、スイッチ制御信号ｂo[０]〜ｂo[ｍ−１]が出力される。２入力ＯＲ回路３８[ｎ]（但し、ｎは１〜ｍの間の整数）は、スイッチ制御信号ｂo[ｎ−１]とロック検出信号Ｌの反転信号とを入力し、スイッチ制御信号ｂ[ｎ−１]を出力する。スイッチ制御信号ｂ[ｎ−１]は、第２のスイッチ制御信号の一例である。

図７は、スイッチ制御用クロックＳＣＫと入力クロックＣＫとの関係を示す図である。本実施形態では、図７に示すように、基準発振器２８から出力される基準クロックをスイッチ制御用クロックＳＣＫとし、スイッチ制御用クロックＳＣＫを分周器２９で分周した信号を入力クロックＣＫとしている。

図８は、本実施形態に係るＰＬＬ回路の動作を示すタイミングチャートである。但し、ここでは、分周器２９の分周数Ｋを４（Ｋ＝４）とし、電荷蓄積回路の数ｍを３（ｍ＝３）とし、分周器２５の分周数（逓倍数）Ｎを８（Ｎ＝８）としている。

ＰＬＬ回路がロックしていないときは、ロック検出器２６から出力されるロック検出信号Ｌは“Ｌ”である。このため、５入力ＯＲ回路３７から出力されるスイッチ制御信号ａは“Ｈ”となり、スイッチ制御信号ｂ[０]〜ｂ[２]も“Ｈ”となる。

これにより、ローパスフィルタ２３内のスイッチ３３[１]〜３３[３]，３４[１]〜３４[３]はいずれもオンになり、チャージポンプ電流Ｉcpはこれらのスイッチ３３[１]〜３３[３]，３４[１]〜[３]を介してローパスフィルタ２３の後段部２３ｂに入力される。そして、後段部２３ｂのコンデンサＣｐ，Ｃｓにはチャージポンプ電流Ｉcpに応じた電荷が蓄積され、その電荷に応じた電圧が制御電圧ＶctrlとしてＶＣＯ２４に与えられる。位相比較器２１は、入力クロックＣＫとフィードバッククロックＦＢとの位相差が小さくなるようにチャージポンプ電流Ｉcpを調整する。

図８に示す例では、時刻ｔでＰＬＬ回路がロック（位相同期）している。ＰＬＬ回路がロックすると、ロック検出信号Ｌが“Ｈ”になり、スイッチ制御部２７から出力されるスイッチ制御信号ａ及びスイッチ制御信号ｂ[０]〜ｂ[２]が入力クロックＣＫに同期して変化する。すなわち、チャージポンプ電流Ｉcpが流れるときにはスイッチ制御信号ａが“Ｈ”であるので、スイッチ３３[１]〜３３[３]はオン、スイッチ３４[１]〜３４[３]はオフとなる。これにより、チャージポンプ電流ＩcpがコンデンサＣ１〜Ｃ３に流れ、それらのコンデンサＣ１〜Ｃ３にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。

その後、スイッチ制御信号ａが“Ｌ”になり、スイッチ３３[１]〜３３[３]がいずれもオフになる。次に、スイッチ制御用クロックＳＣＫに同期してスイッチ制御信号ｂ[０], ｂ[１], ｂ[２]が順次“Ｈ”になり、スイッチ３４[１]〜３４[３]が順次オンになって、コンデンサＣ１，Ｃ２，Ｃ３から後段部２３ｂに順次電荷が移動する。

つまり、本実施形態では、ロック状態になるとチャージポンプ電流Ｉcpによる電荷を３回に分けてローパスフィルタ２３の後段部２３ｂに伝達し、制御電圧Ｖctrlの変動（図８中にΔＶで示す）を穏やかにしている。これにより、制御電圧Ｖctrlの変動に起因するレファレンススプリアス及びレファレンススプリアスに起因するジッタを大幅に低減することができる。

（変形例１）
図９は、第１の実施形態の変形例１に係るＰＬＬ回路を示す回路図である。図９において、図５と同一物には同一符号を付して、その詳細な説明を省略する。

上述の第１の実施形態では、図７に示すように、基準発振器２８から与えられる基準クロックをスイッチ制御信号ＳＣＫとし、分周器２９により基準クロックを分周した信号を入力クロックＣＫとしている。この場合、入力クロックＣＫの周波数を高くしようとすると、それよりも高周波の基準クロックを発生する基準発振器が必要になる。

そこで、変形例１では、図９のように、ＶＣＯ２４から出力されるクロックＸをスイッチ制御信号としてスイッチ制御部２７に供給する。図９において、図５と同一物には同一符号を付している。

図１０は、変形例１に係るＰＬＬ回路の動作を示すタイミングチャートである。ここでは、チャージポンプ電流Ｉcpが流れるタイミングを考慮して、電荷蓄積回路の数ｍを分周器２５の分周数Ｎよりも１だけ少なくしている。すなわち、電荷蓄積回路の数ｍを７（ｍ＝７）とし、分周器２５の分周数（逓倍数）Ｎを８（Ｎ＝８）としている。

変形例１では、入力クロックＣＫの１周期の間に出力クロックＸは８周期が経過するが、８周期のうちの７周期でコンデンサＣ１〜Ｃ７に蓄積された電荷が順次後段部２３ｂに伝達される。これにより、制御電圧Ｖctrlの変動が穏やかになり、制御電圧Ｖctrlの変動（図１０中にΔＶで示す）に起因するレファレンススプリアス及びレファレンススプリアスに起因するジッタを大幅に低減することができる。

（変形例２）
図１１は、変形例２に係るＰＬＬ回路のローパスフィルタを示す回路図である。なお、変形例２が第１の実施形態と異なる点はローパスフィルタの構造が異なることにあり、その他の構造は基本的に第１の実施形態と同様であるので、ここでは重複する部分の説明を省略する。

変形例２では、ローパスフィルタ２３の前段部２３ａと後段部２３ｂとの間に、時定数調整部２３ｃを設けている。この時定数調整部２３ｃはｍ個の時定数調整回路を有し、各時定数調整回路は抵抗４１[ｎ]（但し、ｎは１〜ｍの間の整数）と、抵抗４１[ｎ]に並列に接続されたスイッチ４２[ｎ]とを有する。スイッチ４２[ｎ]は第３のスイッチの一例である。

スイッチ制御部２７は、第１の実施形態ではｂ[０]〜ｂ[ｍ−１]を生成していたのに対して、本実施形態ではｂ[０]〜ｂ[ｍ]を生成する。スイッチ制御信号生成部３６は、実施例１ではｍ段のシフトレジスタにより形成されているが、本実施例においてはｍ＋１段のシフトレジスタにより形成され、スイッチ制御信号ｂｏ１[０]〜ｂｏ１[ｍ]を生成する。

スイッチ４２[ｎ]は、スイッチ制御部２７から出力されるスイッチ制御信号ｂ１[ｎ]によりオン−オフする。すなわち、スイッチ制御信号ｂ[ｎ−１]によりスイッチ３４[ｎ]がオンになると、コンデンサＣｎに蓄積されている電荷が抵抗４１[ｎ]を介して後段部２３ｂに伝達される。その後、スイッチ制御信号ｂ[ｎ]によりスイッチ４２[ｎ]がオンになり、ノードＮ２の電位がノードＶｎの電位と同じになる。

本実施形態では、上述したようにコンデンサＣｎに蓄積されている電荷が抵抗４１[ｎ]を介して後段部２３ｂに伝達されるため、後段部２３ｂへの急激な電荷の移動が抑制される。これにより、制御電圧Ｖctrlの電圧変動がより一層緩やかになり、レファレンススプリアスをより一層低減できる。

（変形例３）
図１２は、変形例３に係るＰＬＬ回路の位相比較器及びスイッチ制御部を示す回路図である。変形例３が前述の第１の実施形態と異なる点はスイッチ制御部の構造が異なる点にあり、その他の構造は基本的に第１の実施形態と同様であるので、ここでは重複する部分の説明は省略する。

スイッチ制御部２７は、スイッチ制御信号生成部４５と、４入力ＯＲ回路４６とを有する。４入力ＯＲ回路４６は、位相比較器２１からアップ信号ＵＰ０、ダウン信号ＤＮ０、アップ信号ＵＰ及びダウン信号ＤＮを入力し、ローパスフィルタ２３のスイッチ３３[１]〜３３[ｍ]をオン−オフするスイッチ制御信号ａを出力する。

スイッチ制御信号生成部４５は、ＶＣＯ２４から出力されるクロックＸと、入力クロックＣＫ、アップ信号ＵＰ０及びスイッチ制御信号ａとを入力し、スイッチ制御信号ｂ[０]〜ｂ[ｍ−１]を出力する。

図１３は、スイッチ制御部２７の構造を示す回路図である。この図１３のように、スイッチ制御部２７は、ｍ段のシフトレジスタ５１と、リセット信号生成部５２と、制御信号生成部５３と、出力部５４とを有する。シフトレジスタ５１はｍ個のＤ型フリップフロップにより形成され、ＶＣＯ２４から出力されるクロックＸからスイッチ制御信号ｂｏ[０]〜ｂｏ[ｍ−１]を生成する。図１３において、1'b1は“Ｈ”の信号である。

リセット信号生成部５２は、２個のＤ型フリップフロップと、複数（図１３では４個）のバッファにより形成された遅延回路と、１個のＯＲ回路とにより形成されている。このリセット信号生成部５２は、スイッチ制御信号ａ及びクロックＸを入力し、シフトレジスタ５１をリセットするリセット信号ＲＡを生成する。

また、制御信号生成部５３は、Ｄ型フリップフロップと、複数（図１３では８個）のバッファにより形成された遅延回路とを有する。この制御信号生成部５３は、アップ信号ＵＰ０及び入力クロックＣＫを入力し、制御信号ＲＤを出力する。

出力部５４は、ｍ個のＯＲ回路により形成されている。この出力部５４は、シフトレジスタ５１から出力されるスイッチ制御信号ｂｏ[０]〜ｂｏ[ｍ−１]と制御信号生成部５３から出力される制御信号ＲＤとを入力し、所定のタイミングで順次“Ｌ”から“Ｈ”に変化するスイッチ制御信号ｂ[０]〜ｂ[ｍ−１]を出力する。

図１４〜図１６は、変形例３に係るＰＬＬ回路の動作を示すタイミングチャートである。ここでは、変形例１と同様に、ローパスフィルタ２３内の電荷蓄積回路の数ｍを７（ｍ＝７）とし、分周器２５の分周数（逓倍数）Ｎを８（Ｎ＝８）としている。図１４は出力周波数が所望の周波数よりも低い場合を示し、図１５は出力周波数が所望の周波数よりも高い場合を示している。また、図１６は位相同期したときの動作を示している。

これらの図１４〜図１６からわかるように、変形例３では位相同期していない状態でもスイッチ制御部２７が動作する。

出力周波数が所望の周波数より低い場合は、図１４のように、アップ信号ＵＰが“Ｈ”の期間が長い。アップ信号ＵＰが“Ｈ”の期間はスイッチ制御信号ａも“Ｈ”である。また、制御信号生成部５３では、入力クロックＣＫを遅延した信号ＤＣＫが立ち上がる際にアップ信号ＵＰ０が“Ｈ”であると、制御信号ＲＤは“Ｈ”となる。これにより、スイッチ制御信号ｂ[０]〜ｂ[６]はいずれも“Ｈ”になる。そして、チャージポンプ２２から出力されるチャージポンプ電流Ｉcpがスイッチ３３[１]〜３３[７]，３４[１]〜３４[７]を介してローパスフィルタ２３の後段部２３ｂに伝達され、制御電圧Ｖctrlが上昇する。その結果、ＶＣＯ２４から出力されるクロックＸの周波数が上昇する。

出力周波数が所望の周波数がより高い場合は、図１５のように、ダウン信号ＤＮが“Ｈ”の期間が長い。ダウン信号ＤＮが“Ｈ”の期間はスイッチ制御信号ａも“Ｈ”である。スイッチ制御信号ａが立ち上がった後、クロックＸが立ち上がると、複数（図１３では４個）のバッファによる遅延時間経過後、制御信号ＲＢは０にリセットされる。これにより、制御信号ＲＡも“Ｌ”になって、シフトレジスタ５１のリセットが解除される。そして、ダウン信号ＤＮが“Ｈ”の期間であっても、スイッチ制御信号ｂ[０]〜ｂ[６]が順次“Ｈ”になり、スイッチ３４[０]〜３４[ｍ]が順次オンになる。これにより、チャージポンプ２２から出力されたチャージポンプ電流Ｉcpがスイッチ３４[１]〜３４[７]を介してローパスフィルタ２３の後段部２３ｂに伝達され、制御電圧Ｖctrlが下降する。その結果、ＶＣＯ２４から出力されるクロックＸの周波数が減少する。

位相同期している状態では、図１６のように、アップ信号ＵＰ及びダウン信号ＤＮは細いパルスになる。また、位相同期している状態では、スイッチ制御信号ａが“Ｈ”になってチャージポンプ電流Ｉcpに応じた電荷がコンデンサＣ[１]〜Ｃ[７]に蓄積される。その後、スイッチ制御信号ａが“Ｌ”になり、スイッチ制御信号ｂ[０]〜ｂ[７]が順次“Ｈ”になって、コンデンサＣ[１]〜Ｃ[７]に蓄積された電荷が順次後段部２３ｂに転送される。

第１の実施形態に係るＰＬＬ回路では、外乱等の要因により急激に周波数が変化することがあっても、ロックが外れればロック検出器２６が動作してスイッチ３３[１]〜３３[ｍ]，３４[１]〜３４[ｍ]がオンになり、ロック状態に復帰する。但し、ロックが外れてもすぐにロック検出器２６が動作しない場合は、クロックＸが不安定な期間が長くなる。

これに対し、変形例３のＰＬＬ回路では、位相同期していない状態でもスイッチ制御部２７が動作しているため、何らかの要因によりロックが外れても、すぐにロック状態に復帰する。

（変形例４）
第１の実施形態では、ローパスフィルタ２３の後段部２３ｂが、ノードＮ２と接地との間に接続されたコンデンサＣｐと、ノードＮ２と接地との間に直列に接続された抵抗Ｒｓ及びコンデンサＣｓとにより形成されている例を示している（図５参照）。しかし、後段部２３ｂは、図５に示す回路に限定されるものではなく、他の回路により形成されていてもよい。

図１７は、後段部２３ｂが、コンデンサＣｐ，Ｃｓ，Ｃｚと抵抗Ｒｓ，Ｒｚとにより形成された例を示している。コンデンサＣｐはノードＮ２と接地との間に接続され、抵抗Ｒｓ及びコンデンサＣｓはノードＮ２と接地との間に直列に接続されている。また、抵抗ＲｚはノードＮ２とノードＮ３（出力端子）との間に接続されており、コンデンサＣｚはノードＮ３と接地との間に接続されている。

（第２の実施形態）
図１８は、第２の実施形態に係るＰＬＬ回路の位相比較器、チャージポンプ、スイッチ制御部及びローパスフィルタを示す回路図である。また、図１９は、チャージポンプ及び位相比較器を示す回路図である。なお、本実施形態が第１の実施形態と異なる点は、スイッチ制御部及びローパスフィルタの構造が異なることにあり、その他の構造は基本的に第１の実施形態と同様であるので、重複する部分の説明を省略する。

図１８に示すように、位相比較器２１は、位相比較部３１とバッファ３２ａ，３２ｂとを有する。位相比較部３１は、入力クロックＣＫ及びフィードバッククロックＦＢを入力し、入力クロックＣＫ及びフィードバッククロックＦＢの位相差に応じてアップ信号ＵＰ０及びダウン信号ＤＮ０を出力する。バッファ３２ａは、アップ信号ＵＰ０を入力し、アップ信号ＵＰを出力する。また、バッファ３２ｂは、ダウン信号ＤＮ０を入力し、ダウン信号ＤＮ０を出力する。

チャージポンプ２２は、図１９に示すように、電源ラインＶddと出力端子との間に直列に接続されたスイッチ５８ａ及び電流源５９ａと、出力端子と接地との間に直列に接続されたスイッチ５８ｂ及び電流源５９ｂとを有する。スイッチ５８ａは位相比較器２１から出力されるアップ信号ＵＰによりオン−オフし、スイッチ５８ｂは位相比較器２１から出力されるダウン信号ＤＮによりオン−オフする。そして、チャージポンプ２２は、位相比較器２１から出力されるアップ信号ＵＰ及びダウン信号ＤＮに応じたチャージポンプ電流Ｉcpを出力する。

スイッチ制御部２７は、図１８に示すように、入力クロックＣＫと、ＶＣＯ２４（図５参照）から出力されるクロックＸと、位相比較器２１から出力されるアップ信号ＵＰ０、ダウン信号ＤＮ０、アップ信号ＵＰ及びダウン信号ＤＮを入力する。そして、これらの信号に応じて、スイッチ制御信号ａ１〜ａ３及びスイッチ制御信号ｂ１[０]〜ｂ１[ｍ]，ｂ２[０]〜ｂ２[ｍ]，ｂ３[０]〜ｂ３[ｍ]を出力する。

ローパスフィルタ２３は、前段部２３ａ、時定数調整部２３ｃ及び後段部２３ｂを有する。前段部２３ａには分周器２５の分周数の倍数又は約数に等しい数の電荷蓄積回路が設けられている。本実施形態では、分周器２５の分周数Ｎの３倍の電荷蓄積回路が設けられているものとする。それらの電荷蓄積回路は、図１９に示すように、３つのグループに分けられている。

第１のグループは、ｍ個のスイッチ６１[１，１]〜６１[１，ｍ]と、ｍ個のスイッチ６２[１，１]〜６２[１，ｍ]と、ｍ個のコンデンサＣ１[１]〜Ｃ１[ｍ]とを有する。スイッチ６１[１，ｎ]（但し、ｎは１〜ｍの間の整数）とスイッチ６２[１，ｎ]とは直列に接続されており、コンデンサＣ１[ｎ]はスイッチ６１[１，ｎ]とスイッチ６２[１，ｎ]との間のノードＶ１[ｎ]と接地との間に接続されている。スイッチ６１[１，１]〜６１[１，ｍ]はスイッチ制御信号ａ１によりオン−オフし、スイッチ６２[１，ｎ]はスイッチ制御信号ｂ１[ｎ−１]によりオン−オフする。

これと同様に、第２のグループも、ｍ個のスイッチ６１[２，１]〜６１[２，ｍ]と、ｍ個のスイッチ６２[２，１]〜６２[２，ｍ]と、ｍ個のコンデンサＣ２[１]〜Ｃ２[ｍ]とを有する。スイッチ６１[２，ｎ]（但し、ｎは１〜ｍの間の整数）とスイッチ６２[２，ｎ]とは直列に接続されており、コンデンサＣ２[ｎ]はスイッチ６１[２，ｎ]とスイッチ６２[２，ｎ]との間のノードＶ２[ｎ]と接地との間に接続されている。スイッチ６１[２，１]〜６１[２，ｍ]はスイッチ制御信号ａ２によりオン−オフし、スイッチ６２[２，ｎ]はスイッチ制御信号ｂ２[ｎ−１]によりオン−オフする。

また、第３のグループも、ｍ個のスイッチ６１[３，１]〜６１[３，ｍ]と、ｍ個のスイッチ６２[３，１]〜６２[３，ｍ]と、ｍ個のコンデンサＣ３[１]〜Ｃ３[ｍ]とを有する。スイッチ６１[３，ｎ]（但し、ｎは１〜ｍの間の整数）とスイッチ６２[３，ｎ]とは直列に接続されており、コンデンサＣ３[ｎ]はスイッチ６１[３，ｎ]とスイッチ６２[３，ｎ]との間のノードＶ３[ｎ]と接地との間に接続されている。スイッチ６１[３，１]〜６１[３，ｍ]はスイッチ制御信号ａ３によりオン−オフし、スイッチ６２[３，ｎ]はスイッチ制御信号ｂ３[ｎ−１]によりオン−オフする。

本実施形態では、コンデンサＣ１[１]〜Ｃ１[ｍ]，Ｃ２[１]〜Ｃ２[ｍ]，Ｃ３[１]〜Ｃ３[ｍ]の容量値が全て同じであるとする。

時定数調整部２３ｃも、前段部２３ａに対応して３つのグループに分割されている。第１のグループは、ｍ個の抵抗Ｒ１[１]〜Ｒ１[ｍ]と、ｍ個のスイッチ６３[１，１]〜６３[１，ｍ]とを有する。抵抗Ｒ１[ｎ]（但し、ｎは１〜ｍの間の整数）とスイッチ６３[１，ｎ]とは、前段部２３ａのスイッチ６２[１，ｎ]と後段部２３ｂとの間に並列に接続されている。スイッチ６３[１，ｎ]はスイッチ制御信号ｂ１[ｎ]によりオン−オフする。

これと同様に、第２のグループは、ｍ個の抵抗Ｒ２[１]〜Ｒ２[ｍ]と、ｍ個のスイッチ６３[２，１]〜６３[２，ｍ]とを有する。抵抗Ｒ２[ｎ]とスイッチ６３[２，ｎ]とは、前段部２３ａのスイッチ６２[２，ｎ]と後段部２３ｂとの間に並列に接続されている。スイッチ６３[２，ｎ]は、スイッチ制御信号ｂ２[ｎ]によりオン−オフする。

また、第３のグループは、ｍ個の抵抗Ｒ３[１]〜Ｒ３[ｍ]と、ｍ個のスイッチ６３[３，１]〜６３[３，ｍ]とを有する。抵抗Ｒ３[ｎ]とスイッチ６３[３，ｎ]とは、前段部２３ａのスイッチ６２[３，ｎ]と後段部２３ｂとの間に並列に接続されている。スイッチ６３[３，ｎ]は、スイッチ制御信号ｂ３[ｎ]によりオン−オフする
後段部２３ｂは、第１の実施形態と同様に、例えばコンデンサＣｐ，Ｃｓ及び抵抗Ｒｓにより形成されている（図５参照）。

図２０は、本実施形態のスイッチ制御部２７の構造を示す回路図である。この図２０に示すように、スイッチ制御部２７は、３個の放電制御部７１ａ〜７１ｃと、６入力ＯＲ回路７２と、２入力ＯＲ回路７３と、Ｄ型フリップフロック７４と、複数のバッファにより形成されたディレイ回路７５と、ＮＡＮＤ回路７６と、３進カウンタ７７と，２入力ＡＮＤ回路７８ａ〜７８ｃ，７９ａ〜７９ｃとを有する。

６入力ＯＲ回路７２は、ダウン信号ＤＮ０、アップ信号ＵＰ０、アップ信号ＵＰ，アップ信号ＵＰ２、ダウン信号ＤＮ及びダウン信号ＤＮ２を入力し、アップダウン信号ＵＤを出力する。なお、アップ信号ＵＰ２はアップ信号ＵＰを入力したバッファから出力される信号であり、ダウン信号ＤＮ２はダウン信号ＤＮを入力したバッファから出力される信号である。

２入力ＯＲ回路７３は、アップ信号ＵＰ２及びダウン信号ＤＮ２を入力し、アップダウン信号ＵＤ２を出力する。Ｄ型フリップフロップ７４は、２入力ＯＲ回路７３の出力（ＵＤ２）と入力クロックＣＫとを入力する。そして、このＤ型フリップフロップ７４の出力は、ディレイ回路７５を介してＤ型フリップフロップ７４のリセットＲＳＴに入力される。ＮＡＮＤ回路７６は６入力ＯＲ回路７２の出力とディレイ回路７５の出力を反転した信号とを入力し、アップダウンクロックＵＤＣを出力する。３進カウンタ７７は、ＮＡＮＤ回路７６から出力されるアップダウンクロックＵＤＣをカウントし、信号Ｑ[０]，Ｑ[１]を出力する。

ＡＮＤ回路７８ａは、３進カウンタ７７の出力信号Ｑ[０]と、出力信号Ｑ[１]を反転した信号とを入力し、信号ＥＮ１を出力する。また、ＡＮＤ回路７８ｂは、３進カウンタ７７の出力信号Ｑ[１]と、出力信号Ｑ[０]を反転した信号とを入力し、信号ＥＮ２を出力する。更に、ＡＮＤ回路７８ｃは、３進カウンタ７７の出力信号Ｑ[０]，Ｑ[１]を入力し、信号ＥＮ３を出力する。

ＡＮＤ回路７９ａは、アップダウン信号ＵＤと信号ＥＮ１とを入力し、スイッチ制御信号ａ１を出力する。また、ＡＮＤ回路７９ｂは、アップダウン信号ＵＤと信号ＥＮ２とを入力し、スイッチ制御信号ａ２を出力する。更に、ＡＮＤ回路７９ｃは、アップダウン信号ＵＤと信号ＥＮ３とを入力し、スイッチ制御信号ａ３を出力する。

放電制御部７１ａは、ＯＲ回路７３の出力（アップダウン信号ＵＤ２）と、スイッチ制御信号ａ１と、入力クロックＣＫと、ＶＣＯ２４から出力されるクロックＸとを入力し、スイッチ制御信号ｂ１[１，０]〜ｂ１[１，ｍ]を出力する。

これと同様に、放電制御部７１ｂは、ＯＲ回路７３の出力（アップダウン信号ＵＤ２）と、スイッチ制御信号ａ２と、入力クロックＣＫと、ＶＣＯ２４から出力されるクロックＸとを入力し、スイッチ制御信号ｂ２[１，０]〜ｂ２[１，ｍ]を出力する。また、放電制御部７１ｃは、ＯＲ回路７３の出力（アップダウン信号ＵＤ２）と、スイッチ制御信号ａ３と、入力クロックＣＫと、ＶＣＯ２４から出力されるクロックＸとを入力し、スイッチ制御信号ｂ３[１，０]〜ｂ３[１，ｍ]を出力する。

図２１は、放電制御部７１ａ〜７１ｃの構造を示す回路図である。

放電制御部７１ａ〜７１ｃはいずれも、出力クロック同期制御信号生成部８１と、ＡＮＤ回路８２と、Ｄ型フリップフロップ８３，８４，８６と、ＯＲ回路８５と、ディレイ回路８７と、ｍ個の３入力ＯＲ回路８８[１]〜８８[ｍ]とを有する。

出力クロック同期制御信号生成部８１は、スイッチ制御信号ａ（ａ１，ａ２又はａ３）とクロックＸとを入力し、信号ｂｏ[０]〜ｂｏ[ｍ]を出力する。ＡＮＤ回路８２は、アップダウン信号ＵＤ２及びスイッチ制御信号ａを入力する。Ｄ型フリップフロップ８３は、1'b1（“Ｈ”）とＡＮＤ回路８２の出力とを入力し、信号RBP１を出力する。Ｄ型フリップフロップ８４は信号RBP1と入力クロックＣＫとを入力し、信号RBP2を出力する。この信号RBP2は、ＯＲ回路８５及びＤ型フリップフロップ８３のリセット端子に入力される。

ＯＲ回路８５は信号RBP２とＤ型フリップフロップ８６の出力とを入力する。また、Ｄ型フリップフロップ８６は、ＯＲ回路８５の出力と入力クロックＣＫとを入力する。このＤ型フリップフロップ８６の出力は、複数のバッファにより形成されたディレイ回路８７を介して３入力ＯＲ回路８８[１]〜８８[ｍ]に、信号ＲＢとして入力される。

３入力ＯＲ回路８８[ｎ]（但し、ｎは１〜ｍの間の整数）は、信号ＲＢと、スイッチ制御信号ａの反転信号と、出力クロック同期制御信号生成部８１から出力される信号ｂｏ[ｎ]とを入力し、スイッチ制御信号ｂ[ｎ−１]を出力する。

図２２は、出力クロック同期制御信号生成部８１の構造を示す回路図である。この図２２に示すように、出力クロック同期制御信号生成部８１は、信号1'b1（“Ｈ”）及びクロックＸを入力し、スイッチ制御信号ａによりリセットされるｍ＋１個のＤ型フリップフロップにより形成されたシフトレジスタである。

第１の実施形態では、チャージポンプ電流Ｉcpによる電荷をローパスフィルタ２３の前段部２３ａの各コンデンサＣ１〜Ｃｍに蓄積し、それらの電荷をｍ回に分けて後段部２３ｂに伝達している。この場合、コンデンサＣ１〜Ｃｍに蓄積された電荷を後段部２３ｂに伝達し終わる前に次のチャージポンプ電流Ｉcpが供給されるタイミングが来てしまうと、ＶＣＯ２４から出力されるクロックＸが所望のクロックからずれてしまう。

そこで、本実施形態では、チャージポンプ電流Ｉcpによる電荷を蓄積するグループと、後段部２３ｂに電荷を供給するグループとを分けている。これにより、ＶＣＯ２４から出力されるクロックＸのずれをより確実に防止できる。

図２３は、位相同期状態におけるタイミングチャートを示す図である。但し、ここでは分周器２５の分周数（逓倍数）Ｎを４（Ｎ＝４）としている。また、各グループの電荷蓄積回路の数ｍを４（ｍ＝Ｎ＝４）としている。

時刻ｔ１でスイッチ制御信号ａ１が“Ｈ”になると、スイッチ６１[１]〜６１[４]がオンになり、コンデンサＣ１[１]〜Ｃ１[４]にチャージポンプ電流Ｉcpに応じた電荷が蓄積されて、ノードＶ１[１]〜Ｖ１[４]の電圧が同じになる。

その後、スイッチ制御信号ｂ１[０]〜ｂ１[３]が順次“Ｈ”になり、コンデンサＣ１[１]〜Ｃ１[４]に蓄積された電荷がスイッチ６２[１，１]〜６２[１，４]及び時定数調整部２３ｃを介して後段部２３ｂに伝達される。このとき、スイッチ６２[１，ｎ]がオンになった後にクロックＸの１周期分だけ遅れてスイッチ６３[１，ｎ]をオンにすることで、抵抗Ｒ１[１]〜Ｒ１[ｍ]によって、前段部２３ａから後段部２３ｂに電荷が流れる際の時定数を調整し、制御電圧Ｖctrlの変動をより一層抑制する。この時定数は、例えば出力周期の１／１０〜１／２程度とすることが好ましい。

本実施形態では、時刻ｔ２でスイッチ制御信号ａ２が“Ｈ”になり、チャージポンプ２２からコンデンサＣ２[１]〜Ｃ２[４]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。このとき、コンデンサＣ１[４]には後段部２３ｂに供給する電荷が残っているが、スイッチ６２[２，１]がオンになる前にコンデンサＣ１[４]の電荷の移動は完了する。このため、制御電圧Ｖctrlを所定の電圧にすることができ、レファレンススプリアスが抑制される。

時刻ｔ２から時刻ｔ３の間にコンデンサＣ２[１]〜Ｃ２[４]にチャージポンプ電流Ｉcpに応じた電荷が蓄積され、その電荷がスイッチ６２[２，１]〜６２[２，４]を介して順次後段部２３ｂに送られる。また、時刻ｔ３から時刻ｔ４の間にコンデンサＣ３[１]〜Ｃ３[４]にチャージポンプ電流Ｉcpに応じた電荷が蓄積され、その電荷がスイッチ６２[３，１]〜６２[３，４]を介して順次後段部２３ｂに送られる。

本実施形態においても、チャージポンプ２２から供給されるチャージポンプ電流Ｉcpに応じた電荷を複数のコンデンサに同時に蓄積し、その後順番に後段部２２ｂに供給するので、位相同期状態における制御電圧Ｖctrlの変動が抑制される。また、位相同期状態において制御電圧Ｖctrlは若干変動するものの、制御電圧Ｖctrlの変動は出力クロックＸに同期しているので、各出力周期における制御電圧Ｖctrlの変動の仕方は同じである。このため、制御電圧Ｖctrlの変動によるクロックＸのジッタは殆ど無視することができる。

図２４は、本実施形態に係るＰＬＬ回路と比較例のＰＬＬ回路の制御電圧及び出力周波数の変動を比較して示す図である。比較例１は、ＶＣＯと、位相比較器と、チャージポンプとにより形成された一般的なＰＬＬ回路である。また、比較例２は図２に示すループフィルタを有するＰＬＬ回路であり、比較例３は図１に示すＰＬＬ回路である。

比較例１のＰＬＬ回路では、入力周期毎にチャージポンプ電流ＩcpがＶＣＯに流れ、出力クロックＸの周波数（Freq）が変動する。比較例２のＰＬＬ回路では、複数のコンデンサを使用していても、位相同期状態ではチャージポンプ電流Ｉcpが流れるのは位相比較のタイミングのみであるので、チャージポンプ電流Ｉcpによる電荷が蓄積されるコンデンサは１個又は２個のみである。このため、レファレンススプリアスを低減する効果はほとんど得られない。

比較例３は、サンプリングクロックとして入力クロックの２倍の周波数のクロックを使用した例を示している。この場合、比較例１に比べて出力クロックＸの周波数の変動は減るものの、十分ではない。

これらの比較例１〜３に比べ、本実施形態に係るＰＬＬ回路（実施例）では、制御電圧Ｖctrlの変動が出力クロックＸに同期するため、出力クロックＸの周波数の変動は殆ど生じない。

また、比較例１のＰＬＬ回路では、チャージポンプ電流が短い時間でオン−オフして過渡的に大きな電流が流れ、制御電圧Ｖctrlの一時的な変動が大きくなることがある。これに対し、本実施形態では、チャージポンプ電流Ｉcpに基づく電荷を複数のコンデンサに同時に蓄積し、それらのコンデンサに蓄積した電荷を順番に転送するので、制御電圧Ｖctrlの過渡的な変動が抑制される。

なお、本実施形態では、スイッチ制御部２７や複数のコンデンサＣ１[１]〜Ｃ１[ｍ]，Ｃ２[１]〜Ｃ２[ｍ]，Ｃ３[１]〜Ｃ３[ｍ]が必要であるため、チップ面積が増加することが考えられる。チップ面積の増加の割合は逓倍数Ｎに依存するが、本実施形態ではコンデンサＣ１[１]〜Ｃ１[ｍ]，Ｃ２[１]〜Ｃ２[ｍ]，Ｃ３[１]〜Ｃ３[ｍ]の容量値が小さくてよいため、チップ面積が大幅に増加することはない。また、本実施形態ではスイッチ制御部２７が必要になるが、スイッチ制御部２７は論理回路により形成され、アナログ回路に比べて必要とする面積が小さいので、スイッチ制御部２７によりチップ面積が大幅に増加することもない。

上述の第２の実施形態では前段部２３ａを３つのグループに分割しているが、前段部２３ａの分割数を２又は４以上としてもよい。

位相のずれが大きい場合の動作は、以下の第３の実施形態において、図２７に示すタイミングチャートを用いて説明する。図２７は、チャージポンプ電流Ｉcpの極性が逆になること以外は、本実施形態と同一である。

（第３の実施形態）
図２５は、第３の実施形態に係るＰＬＬ回路のチャージポンプ及びローパスフィルタを示す回路図である。本実施形態が第２の実施形態と異なる点は、チャージポンプ及びローパスフィルタの構造が異なることにあり、その他の構造は基本的に第２の実施形態と同様であるので、図２５において図１９と同一物には同一符号を付して、その詳細な説明は省略する。

本実施形態では、ローパスフィルタ２３の後段部２３ｂが、オペアンプ９０と、コンデンサＣｐ，Ｃｓ及び抵抗Ｒｓとにより形成されている。オペアンプ９０の反転入力端子（−）は時定数調整部２３ｃの出力に接続され、非反転入力端子（＋）は基準電圧Ｖrefが供給される電源ラインに接続されている。また、コンデンサＣｐはオペアンプ９０の出力端子と反転入力端子との間に接続され、抵抗Ｒｓ及びコンデンサＣｓはオペアンプ９０の出力端子と基準電圧Ｖrefが供給される電源ラインとの間に直列に接続されている。なお、抵抗Ｒｓ及びコンデンサＣｓは、オペアンプ９０の出力端子と接地との間に接続されていてもよい。

チャージポンプ２２は、第２の実施形態と同様に、電源ラインＶddと出力端子との間に直列に接続されたスイッチ５８ａ及び電流源５９ａと、出力端子と接地との間に直列に接続されたスイッチ５８ｂ及び電流源５９ｂとを有する。但し、第２の実施形態ではスイッチ５８ａがアップ信号ＵＰによりオン−オフし、スイッチ５８ｂがダウン信号ＤＮによりオン−オフしていた。これに対し、本実施形態では、スイッチ５８ａはダウン信号ＤＮによりオン−オフし、スイッチ５８ｂはアップ信号ＵＰによりオン−オフする。

また、第２の実施形態ではコンデンサＣ１[ｎ]，Ｃ２[ｎ]，Ｃ３[ｎ]がノードＶ１[ｎ]，Ｖ２[ｎ]，Ｖ３[ｎ]と接地との間に接続されていた。これに対し、本実施形態ではコンデンサＣ１[ｎ]，Ｃ２[ｎ]，Ｃ３[ｎ]はノードＶ１[ｎ]，Ｖ２[ｎ]，Ｖ３[ｎ]と基準電圧Ｖrefが供給される電源ラインとの間に接続されている。

図２６，図２７は、本実施形態に係るＰＬＬ回路の動作を示すタイミングチャートである。図２６は位相同期状態におけるタイミングチャートを示し、図２７は位相のずれが大きい状態におけるタイミングチャートを示している。なお、ここでは、分周器２５の分周数（逓倍数）Ｎを４（Ｎ＝４）としている。また、各グループの電荷蓄積回路の数ｍを４（ｍ＝Ｎ＝４）としている。

本実施形態では、前段部２３ａにおいて電圧が反転するため、チャージポンプ電流Ｉcpの極性は第２の実施形態と逆になっている。

時刻ｔ１の直前では、ノードＶ１[１]〜Ｖ１[ｍ]の電圧は基準電圧Ｖrefになっている。その後、時刻ｔ１でスイッチ制御信号ａ１が“Ｈ”になると、コンデンサＣ１[１]〜Ｃ１[４]にチャージポンプ電流Ｉcpが流れ、チャージポンプ電流Ｉcpに応じた電荷がコンデンサＣ１[１]〜Ｃ１[４]に蓄積される。ここで、チャージポンプ電流Ｉcpが流れ終わってからスイッチ制御信号ａ１が“Ｌ”になるまでに若干の時間を設けているのは、ノードＶ１[１]〜Ｖ１[４]の電圧が等しくなるのを待つためである。

スイッチ制御信号ａ１が“Ｌ”になった後、クロックＸの立ち上がりに同期してスイッチ制御信号ｂ１[１]〜ｂ１[４]が順次“Ｈ”になり、コンデンサＣ１[１]〜Ｃ１[４]に蓄積された電荷が後段部２３ｂのコンデンサＣｐに順次転送される。このとき、スイッチ６２[１，ｎ]がオンになった後にクロックＸの１周期分だけ遅れてスイッチ６３[１，ｎ]をオンにすることで、コンデンサＣ１[ｎ]から後段部２３ｂに電荷が転送される際の時定数を調整し、制御電圧Ｖctrlの大きな変動を防いでいる。この時定数は、クロックＸの周期の１/１０〜１/２程度とすることが好ましい。

次にチャージポンプ電流Ｉcpが流れるタイミング（時刻ｔ２）で第２のグループが同様の動作を開始し、更に次のチャージポンプ電流Ｉcpが流れるタイミング（時刻ｔ３）で第３のグループが同様の動作を開始する。

スイッチ制御部２７内の信号ＲＰ（図２０参照）は、入力クロックＣＫに同期したタイミングでスイッチ制御信号ａ１，ａ２，ａ３を切替えるための信号である。但し、位相同期状態では、信号ＲＰは常に“Ｈ”になる。

次に、図２７を参照して位相のずれが大きい場合の動作について説明する。

ＰＬＬ回路の出力周波数が低く位相同期していない場合、時刻ｔ１でアップ信号ＵＰ０が立ち上がると、スイッチ制御信号ａ１が“Ｈ”になり、その後スイッチ制御信号ｂ１[０]〜ｂ１[４]が“Ｌ”になる。これにより、コンデンサＣ１[１]〜Ｃ１[４]にチャージポンプ電流Ｉcpが流れ、コンデンサＣ１[１]〜Ｃ１[４]にはチャージポンプ電流Ｉcpに応じた電荷が蓄積される。

時刻ｔ２で入力クロックＣＫが立ち上がった後も、アップ信号ＵＰ０は“Ｈ”のままである。

アップ信号ＵＰのパルス幅が長い場合、ノードＶ１[１]〜Ｖ１[４]の電圧が電源電圧Ｖrefに到達してそれ以上電荷を蓄積することができなくなり、位相比較の結果が制御電圧Ｖctrlに反映されずに動作が不安定になる。そこで、本実施形態では、アップ信号ＵＰに変化がなくても次に入力クロックＣＫが立ち上がるタイミングを検知し、信号ＲＰを“Ｌ”にすることで、スイッチ制御信号ａ１を“Ｌ”にするとともにスイッチ制御信号ａ２を“Ｈ”にする。これにより、コンデンサＣ１[１]〜Ｃ２[４]に替わってコンデンサＣ２[１]〜Ｃ２[４]にチャージポンプ電流Ｉcpが流れるようになる。

なお、本実施形態では、入力クロックＣＫとアップ信号ＵＰ２との間の遅延よりも大きな遅延を、入力クロックＣＫの立ち上がりから信号ＲＰが“Ｌ”になるまでの間に設けている。この信号ＲＰによってスイッチ制御信号ａ１を“Ｌ”にするとともに、制御信号ａ２を“Ｈ”にしている。

時刻ｔ２でスイッチ制御信号ａ１が“Ｌ”になると、コンデンサＣ１[１]〜Ｃ１[４]に蓄積された電荷が、出力クロックＸに同期して後段部２３ｂのコンデンサＣｐに順次転送される。このとき、コンデンサＣ１[１]〜Ｃ１[４]に蓄積された電荷を転送し終わる前に、次にコンデンサＣ２[１]〜Ｃ２[４]を充電するタイミングが来てしまうおそれがある。そこで、本実施形態では、次に入力クロックＣＫが立ち上がるタイミングを検知し、信号ＲＢを“Ｈ”にすることで、スイッチ制御信号ｂ１[２]，ｂ１[３]，ｂ１[４]を立ち上げる。これにより、コンデンサＣ１[１]〜Ｃ１[４]に蓄積されていた電荷を全てコンデンサＣｐに転送することができる。

なお、この動作を行わなくとも、本実施形態では時刻ｔ４の直前にスイッチ制御信号ｂ１[３]が“Ｈ”になり、コンデンサｂ１[３]に蓄積された電荷がコンデンサＣｐに蓄積され、制御電圧Ｖctrlの変動を抑制することができる。しかし、コンデンサＣ１[１]〜Ｃ１[４]に蓄積された電荷をすべてコンデンサＣｐに転送するために、上述したように信号ＲＢにより制御信号ｂ１[２]，ｂ１[３]，ｂ１[４]を立ち上げることが好ましい。

（変形例）
第２の実施形態及び第３の実施形態では、スイッチ制御信号ａ１が“Ｌ”になった後、スイッチ制御信号ｂ１[０]〜ｂ１[４]をＶＣＯ２４から出力されるクロックＸに同期して順次“Ｈ”にしている。しかし、スイッチ制御信号ａ1の立ち下がりとクロックＸの立ち上がりとがほぼ同時であると、スイッチ制御信号ｂ１[０]が立ち上がるタイミングが不安定になり、その結果ＰＬＬ回路の動作が不安定になるおそれがある。

そこで、クロックＸに替えて、タイミング検出回路から出力される信号を用いてスイッチ制御信号ｂ１[１]〜ｂ１[４]，ｂ２[１]〜ｂ２[４]，ｂ３[１]〜ｂ３[４]の立ち上がりのタイミングを制御するようにしてもよい。

図２８は、タイミング検出回路の一例を示す図である。

この図２８に示すようにタイミング検出回路は、インバータ９１ａ，９１ｂ，９１ｅ，９１ｆ，９１ｉと、バッファ９１ｃ，９１ｄ，９１ｇ，９１ｈと、Ｄ型フリップフロップ９３ａ，９３ｂと、ＡＮＤ回路９２ａ，９２ｂとを有する。

インバータ９１ａ，９１ｂ，９１ｅ，９１ｆ，９１ｉ及びバッファ９１ｃ，９１ｄ，９１ｇ，９１ｈは、インバータ９１ａ、インバータ９１ｂ、バッファ９１ｃ、バッファ９１ｄ、インバータ９１ｅ、インバータ９１ｆ、バッファ９１ｇ、バッファ９１ｈ、インバータ９１ｉの順に直列に接続されている。ここで、インバータ９１ａの入力端はノードＮ₁₁に接続され、インバータ９１ａの出力端及びインバータ９１ｂの入力端はノードＮ₁₂に接続されている。また、バッファ９１ｄの出力端及びインバータ９１ｅの入力端はノードＮ₁₃に接続され、インバータ９１ｅの出力端とインバータ９１ｆの入力端はノードＮ₁₄に接続されている。更に、バッファ９１ｈの出力端とインバータ９１ｉの入力端はノードＮ₁₅に接続されている。

ノードＮ₁₂からはクロックＸの反転信号が出力され、ノードＮ₁₃からはクロックＸを遅延した信号Ｘ１が出力され、ノードＮ₁₄からは信号Ｘ１の反転信号が出力される。また、ノードＮ₁₅からは信号Ｘ１を遅延した信号Ｘ２が出力され、インバータ９１ｉからは信号Ｘ２の反転信号が出力される。

ＡＮＤ回路９２ａの入力端は、ノードＮ₁₁及びインバータ９１ｉの出力端に接続されている。Ｄ型フリップフロップ９３ａは、ＡＮＤ回路９２ａから出力される信号Ｄ１と、スイッチ制御信号ａ（ａ１，ａ２又はａ３）とを入力し、信号Ｆ１を出力する。

ＡＮＤ回路９２ｂの入力端は、ノードＮ₁₂及びノードＮ₁₅に接続されている。Ｄ型フリップフロップ９３ｂは、ＡＮＤ回路９２ｂから出力される信号Ｄ２と、スイッチ制御信号ａとを入力し、信号Ｆ２を出力する。

図２９は、位相同期状態における出力クロックタイミング検知回路の動作を示すタイミングチャートである。

本実施形態では、信号Ｆ１が“Ｌ”であれば、出力クロックＸの替わりにＸ１を用いてスイッチ制御信号ｂ１[０]〜ｂ１[４]，ｂ２[０]〜ｂ２[４]，ｂ３[０]〜ｂ３[４]の立ち上がりのタイミングを制御する。また、信号Ｆ１が“Ｈ”であれば、クロックＸの替わりにＸ１の反転信号を用いてスイッチ制御信号ｂ１[０]〜ｂ１[４]，ｂ２[０]〜ｂ２[４]，ｂ３[０]〜ｂ３[４]の立ち上がりのタイミングを制御する。

図２９は、信号Ｆ１が“Ｈ”であることを検知した例を示している。この場合、クロックＸの替りにＸ１の反転信号を用いてスイッチ制御信号ｂ１[０]〜ｂ１[４]，ｂ２[０]〜ｂ２[４]，ｂ３[０]〜ｂ３[４]の立ち上がりのタイミングを調整する。

スイッチ制御信号ａ（ａ１，ａ２，ａ３）の立下りとＸ１の反転信号の立下りのタイミングは離れているので、スイッチ制御信号ｂ１[０]〜ｂ１[４]，ｂ２[０]〜ｂ２[４]，ｂ３[０]〜ｂ３[４]を安定したタイミングで出力することができる。

（第４の実施形態）
ＰＬＬ回路のフィードバック分周数Ｎは可変である場合が多い。そこで、本実施形態では、フィードバック分周数を可変としたＰＬＬ回路について説明する。

図３０は、本実施形態に係るＰＬＬ回路を示す図である。図３０において、図４，図５と同一物には同一符号を付して、その詳細な説明は省略する。

本実施形態に係るＰＬＬ回路は、位相比較器２１と、チャージポンプ２２と、ローパスフィルタ２３と、ＶＣＯ２４と、分周器２５と、スイッチ制御部２７と、デコーダ９５とを有する。分周器２５は、外部から与えられる分周数設定信号ＦＣにより分周数が可変する。

スイッチ制御部２７は、例えば図２０〜図２２のように構成されており、入力クロックＣＫ、ＶＣＯ２４から出力されるクロックＸ、位相比較器２１から出力されるアップ信号ＵＰ及びダウン信号ＤＮ、分周数設定信号ＦＣ等を入力する。そして、スイッチ制御部２７は、これらの入力信号に基づき、所定のタイミングでスイッチ制御信号ａ１，ａ２，ａ３及びスイッチ制御信号ｂ１[０]〜ｂ１[３]，ｂ２[０]〜ｂ２[３]，ｂ２[０]〜ｂ２[３]を出力する。

デコーダ９５は、スイッチ制御部２７から出力されたスイッチ制御信号ａ１，ａ２，ａ３及びスイッチ制御信号ｂ１[０]〜ｂ１[３]，ｂ２[０]〜ｂ２[３]，ｂ２[０]〜ｂ２[３]を、分数数設定信号ＦＣに応じたタイミングでローパスフィルタ２３に供給する。

ローパスフィルタ２３は、前段部２３ａと後段部２３ｂとを有し、チャージポンプ２２から供給されるチャージポンプ電流に応じた制御信号Ｖctrlを発生し、ＶＣＯ２４に供給する。前段部２３ａにはｍ組の電荷蓄積回路が設けられている。各電荷蓄積回路は、直列に接続されたスイッチ９６[ｎ]（但し、ｎは１からｍまでの間の整数）及びスイッチ９８[ｎ]と、スイッチ９６[ｎ]，９８[ｎ]の間のノードと接地との間に接続されたコンデンサＣ[ｎ]とにより形成されている。

なお、前段部２３ａと後段部２３ｂとの間に、図１８に示すような時定数調整部２３ｃを設けてもよい。

図３１は分周器２５の分周数Ｎが２の場合（Ｎ＝２）の動作を示す図、図３２は分周器２５の分周数Ｎが３の場合（Ｎ＝３）の動作を示す図、図３３は分周器２５の分周数Ｎが４の場合（Ｎ＝４）の動作を示す図である。ここでは、説明の便宜上、電荷蓄積回路の数ｍを１２としている。

図３１に示すように、分周数が２の場合は、スイッチ９６[１]〜９６[４]にはスイッチ制御信号ａ１が与えられ、スイッチ９６[５]〜９６[８]にはスイッチ制御信号ａ２が与えられ、スイッチ９６[９]〜９６[１２]にはスイッチ制御信号ａ３が与えられる。

また、スイッチ９８[１]，９８[２]にはスイッチ制御信号ｂ１[０]が与えられ、スイッチ９８[３]，９８[４]にはスイッチ制御信号ｂ１[１]が与えられ、スイッチ９８[５]，９８[６]にはスイッチ制御信号ｂ２[０]が与えられ、スイッチ９８[７]，９８[８]にはスイッチ制御信号ｂ２[１]が与えられ、スイッチ９８[９]，９８[１０]にはスイッチ制御信号ｂ３[０]が与えられ、スイッチ９８[１１]，９８[１２]にはスイッチ制御信号ｂ３[１]が与えられる。

そして、スイッチ制御信号ａ１が“Ｈ”のときにはコンデンサＣ[１]〜Ｃ[４]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ１[０]〜ｂ１[１]により、コンデンサＣ[１]〜Ｃ[４]に蓄積された電荷が後段部２３ｂに２回に分けて転送される。

これと同様に、スイッチ制御信号ａ２が“Ｈ”のときにはコンデンサＣ[５]〜Ｃ[８]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ２[０]〜ｂ２[１]により、コンデンサＣ[５]〜Ｃ[８]に蓄積された電荷が後段部２３ｂに２回に分けて転送される。また、スイッチ制御信号ａ３が“Ｈ”のときにはコンデンサＣ[９]〜Ｃ[１２]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ３[０]〜ｂ３[１]により、コンデンサＣ[９]〜Ｃ[１２]に蓄積された電荷が後段部２３ｂに２回に分けて転送される。

図３２に示すように、分周数が３の場合は、スイッチ９６[２]〜９６[４]にはスイッチ制御信号ａ１が与えられ、スイッチ９６[６]〜９６[８]にはスイッチ制御信号ａ２が与えられ、スイッチ９６[１０]〜９６[１２]にはスイッチ制御信号ａ３が与えられる。また、スイッチ９６[１]，９６[５]，９６[９]には信号1'b0（“Ｌ”）が与えられ、これらのスイッチ９６[１]，９６[５]，９６[９]は常時オフ状態となる。

また、スイッチ９８[１]には1'b1（“Ｈ”）が与えられ、スイッチ９８[２]にはスイッチ制御信号ｂ１[０]が与えられ、スイッチ９８[３]にはスイッチ制御信号ｂ１[１]が与えられ、スイッチ９８[４]にはスイッチ制御信号ｂ１[２]が与えられる。更に、スイッチ９８[５]には1'b1（“Ｈ”）が与えられ、スイッチ９８[６]にはスイッチ制御信号ｂ２[０]，スイッチ９８[７]にはスイッチ制御信号ｂ２[１]が与えられ、スイッチ９８[８]にはスイッチ制御信号ｂ２[２]が与えられる。更にまた、スイッチ９８[９]には1'b1（“Ｈ”）が与えられ、スイッチ９８[１０]にはスイッチ制御信号ｂ３[０]，スイッチ９８[１１]にはスイッチ制御信号ｂ３[１]が与えられ、スイッチ９８[１２]にはスイッチ制御信号ｂ３[２]が与えられる。

そして、スイッチ制御信号ａ１が“Ｈ”のときにはコンデンサＣ[２]〜Ｃ[４]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ１[０]〜ｂ１[２]により、コンデンサＣ[２]〜Ｃ[４]に蓄積された電荷が後段部２３ｂに３回に分けて転送される。

これと同様に、スイッチ制御信号ａ２が“Ｈ”のときにはコンデンサＣ[６]〜Ｃ[８]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ２[０]〜ｂ２[２]により、コンデンサＣ[６]〜Ｃ[８]に蓄積された電荷が後段部２３ｂに３回に分けて転送される。また、スイッチ制御信号ａ３が“Ｈ”のときにはコンデンサＣ[１０]〜Ｃ[１２]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ３[０]〜ｂ３[３]により、コンデンサＣ[１０]〜Ｃ[１２]に蓄積された電荷が後段部２３ｂに３回に分けて転送される。

図３３に示すように、分周数が４の場合は、スイッチ９６[１]〜９６[４]にはスイッチ制御信号ａ１が与えられ、スイッチ９６[５]〜９６[８]にはスイッチ制御信号ａ２が与えられ、スイッチ９６[９]〜９６[１２]にはスイッチ制御信号ａ３が与えられる。

また、スイッチ９８[１]にはスイッチ制御信号ｂ１[０]が与えられ、スイッチ９８[２]にはスイッチ制御信号ｂ１[１]が与えられ、スイッチ９８[３]にはスイッチ制御信号ｂ１[２]が与えられ、スイッチ９８[４]にはスイッチ制御信号ｂ１[３]が与えられる。更に、スイッチ９８[５]にはスイッチ制御信号ｂ２[０]が与えられ、スイッチ９８[６]にはスイッチ制御信号ｂ２[１]が与えられ、スイッチ９８[７]にはスイッチ制御信号ｂ２[２]が与えられ、スイッチ９８[８]にはスイッチ制御信号ｂ２[３]が与えられる。更にまた、スイッチ９８[９]にはスイッチ制御信号ｂ３[０]が与えられ、スイッチ９８[１０]にはスイッチ制御信号ｂ３[１]が与えられ、スイッチ９８[１１]にはスイッチ制御信号ｂ３[２]が与えられ、スイッチ９８[１２]にはスイッチ制御信号ｂ３[３]が与えられる。

そして、スイッチ制御信号ａ１が“Ｈ”のときにはコンデンサＣ[１]〜Ｃ[４]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ１[０]〜ｂ１[３]により、コンデンサＣ[１]〜Ｃ[４]に蓄積された電荷が後段部２３ｂに４回に分けて転送される。

これと同様に、スイッチ制御信号ａ２が“Ｈ”のときにはコンデンサＣ[５]〜Ｃ[８]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ２[０]〜ｂ２[３]により、コンデンサＣ[５]〜Ｃ[８]に蓄積された電荷が後段部２３ｂに４回に分けて転送される。また、スイッチ制御信号ａ３が“Ｈ”のときにはコンデンサＣ[９]〜Ｃ[１２]にチャージポンプ電流Ｉcpに応じた電荷が蓄積される。その後、スイッチ制御信号ｂ３[０]〜ｂ３[３]により、コンデンサＣ[９]〜Ｃ[１２]に蓄積された電荷が後段部２３ｂに４回に分けて転送される。

このように、デコーダ９５を設けることにより、分周器２５の分周数が可変のＰＬＬ回路に対応することができる。

以上の諸実施形態に関し、更に以下の付記を開示する。

（付記１）制御電圧に応じた周波数の信号を出力する電圧制御発振器と、
前記電圧制御発振器から出力される信号を分周する分周器と、
入力クロックと前記分周器から出力される信号との位相を比較する位相比較器と、
前記位相比較器から出力される信号に応じた電流を出力するチャージポンプと、
前記チャージポンプから出力される電流に応じて前記制御電圧を発生するローパスフィルタとを有し、
前記ローパスフィルタは、前記チャージポンプから出力される電流に応じた電荷を蓄積する前段部と、前記前段部に蓄積された電荷が転送されて前記制御電圧を発生する後段部とを有し、
前記前段部が、コンデンサと、前記コンデンサと前記チャージポンプとの間に接続されて第１のスイッチ制御信号により駆動される第１のスイッチと、前記コンデンサと前記後段部との間に接続されて第２のスイッチ制御信号により駆動される第２のスイッチとにより形成される電荷蓄積回路を複数有することを特徴とするＰＬＬ回路。

（付記２）前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号を生成するスイッチ制御部を有し、前記スイッチ制御部は、前記複数の電荷蓄積回路の前記第１のスイッチには前記第１のスイッチ制御信号を同一のタイミングで供給し、前記第２のスイッチには前記第２のスイッチ制御信号を相互にタイミングをずらして供給することを特徴とする付記１に記載のＰＬＬ回路。

（付記３）前記電荷蓄積回路の数をｍ、前記分周器の分周数をＮとしたときに、ｍ＝Ｎ−１の関係を有することを特徴とする付記１又は２に記載のＰＬＬ回路。

（付記４）前記第１のスイッチ及び前記第２のスイッチは、位相同期していない状態でもオン−オフ動作することを特徴とする付記１乃至３のいずれか１項に記載のＰＬＬ回路。

（付記５）前記スイッチ制御部は、前記電圧制御発振器から出力される信号又は当該信号から生成される信号に同期したタイミングで前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号を出力することを特徴とする付記１乃至４のいずれか１項に記載のＰＬＬ回路。

（付記６）前記ローパスフィルタの前記前段部と前記後段部との間に、抵抗と、前記抵抗に並列に接続されて第３のスイッチ制御信号により駆動される第３のスイッチとにより形成される時定数調整部を有することを特徴とする付記１乃至５のいずれか１項に記載のＰＬＬ回路。

（付記７）前記前段部の複数の電荷蓄積回路は複数のグループに分けられ、前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号は、一定の順番で各グループに順番に供給されることを特徴とする付記１乃至６のいずれか１項に記載のＰＬＬ回路。

（付記８）前記グループには、それぞれ前記分周器の分周数の倍数又は約数に等しい個数の前記電荷蓄積回路を有することを特徴とする付記７に記載のＰＬＬ回路。

（付記９）前記ローパスフィルタの後段部は、抵抗及びコンデンサにより形成されていることを特徴とする付記１乃至８のいずれか１項に記載のＰＬＬ回路。

（付記１０）前記ローパスフィルタの後段部は、オペアンプと、前記オペアンプの入力端と出力端との間に接続されたコンデンサとを有することを特徴とする付記１乃至８のいずれか１項に記載のＰＬＬ回路。

（付記１１）位相同期状態において、前記スイッチ制御部は、前記第１のスイッチをオンにするときには前記第２のスイッチをオフにし、前記第２のスイッチをオンにするときには前記第１のスイッチをオフにすることを特徴とする付記１乃至１０のいずれか１項に記載のＰＬＬ回路。

（付記１２）位相同期状態において、前記電圧制御発振器の出力の立ち上がり又は立下りのタイミングを検知し、前記電圧制御発振器の出力を遅延又は反転した信号により前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号を出力するタイミングを決定することを特徴とする付記１乃至１１のいずれか１項に記載のＰＬＬ回路。

（付記１３）前記分周器の分周数が変更可能であることを特徴とする付記１乃至１２のいずれか１項に記載のＰＬＬ回路。

１１…基準発振器、１２…可変分周器、１３…位相比較器、１４…スイッチトキャパシタフィルタ、１５…ＶＣＯ、１６…ループフィルタ、１７…ローパスフィルタ、２１…位相比較器、２２…チャージポンプ、２３…ローパスフィルタ、２３ａ…前段部、２３ｂ…後段部、２３ｃ…時定数調整部、２４…ＶＣＯ、２５…分周器、２６…ロック検出器、２７…スイッチ制御部、２８…基準発振器、２９…分周器、３１…位相比較部、３２ａ，３２ｂ…バッファ、３６，４５…スイッチ制御信号生成部、５１…シフトレジスタ、５２…リセット信号生成部、５３…制御信号生成部、５４…出力部、５９ａ，５９ｂ…電流源、７１ａ〜７１ｃ…放電制御部、８１…出力クロック同期制御信号生成部、９０…オペアンプ、９５…デコーダ。

Claims (8)

1. 制御電圧に応じた周波数の信号を出力する電圧制御発振器と、
   前記電圧制御発振器から出力される信号を分周する分周器と、
   入力クロックと前記分周器から出力される信号との位相を比較する位相比較器と、
   前記位相比較器から出力される信号に応じた電流を出力するチャージポンプと、
   前記チャージポンプから出力される電流に応じて前記制御電圧を発生するローパスフィルタとを有し、
   前記ローパスフィルタは、前記チャージポンプから出力される電流に応じた電荷を蓄積する前段部と、前記前段部に蓄積された電荷が転送されて前記制御電圧を発生する後段部とを有し、
   前記前段部が、コンデンサと、前記コンデンサと前記チャージポンプとの間に接続されて第１のスイッチ制御信号により駆動される第１のスイッチと、前記コンデンサと前記後段部との間に接続されて第２のスイッチ制御信号により駆動される第２のスイッチとにより形成される電荷蓄積回路を複数有することを特徴とするＰＬＬ回路。
2. 前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号を生成するスイッチ制御部を有し、前記スイッチ制御部は、前記複数の電荷蓄積回路の前記第１のスイッチには前記第１のスイッチ制御信号を同一のタイミングで供給し、前記第２のスイッチには前記第２のスイッチ制御信号を相互にタイミングをずらして供給することを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記スイッチ制御部は、前記電圧制御発振器から出力される信号又は当該信号から生成される信号に同期したタイミングで前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号を出力することを特徴とする請求項１又は２に記載のＰＬＬ回路。
4. 前記ローパスフィルタの前記前段部と前記後段部との間に、抵抗と、前記抵抗に並列に接続されて第３のスイッチ制御信号により駆動される第３のスイッチとにより形成される時定数調整部を有することを特徴とする請求項１乃至３のいずれか１項に記載のＰＬＬ回路。
5. 前記前段部の複数の電荷蓄積回路は複数のグループに分けられ、前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号は、一定の順番で各グループに順番に供給されることを特徴とする請求項１乃至４のいずれか１項に記載のＰＬＬ回路。
6. 前記グループには、それぞれ前記分周器の分周数の倍数又は約数に等しい個数の前記電荷蓄積回路を有することを特徴とする請求項５に記載のＰＬＬ回路。
7. 位相同期状態において、前記スイッチ制御部は、前記第１のスイッチをオンにするときには前記第２のスイッチをオフにし、前記第２のスイッチをオンにするときには前記第１のスイッチをオフにすることを特徴とする請求項１乃至６のいずれか１項に記載のＰＬＬ回路。
8. 前記分周器の分周数が変更可能であることを特徴とする請求項１乃至７のいずれか１項に記載のＰＬＬ回路。

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