JPH11308105A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
- Publication number
- JPH11308105A JPH11308105A JP10114943A JP11494398A JPH11308105A JP H11308105 A JPH11308105 A JP H11308105A JP 10114943 A JP10114943 A JP 10114943A JP 11494398 A JP11494398 A JP 11494398A JP H11308105 A JPH11308105 A JP H11308105A
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- JP
- Japan
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- frequency
- filter
- voltage
- switched capacitor
- frequency synthesizer
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 高速ロックアップを容易に実現することがで
きるとともに、比較周波数によるリファレンスリークを
確実に減少させることができるようにする。 【解決手段】 可変分周器１２で、ＶＣＯ５の出力信号
を、指示された分周数で分周する。位相比較器１３で、
可変分周器１２の出力信号と基準発振器１１の出力信号
とを位相比較する。位相比較器１３の出力電圧を、ルー
プフィルタ２を通じて、スイッチトキャパシタフィルタ
３に供給し、基準周波数のクロックでサンプリングす
る。スイッチトキャパシタフィルタ３の出力電圧を、ロ
ーパスフィルタ４を通じて、制御電圧としてＶＣＯ５に
供給して、ＶＣＯ５の発振周波数を制御する。スイッチ
トキャパシタフィルタ３も、ＰＬＬＩＣ１内に設けるこ
とができる。
きるとともに、比較周波数によるリファレンスリークを
確実に減少させることができるようにする。 【解決手段】 可変分周器１２で、ＶＣＯ５の出力信号
を、指示された分周数で分周する。位相比較器１３で、
可変分周器１２の出力信号と基準発振器１１の出力信号
とを位相比較する。位相比較器１３の出力電圧を、ルー
プフィルタ２を通じて、スイッチトキャパシタフィルタ
３に供給し、基準周波数のクロックでサンプリングす
る。スイッチトキャパシタフィルタ３の出力電圧を、ロ
ーパスフィルタ４を通じて、制御電圧としてＶＣＯ５に
供給して、ＶＣＯ５の発振周波数を制御する。スイッチ
トキャパシタフィルタ３も、ＰＬＬＩＣ１内に設けるこ
とができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ周波数シ
ンセサイザに関する。
ンセサイザに関する。
【０００２】
【従来の技術】各種の通信装置や送受信機などでは、送
信信号や受信信号の周波数変換などのためにＰＬＬ周波
数シンセサイザが用いられるが、ＴＤＭＡ方式の携帯電
話端末などでは、特に高速ロックアップのＰＬＬ周波数
シンセサイザが必要である。しかし、高速ロックアップ
のＰＬＬ周波数シンセサイザは、比較周波数によるリフ
ァレンスリーク（スプリアス）を抑えるのが難しい。
信信号や受信信号の周波数変換などのためにＰＬＬ周波
数シンセサイザが用いられるが、ＴＤＭＡ方式の携帯電
話端末などでは、特に高速ロックアップのＰＬＬ周波数
シンセサイザが必要である。しかし、高速ロックアップ
のＰＬＬ周波数シンセサイザは、比較周波数によるリフ
ァレンスリーク（スプリアス）を抑えるのが難しい。
【０００３】図３は、従来のＰＬＬ周波数シンセサイザ
の一例を示す。このＰＬＬ周波数シンセサイザは、ＰＬ
ＬＩＣ１、ループフィルタ２、ローパスフィルタ４およ
びＶＣＯ（電圧制御発振器）５を有し、ＰＬＬＩＣ１
は、図では省略したが、基準発振器、プログラマブルカ
ウンタなどの可変分周器、および位相比較器が、ワンチ
ップに集積回路化されたものである。
の一例を示す。このＰＬＬ周波数シンセサイザは、ＰＬ
ＬＩＣ１、ループフィルタ２、ローパスフィルタ４およ
びＶＣＯ（電圧制御発振器）５を有し、ＰＬＬＩＣ１
は、図では省略したが、基準発振器、プログラマブルカ
ウンタなどの可変分周器、および位相比較器が、ワンチ
ップに集積回路化されたものである。
【０００４】このＰＬＬ周波数シンセサイザでは、ＶＣ
Ｏ５の出力信号が、ＰＬＬＩＣ１内の可変分周器によっ
て、マイクロコンピュータなどにより指示された分周数
で分周され、ＰＬＬＩＣ１内の位相比較器によって、そ
の可変分周器の出力信号と基準発振器の出力信号とが位
相比較され、その位相比較器の出力電圧が、ループフィ
ルタ２を通じ、ローパスフィルタ４を通じて、制御電圧
としてＶＣＯ５に供給されて、ＶＣＯ５の発振周波数が
制御される。
Ｏ５の出力信号が、ＰＬＬＩＣ１内の可変分周器によっ
て、マイクロコンピュータなどにより指示された分周数
で分周され、ＰＬＬＩＣ１内の位相比較器によって、そ
の可変分周器の出力信号と基準発振器の出力信号とが位
相比較され、その位相比較器の出力電圧が、ループフィ
ルタ２を通じ、ローパスフィルタ４を通じて、制御電圧
としてＶＣＯ５に供給されて、ＶＣＯ５の発振周波数が
制御される。
【０００５】ローパスフィルタ４は、ＣＲ（キャパシタ
と抵抗）からなり、ループフィルタ２を通じた位相比較
器の出力電圧中の、図４に示すようなロールオフ周波数
以上の周波数成分を減衰させて、ＶＣＯ５に供給される
制御電圧を平滑化するものである。ＣＲからなるローパ
スフィルタを多段に接続することもできる。
と抵抗）からなり、ループフィルタ２を通じた位相比較
器の出力電圧中の、図４に示すようなロールオフ周波数
以上の周波数成分を減衰させて、ＶＣＯ５に供給される
制御電圧を平滑化するものである。ＣＲからなるローパ
スフィルタを多段に接続することもできる。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来のＰＬＬ周波数シンセサイザでは、比較周波数による
リファレンスリークを抑えるために、ローパスフィルタ
４のロールオフ周波数を低くし、減衰量を大きくする
と、ロックアップ時間が長くなり、高速ロックアップを
実現できなくなる。逆に高速ロックアップを実現しよう
とすると、比較周波数によるリファレンスリークを抑え
ることができなくなる。
来のＰＬＬ周波数シンセサイザでは、比較周波数による
リファレンスリークを抑えるために、ローパスフィルタ
４のロールオフ周波数を低くし、減衰量を大きくする
と、ロックアップ時間が長くなり、高速ロックアップを
実現できなくなる。逆に高速ロックアップを実現しよう
とすると、比較周波数によるリファレンスリークを抑え
ることができなくなる。
【０００７】これに対して、ローパスフィルタの代わり
に、図５に示すようなＣＲからなるノッチフィルタを用
いたものが考えられている。このＣＲからなるノッチフ
ィルタ６は、図６に示すように中心周波数近傍の周波数
成分を減衰させるもので、ローパスフィルタと比較し
て、ロックアップ時間に与える影響が小さいので、高速
ロックアップを実現しやすい。
に、図５に示すようなＣＲからなるノッチフィルタを用
いたものが考えられている。このＣＲからなるノッチフ
ィルタ６は、図６に示すように中心周波数近傍の周波数
成分を減衰させるもので、ローパスフィルタと比較し
て、ロックアップ時間に与える影響が小さいので、高速
ロックアップを実現しやすい。
【０００８】しかしながら、ＣＲによるノッチフィルタ
は、高精度にするのが難しい。ＣＲによるノッチフィル
タで、精度を良くするには、図７に示すように、ノッチ
フィルタ６の前段に、ノッチフィルタ６を低インピーダ
ンス駆動する増幅回路７を接続し、ノッチフィルタ６の
後段に、ノッチフィルタ６の出力を高入力インピーダン
スで受ける増幅回路８を接続する必要があるが、そうす
ると、コストの上昇をきたす。
は、高精度にするのが難しい。ＣＲによるノッチフィル
タで、精度を良くするには、図７に示すように、ノッチ
フィルタ６の前段に、ノッチフィルタ６を低インピーダ
ンス駆動する増幅回路７を接続し、ノッチフィルタ６の
後段に、ノッチフィルタ６の出力を高入力インピーダン
スで受ける増幅回路８を接続する必要があるが、そうす
ると、コストの上昇をきたす。
【０００９】さらに、図３に示したような従来のＰＬＬ
周波数シンセサイザ、または図５もしくは図７に示した
ようなＣＲからなるノッチフィルタ６を用いたＰＬＬ周
波数シンセサイザでは、比較周波数によるリファレンス
リークを減少させるためには、ＰＬＬＩＣ１のチャージ
ポンプの精度を向上させ、ループフィルタ２に用いるキ
ャパシタとしても性能の良いものを用いる必要がある
が、そうすると、コストの上昇と部品面積の増大とをき
たす。
周波数シンセサイザ、または図５もしくは図７に示した
ようなＣＲからなるノッチフィルタ６を用いたＰＬＬ周
波数シンセサイザでは、比較周波数によるリファレンス
リークを減少させるためには、ＰＬＬＩＣ１のチャージ
ポンプの精度を向上させ、ループフィルタ２に用いるキ
ャパシタとしても性能の良いものを用いる必要がある
が、そうすると、コストの上昇と部品面積の増大とをき
たす。
【００１０】そこで、この発明は、コストの上昇や部品
面積の増大をきたすことなく、高速ロックアップを容易
に実現することができるとともに、比較周波数によるリ
ファレンスリークを確実に減少させることができるよう
にしたものである。
面積の増大をきたすことなく、高速ロックアップを容易
に実現することができるとともに、比較周波数によるリ
ファレンスリークを確実に減少させることができるよう
にしたものである。
【００１１】
【課題を解決するための手段】この発明のＰＬＬ周波数
シンセサイザは、制御電圧に応じた周波数の信号を発生
する電圧制御発振器と、この電圧制御発振器の出力信号
を、指示された分周数で分周する可変分周器と、基準周
波数の信号を発生する基準発振器と、この基準発振器の
出力信号と前記可変分周器の出力信号とを位相比較し
て、両者の位相差に応じた電圧を発生する位相比較器
と、この位相比較器の出力電圧をサンプリングするスイ
ッチトキャパシタフィルタと、このスイッチトキャパシ
タフィルタの出力電圧を平滑化して、前記制御電圧とし
て前記電圧制御発振器に供給するローパスフィルタと、
を備えるものとする。
シンセサイザは、制御電圧に応じた周波数の信号を発生
する電圧制御発振器と、この電圧制御発振器の出力信号
を、指示された分周数で分周する可変分周器と、基準周
波数の信号を発生する基準発振器と、この基準発振器の
出力信号と前記可変分周器の出力信号とを位相比較し
て、両者の位相差に応じた電圧を発生する位相比較器
と、この位相比較器の出力電圧をサンプリングするスイ
ッチトキャパシタフィルタと、このスイッチトキャパシ
タフィルタの出力電圧を平滑化して、前記制御電圧とし
て前記電圧制御発振器に供給するローパスフィルタと、
を備えるものとする。
【００１２】この場合、可変分周器、基準発振器および
位相比較器は、ワンチップに集積回路化することができ
る。さらに、スイッチトキャパシタフィルタを、そのワ
ンチップの集積回路内に設けることができる。
位相比較器は、ワンチップに集積回路化することができ
る。さらに、スイッチトキャパシタフィルタを、そのワ
ンチップの集積回路内に設けることができる。
【００１３】上記のように構成した、この発明のＰＬＬ
周波数シンセサイザにおいては、スイッチトキャパシタ
フィルタにおいて、位相比較器の出力電圧を、減衰させ
ようとする比較周波数の整数倍の周波数でサンプリング
することによって、高精度のノッチフィルタを容易に実
現することができ、比較周波数によるリファレンスリー
クを確実に減少させることができる。しかも、このスイ
ッチトキャパシタフィルタによるノッチフィルタは、ロ
ーパスフィルタと比較して、ロックアップ時間に与える
影響が小さいので、高速ロックアップを容易に実現する
ことができる。
周波数シンセサイザにおいては、スイッチトキャパシタ
フィルタにおいて、位相比較器の出力電圧を、減衰させ
ようとする比較周波数の整数倍の周波数でサンプリング
することによって、高精度のノッチフィルタを容易に実
現することができ、比較周波数によるリファレンスリー
クを確実に減少させることができる。しかも、このスイ
ッチトキャパシタフィルタによるノッチフィルタは、ロ
ーパスフィルタと比較して、ロックアップ時間に与える
影響が小さいので、高速ロックアップを容易に実現する
ことができる。
【００１４】さらに、スイッチトキャパシタフィルタ
は、集積回路化が容易で、上述したように可変分周器、
基準発振器および位相比較器とともにワンチップの集積
回路内に設けることができるので、ＣＲによるノッチフ
ィルタに比べて、ノッチフィルタのコストを低減するこ
とができる。しかも、このスイッチトキャパシタフィル
タのＰＬＬ集積回路への内蔵は、基準発振器からの基準
周波数の信号を利用して、集積回路内部にフィルタ部と
カウンタ部とを付加するだけで実現することができ、外
付け部品を追加する必要もない。
は、集積回路化が容易で、上述したように可変分周器、
基準発振器および位相比較器とともにワンチップの集積
回路内に設けることができるので、ＣＲによるノッチフ
ィルタに比べて、ノッチフィルタのコストを低減するこ
とができる。しかも、このスイッチトキャパシタフィル
タのＰＬＬ集積回路への内蔵は、基準発振器からの基準
周波数の信号を利用して、集積回路内部にフィルタ部と
カウンタ部とを付加するだけで実現することができ、外
付け部品を追加する必要もない。
【００１５】また、スイッチトキャパシタフィルタによ
って、比較周波数によるリファレンスリークを確実に減
少させることができるので、従来のように、比較周波数
によるリファレンスリークを減少させるために、ＰＬＬ
集積回路のチャージポンプの精度を向上させ、ループフ
ィルタに用いるキャパシタとして性能の良いものを用い
る必要がなく、ＰＬＬ周波数シンセサイザのコストを低
減することができるとともに、ＰＬＬ周波数シンセサイ
ザの小型化を図ることができる。
って、比較周波数によるリファレンスリークを確実に減
少させることができるので、従来のように、比較周波数
によるリファレンスリークを減少させるために、ＰＬＬ
集積回路のチャージポンプの精度を向上させ、ループフ
ィルタに用いるキャパシタとして性能の良いものを用い
る必要がなく、ＰＬＬ周波数シンセサイザのコストを低
減することができるとともに、ＰＬＬ周波数シンセサイ
ザの小型化を図ることができる。
【００１６】
【発明の実施の形態】図１は、この発明のＰＬＬ周波数
シンセサイザの第１の実施形態を示す。この実施形態の
ＰＬＬ周波数シンセサイザは、ＰＬＬＩＣ１、ループフ
ィルタ２、スイッチトキャパシタフィルタ３、ローパス
フィルタ４およびＶＣＯ（電圧制御発振器）５を有し、
ＰＬＬＩＣ１は、基準発振器１１、プログラマブルカウ
ンタなどの可変分周器１２、および位相比較器１３が、
ワンチップに集積回路化されたものである。
シンセサイザの第１の実施形態を示す。この実施形態の
ＰＬＬ周波数シンセサイザは、ＰＬＬＩＣ１、ループフ
ィルタ２、スイッチトキャパシタフィルタ３、ローパス
フィルタ４およびＶＣＯ（電圧制御発振器）５を有し、
ＰＬＬＩＣ１は、基準発振器１１、プログラマブルカウ
ンタなどの可変分周器１２、および位相比較器１３が、
ワンチップに集積回路化されたものである。
【００１７】この実施形態のＰＬＬ周波数シンセサイザ
では、ＶＣＯ５の出力信号が、可変分周器１２によっ
て、マイクロコンピュータなどにより指示された分周数
で分周され、位相比較器１３によって、その可変分周器
１２の出力信号と基準発振器１１の出力信号とが位相比
較され、その位相比較器１３の出力電圧が、ループフィ
ルタ２を通じて、スイッチトキャパシタフィルタ３に供
給される。
では、ＶＣＯ５の出力信号が、可変分周器１２によっ
て、マイクロコンピュータなどにより指示された分周数
で分周され、位相比較器１３によって、その可変分周器
１２の出力信号と基準発振器１１の出力信号とが位相比
較され、その位相比較器１３の出力電圧が、ループフィ
ルタ２を通じて、スイッチトキャパシタフィルタ３に供
給される。
【００１８】そして、スイッチトキャパシタフィルタ３
では、ループフィルタ２を通じた位相比較器１３の出力
電圧が、基準発振器１１からの基準周波数のクロックで
サンプリングされることによって、比較周波数によるリ
ファレンスリークが減少させられ、このスイッチトキャ
パシタフィルタ３の出力電圧が、ローパスフィルタ４を
通じて、制御電圧としてＶＣＯ５に供給されて、ＶＣＯ
５の発振周波数が制御される。
では、ループフィルタ２を通じた位相比較器１３の出力
電圧が、基準発振器１１からの基準周波数のクロックで
サンプリングされることによって、比較周波数によるリ
ファレンスリークが減少させられ、このスイッチトキャ
パシタフィルタ３の出力電圧が、ローパスフィルタ４を
通じて、制御電圧としてＶＣＯ５に供給されて、ＶＣＯ
５の発振周波数が制御される。
【００１９】このように、この実施形態のＰＬＬ周波数
シンセサイザでは、スイッチトキャパシタフィルタ３に
よるノッチフィルタによって、比較周波数によるリファ
レンスリークを確実に減少させることができるので、ロ
ーパスフィルタ４のロールオフ周波数をそれほど低くす
る必要はなく、減衰量をそれほど大きくする必要はな
い。したがって、高速ロックアップを容易に実現するこ
とができる。
シンセサイザでは、スイッチトキャパシタフィルタ３に
よるノッチフィルタによって、比較周波数によるリファ
レンスリークを確実に減少させることができるので、ロ
ーパスフィルタ４のロールオフ周波数をそれほど低くす
る必要はなく、減衰量をそれほど大きくする必要はな
い。したがって、高速ロックアップを容易に実現するこ
とができる。
【００２０】また、スイッチトキャパシタフィルタ３に
よるノッチフィルタによって、比較周波数によるリファ
レンスリークを確実に減少させることができるので、従
来のように、比較周波数によるリファレンスリークを減
少させるために、ＰＬＬＩＣ１のチャージポンプの精度
を向上させ、ループフィルタ２に用いるキャパシタとし
て性能の良いものを用いる必要がなく、ＰＬＬ周波数シ
ンセサイザのコストを低減することができるとともに、
ＰＬＬ周波数シンセサイザの小型化を図ることができ
る。
よるノッチフィルタによって、比較周波数によるリファ
レンスリークを確実に減少させることができるので、従
来のように、比較周波数によるリファレンスリークを減
少させるために、ＰＬＬＩＣ１のチャージポンプの精度
を向上させ、ループフィルタ２に用いるキャパシタとし
て性能の良いものを用いる必要がなく、ＰＬＬ周波数シ
ンセサイザのコストを低減することができるとともに、
ＰＬＬ周波数シンセサイザの小型化を図ることができ
る。
【００２１】図２は、この発明のＰＬＬ周波数シンセサ
イザの第２の実施形態を示し、スイッチトキャパシタフ
ィルタ３をＰＬＬＩＣ１内に設けた場合である。この場
合、ＰＬＬＩＣ１内において、図１に示した基準発振器
１１からの基準周波数のクロックをスイッチトキャパシ
タフィルタ３に供給して、ループフィルタ２を通じた、
図１に示した位相比較器１３の出力電圧をサンプリング
する。
イザの第２の実施形態を示し、スイッチトキャパシタフ
ィルタ３をＰＬＬＩＣ１内に設けた場合である。この場
合、ＰＬＬＩＣ１内において、図１に示した基準発振器
１１からの基準周波数のクロックをスイッチトキャパシ
タフィルタ３に供給して、ループフィルタ２を通じた、
図１に示した位相比較器１３の出力電圧をサンプリング
する。
【００２２】
【発明の効果】上述したように、この発明によれば、コ
ストの上昇や部品面積の増大をきたすことなく、高速ロ
ックアップを容易に実現することができるとともに、比
較周波数によるリファレンスリークを確実に減少させる
ことができる。
ストの上昇や部品面積の増大をきたすことなく、高速ロ
ックアップを容易に実現することができるとともに、比
較周波数によるリファレンスリークを確実に減少させる
ことができる。
【図１】この発明のＰＬＬ周波数シンセサイザの第１の
実施形態を示す図である。
実施形態を示す図である。
【図２】この発明のＰＬＬ周波数シンセサイザの第２の
実施形態を示す図である。
実施形態を示す図である。
【図３】従来のＰＬＬ周波数シンセサイザの一例を示す
図である。
図である。
【図４】図３のＰＬＬ周波数シンセサイザのローパスフ
ィルタの周波数特性を示す図である。
ィルタの周波数特性を示す図である。
【図５】ＣＲによるノッチフィルタの一例を示す図であ
る。
る。
【図６】図５のノッチフィルタの周波数特性を示す図で
ある。
ある。
【図７】ＣＲによるノッチフィルタを高精度化する場合
の構成を示す図である。
の構成を示す図である。
１…ＰＬＬＩＣ（ＰＬＬ集積回路）、２…ループフィル
タ、３…スイッチトキャパシタフィルタ、４…ローパス
フィルタ、５…ＶＣＯ（電圧制御発振器）、１１…基準
発振器、１２…可変分周器、１３…位相比較器
タ、３…スイッチトキャパシタフィルタ、４…ローパス
フィルタ、５…ＶＣＯ（電圧制御発振器）、１１…基準
発振器、１２…可変分周器、１３…位相比較器
Claims (3)
- 【請求項１】制御電圧に応じた周波数の信号を発生する
電圧制御発振器と、 この電圧制御発振器の出力信号を、指示された分周数で
分周する可変分周器と、 基準周波数の信号を発生する基準発振器と、 この基準発振器の出力信号と前記可変分周器の出力信号
とを位相比較して、両者の位相差に応じた電圧を発生す
る位相比較器と、 この位相比較器の出力電圧をサンプリングするスイッチ
トキャパシタフィルタと、 このスイッチトキャパシタフィルタの出力電圧を平滑化
して、前記制御電圧として前記電圧制御発振器に供給す
るローパスフィルタと、 を備えることを特徴とするＰＬＬ周波数シンセサイザ。 - 【請求項２】請求項１のＰＬＬ周波数シンセサイザにお
いて、 前記可変分周器、基準発振器および位相比較器は、ワン
チップに集積回路化されていることを特徴とするＰＬＬ
周波数シンセサイザ。 - 【請求項３】請求項２のＰＬＬ周波数シンセサイザにお
いて、 前記スイッチトキャパシタフィルタは、前記ワンチップ
の集積回路内に設けられていることを特徴とするＰＬＬ
周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114943A JPH11308105A (ja) | 1998-04-24 | 1998-04-24 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114943A JPH11308105A (ja) | 1998-04-24 | 1998-04-24 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11308105A true JPH11308105A (ja) | 1999-11-05 |
Family
ID=14650501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10114943A Pending JPH11308105A (ja) | 1998-04-24 | 1998-04-24 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11308105A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030000223A (ko) * | 2001-06-22 | 2003-01-06 | 엘지전자 주식회사 | 피엘엘의 고속동기회로 |
| US6730057B2 (en) | 2001-03-16 | 2004-05-04 | The Procter & Gamble Company | Flushable tampon applicators |
| JP2007104145A (ja) * | 2005-09-30 | 2007-04-19 | Kenwood Corp | Ｐｌｌ周波数シンセサイザ |
| WO2008015816A1 (fr) * | 2006-08-01 | 2008-02-07 | Nsc Co., Ltd. | Synthétiseur de fréquence et filtre en boucle utilisé dedans |
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| JP2011049963A (ja) * | 2009-08-28 | 2011-03-10 | Asahi Kasei Electronics Co Ltd | Ｐｌｌ回路 |
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-
1998
- 1998-04-24 JP JP10114943A patent/JPH11308105A/ja active Pending
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