JP2013183234A - 増幅器 - Google Patents
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Abstract
【解決手段】増幅素子13は、入力された信号を増幅する。出力端子18は、増幅素子13によって増幅された信号を出力する。出力インピーダンス整合回路14は、増幅素子13と出力端子18との間に直列に設けられ、増幅素子13と補償回路19とのインピーダンス整合を行う。補償回路19は、出力インピーダンス整合回路14と出力端子18との間に直列に設けられたインピーダンス変換器16と、インピーダンス変換器16の端部に接続された基本波共振器15および基本波共振器17と、を含む。
【選択図】図1
Description
(実施の形態1にかかる増幅器の構成)
図1は、実施の形態1にかかる増幅器の構成の一例を示す図である。図1に示すように、実施の形態1にかかる増幅器10は、入力端子11と、入力インピーダンス整合回路12と、増幅素子13と、出力インピーダンス整合回路14と、補償回路19と、出力端子18と、を備えている。増幅器10は、たとえば高周波の信号を増幅する増幅器である。入力端子11には、増幅器10の増幅対象の信号(電気信号)が入力される。入力端子11へ入力された信号は、入力インピーダンス整合回路12へ出力される。
図2は、増幅器の具体的な構成の一例を示す図である。図2において、図1に示した部分と同様の部分については同一の符号を付して説明を省略する。図2に示すように、図1に示した増幅素子13は、たとえば、FET(Field Effect Transistor:電界効果トランジスタ)やBJT(Bipolar Junction Transistor:バイポーラ接合トランジスタ)などの半導体増幅素子21によって実現することができる。
図3は、信号帯域と共振周波数との関係の一例を示す図である。図3の横軸は周波数[MHz]を示している。図3の縦軸は信号成分のレベル[dB]を示している。スペクトラム31は、増幅器10による増幅対象の信号のスペクトラムの一例を示している。スペクトラム帯域32は、スペクトラム31の帯域を示している。
図4−1は、補償回路を設けないと仮定した場合の増幅器における負荷の周波数特性の一例を参考として示す図である。図4−2は、実施の形態1にかかる増幅器における負荷の周波数特性の一例を示す図である。図4−1および図4−2は、増幅器10における負荷点をスミスチャートによって示している。
図5−1は、補償回路を設けないと仮定した場合の増幅器の出力電力に対する効率の特性の一例を参考として示す図である。図5−2は、実施の形態1にかかる増幅器の出力電力に対する効率の特性の一例を示す図である。図5−1および図5−2の横軸は、増幅器10からの出力電力[dBm]を示している。図5−1および図5−2の縦軸は、増幅器10における増幅の効率[%]を示している。
図6は、インピーダンス変換器の特性の一例を示す図である。たとえば、図6に示すように、インピーダンス変換器16の一端に接続された負荷を負荷61とする。また、インピーダンス変換器16の他端に接続された端子を端子62とする。
図7−1は、インピーダンス変換器の別の構成例1を示す図である。図7−1に示すように、インピーダンス変換器16は、直列に接続されたコンデンサ71と、並列に接続されたインダクタ73,74と、によって実現してもよい。コンデンサ71は、インピーダンス変換器16の入力端と出力端との間に直列に接続されている。
図8−1は、補償回路の別の構成例1を示す図である。図8−1において、図2に示した部分と同様の部分については同一の符号を付して説明を省略する。図8−1に示すように、基本波共振器15および基本波共振器17をそれぞれ並列共振回路としてもよい。この場合は、基本波共振器15は1/4波長インピーダンス変換器24の後段に設けられ、基本波共振器17は1/4波長インピーダンス変換器24の前段に設けられる。
図9は、実施の形態1にかかる増幅器の変形例を示す図である。図9において、図1に示した部分と同様の部分については同一の符号を付して説明を省略する。図9に示すように、補償回路19が、増幅素子13と出力インピーダンス整合回路14との間に設けられてもよい。このように、出力インピーダンス整合回路14と補償回路19の前後を入れ替えた構成においても、図1に示した構成と同様に、周波数に対するインピーダンスの均一化を図ることができる。
図10は、増幅器の適用例1を示す図である。図10において、図1に示した部分と同様の部分については同一の符号を付して説明を省略する。図10に示す増幅器100は、入力端子101,102と、増幅部103,104と、インダクタ105と、コンデンサ106と、伝送線路107,108と、補償回路19と、出力端子109と、を備えるChireix型のアウトフェージング増幅器である。入力端子101,102には、増幅対象の信号強度に応じた位相差の2つの信号がそれぞれ入力される。
実施の形態2について、実施の形態1と異なる部分について説明する。
図13は、実施の形態2にかかる増幅器の構成の一例を示す図である。図13において、図1に示した部分と同様の部分については同一の符号を付して説明を省略する。図13に示すように、実施の形態2にかかる増幅器10は、補償回路19が入力端子11と入力インピーダンス整合回路12との間に設けられている。入力インピーダンス整合回路12は、補償回路19と増幅素子13とのインピーダンス整合を行う。
図14−1は、補償回路を設けないと仮定した場合の増幅器における負荷の周波数特性の一例を参考として示す図である。図14−2は、実施の形態2にかかる増幅器における負荷の周波数特性の一例を示す図である。図14−1および図14−2は、増幅器10における負荷点をスミスチャートによって示している。
図15−1は、補償回路を設けないと仮定した場合の増幅器の入力電力に対する出力電力の特性の一例を参考として示す図である。図15−2は、実施の形態2にかかる増幅器の入力電力に対する出力電力の特性の一例を示す図である。図15−1および図15−2の横軸は、増幅器10への入力電力[dBm]を示している。図15−1および図15−2の縦軸は、増幅器10からの出力電力[dBm]を示している。
図16は、実施の形態2にかかる増幅器の変形例を示す図である。図16において、図13に示した部分と同様の部分については同一の符号を付して説明を省略する。図16に示すように、補償回路19が、入力インピーダンス整合回路12と増幅素子13との間に設けられてもよい。このように、入力インピーダンス整合回路12と補償回路19の前後を入れ替えた構成においても、図13に示した構成と同様に、周波数に対するインピーダンスの均一化を図ることができる。
実施の形態3について、実施の形態1,2と異なる部分について説明する。
つぎに、上述した各実施の形態の変形例について説明する。
前記増幅素子によって増幅された信号を出力する出力端子と、
前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う整合回路と、
前記増幅素子と前記整合回路との間または前記整合回路と前記出力端子との間に直列に設けられたインピーダンス変換器と、
前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
を備えることを特徴とする増幅器。
前記第二共振器は、前記インピーダンス変換器の後段に直列に接続され、または前記インピーダンス変換器の前段に並列に接続されていることを特徴とする付記1に記載の増幅器。
前記第一共振器および前記第二共振器の他方の共振周波数は、前記中心周波数より高いことを特徴とする付記1または2に記載の増幅器。
前記第一共振器および前記第二共振器の他方の共振周波数は、前記信号の帯域の上端付近の周波数であることを特徴とする付記1または2に記載の増幅器。
前記整合回路は、前記増幅素子と前記インピーダンス変換器との間のインピーダンス整合を行うことを特徴とする付記1〜9のいずれか一つに記載の増幅器。
前記整合回路は、前記インピーダンス変換器と前記出力端子との間のインピーダンス整合を行うことを特徴とする付記1〜9のいずれか一つに記載の増幅器。
前記入力端子から入力された信号を増幅する増幅素子と、
前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う整合回路と、
前記入力端子と前記整合回路との間または前記整合回路と前記増幅素子との間に直列に設けられたインピーダンス変換器と、
前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
を備えることを特徴とする増幅器。
前記入力端子から入力された信号を増幅する増幅素子と、
前記増幅素子によって増幅された信号を出力する出力端子と、
前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う第一整合回路と、
前記入力端子と前記第一整合回路との間または前記第一整合回路と前記増幅素子との間に直列に設けられた第一インピーダンス変換器と、
前記第一インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う第二整合回路と、
前記増幅素子と前記第二整合回路との間または前記第二整合回路と前記出力端子との間に直列に設けられた第二インピーダンス変換器と、
前記第二インピーダンス変換器の端部に接続された第三共振器および第四共振器と、
を備えることを特徴とする増幅器。
10,100,120 増幅器
11,101,102,121 入力端子
12 入力インピーダンス整合回路
13 増幅素子
14 出力インピーダンス整合回路
15,17 基本波共振器
16 インピーダンス変換器
18,109,126 出力端子
19,19a,19b 補償回路
21 半導体増幅素子
22,25,73,74,105 インダクタ
23,26,71,72,82,106 コンデンサ
24 1/4波長インピーダンス変換器
31 スペクトラム
32 スペクトラム帯域
40,140 負荷特性
41,42,141,142 負荷点
51,52 効率特性
61 負荷
62 端子
81 バイアス端子
103,104 増幅部
107,108,111,112 伝送線路
122,125 1/4波長伝送線路
123,124 キャリア増幅器
151,152 入出力特性
Claims (8)
- 入力された信号を増幅する増幅素子と、
前記増幅素子によって増幅された信号を出力する出力端子と、
前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う整合回路と、
前記増幅素子と前記整合回路との間または前記整合回路と前記出力端子との間に直列に設けられたインピーダンス変換器と、
前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
を備えることを特徴とする増幅器。 - 前記第一共振器は、前記インピーダンス変換器の前段に直列に接続され、または前記インピーダンス変換器の後段に並列に接続され、
前記第二共振器は、前記インピーダンス変換器の後段に直列に接続され、または前記インピーダンス変換器の前段に並列に接続されていることを特徴とする請求項1に記載の増幅器。 - 前記第一共振器および前記第二共振器の一方の共振周波数は、前記信号の中心周波数より低く、
前記第一共振器および前記第二共振器の他方の共振周波数は、前記中心周波数より高いことを特徴とする請求項1または2に記載の増幅器。 - 前記第一共振器および前記第二共振器の一方の共振周波数は、前記信号の帯域の下端付近の周波数であり、
前記第一共振器および前記第二共振器の他方の共振周波数は、前記信号の帯域の上端付近の周波数であることを特徴とする請求項1または2に記載の増幅器。 - 前記インピーダンス変換器は、前記信号の中心波長の1/4の長さの伝送線路であることを特徴とする請求項1〜4のいずれか一つに記載の増幅器。
- 前記第一共振器および前記第二共振器の少なくともいずれかの共振器は、前記インピーダンス変換器の端部に並列に接続された並列共振回路であり、電源が供給される端子を有することを特徴とする請求項1〜5のいずれか一つに記載の増幅器。
- 信号が入力される入力端子と、
前記入力端子から入力された信号を増幅する増幅素子と、
前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う整合回路と、
前記入力端子と前記整合回路との間または前記整合回路と前記増幅素子との間に直列に設けられたインピーダンス変換器と、
前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
を備えることを特徴とする増幅器。 - 信号が入力される入力端子と、
前記入力端子から入力された信号を増幅する増幅素子と、
前記増幅素子によって増幅された信号を出力する出力端子と、
前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う第一整合回路と、
前記入力端子と前記第一整合回路との間または前記第一整合回路と前記増幅素子との間に直列に設けられた第一インピーダンス変換器と、
前記第一インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う第二整合回路と、
前記増幅素子と前記第二整合回路との間または前記第二整合回路と前記出力端子との間に直列に設けられた第二インピーダンス変換器と、
前記第二インピーダンス変換器の端部に接続された第三共振器および第四共振器と、
を備えることを特徴とする増幅器。
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