JP2013143516A

JP2013143516A - 多値磁気抵抗メモリおよび多値磁気抵抗メモリの製造方法

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Publication number: JP2013143516A
Application number: JP2012003749A
Authority: JP
Inventors: Yoshihisa Iba; 義久射場
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-01-12
Filing date: 2012-01-12
Publication date: 2013-07-22
Anticipated expiration: 2032-01-12
Also published as: JP6035745B2

Abstract

【課題】多値磁気抵抗メモリの製造工程を簡略化すること。
【解決手段】ピンド層とトンネルバリア層とフリー層とを有する磁気トンネル接合膜を含む多値磁気抵抗メモリの製造方法であって、第１の磁気トンネル接合膜と第２の磁気トンネル接合膜を積層する第１の工程と、前記第２の磁気トンネル接合膜の上に第１の方向に延びる第１のマスクを形成し、前記第１の磁気トンネル接合膜および前記第２の磁気トンネル接合膜をエッチングして前記第１の方向に延びる磁気トンネル接合パターンを形成する第２の工程と、前記第２の工程の後に前記磁気トンネル接合パターンと交差する第２のマスクを形成し、前記第１の磁気トンネル接合膜上の前記第２の磁気トンネル接合膜をエッチングする第３の工程とを有する。
【選択図】図９

Description

本発明は、多値磁気抵抗メモリおよび多値磁気抵抗メモリの製造方法に関する。

複数の磁気抵抗メモリ（Magnetoresistive Random Access Memory）を積層することで、多値メモリを容易に形成することができる。

特開２００３−１７９２１３号公報

しかし多値磁気抵抗メモリには、複数の磁気抵抗メモリを積層するため、製造工程が複雑になるという問題がある。

上記の問題を解決するために、本方法の一観点によれば、ピンド層とトンネルバリア層とフリー層とを有する磁気トンネル接合膜を含む多値磁気抵抗メモリの製造方法であって、第１の磁気トンネル接合膜と第２の磁気トンネル接合膜を積層する第１の工程と、前記第２の磁気トンネル接合膜の上に第１の方向に延びる第１のマスクを形成し、前記第１の磁気トンネル接合膜および前記第２の磁気トンネル接合膜をエッチングして前記第１の方向に延びる磁気トンネル接合パターンを形成する第２の工程と、前記第２の工程の後に前記磁気トンネル接合パターンと交差する第２のマスクを形成し、前記第１の磁気トンネル接合膜上の前記第２の磁気トンネル接合膜をエッチングする第３の工程とを有する多値磁気抵抗メモリの製造方法が提供される。

本製造法によれば、多値磁気磁気抵抗の製造工程が簡単になる。

実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。実施の形態の多値磁気抵抗メモリの工程図である。第１の磁気トンネル接合膜および第２の磁気トンネル接合膜の断面図の一例である。図９（ａ）のxvi‐xvi線に沿った断面図である。図１０（ａ）のxvii-xvii線に沿った断面図である。図１１（ａ）のxviii-xviii線に沿った断面図である。多値磁気抵抗メモリの断面図である。多値磁気抵抗メモリの電流―抵抗特性である。多値磁気抵抗メモリの変形例の断面図である。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。

（１）製造方法
図１〜１４は、本実施の形態の多値磁気抵抗メモリの工程図である。各図の上側の図は、製造中のデバイスの平面図である。各図の下側の図は、上側の図のｂ−ｂ線に沿った断面図である。

（i）ビア形成工程（図１）
まず図１（ｂ）に示すように、例えばトランジスタ２と下部配線層４とを有する基板６を用意する。下部配線層４には、ビアを有する第１及び第２の層間配線８ａ,８ｂが形成されている。トランジスタ２のソースＳは、例えば第１の層間配線８ａを介して接地されている。トランジスタ２のドレインＤには、第２の層間配線８ｂの下端が接続されている。第２の層間配線８ｂの上端は、下部配線層４の表面に達している。

まず、下部配線層４および第２の層間配線８ｂの上に、第１の層間絶縁膜（例えば、ＳｉＯＣ膜）１０ａを形成する。

この第１の層間絶縁膜１０ａに、図１（ａ）及び（ｂ）に示すように、第２の層間配線８ｂに接続するビア１２を形成する。ビア１２は、例えばＲＡＭ（Random Access Memory）のビアと同じ方法で形成される。すなわち、第１の層間絶縁膜１０ａにビアホールを形成し、第１の層間絶縁膜１０ａ上およびビアホール内にバリメタルと金属（例えば、ＣｕやＷ）の膜を順次形成する。その後、ビアホール外のバリメタルと金属膜をＣＭＰ（Chemical Mechanical Polishing）で除去する。

（ii）導電膜の形成工程（図２）
図２に示すように、第１の層間絶縁膜（絶縁膜）１０ａおよびビア１２の上に、エッチングストップ膜（例えば、厚さ１０〜３０ｎｍのＴａ膜）１４と第１の導電膜（例えば、厚さ１０〜６０ｎｍのＲｕ膜）１６ａを形成する。さらに第１の導電膜１６ａの上に、導電性の第１のハードマスク膜（例えば、厚さ１０〜３０ｎｍのＴａ膜）１８を形成する。

これらの膜は、スパッタ法により成膜される。尚、特に断らなき限り、以後説明する膜もスパッタ法により成膜される。

（iii）磁気トンネル接合膜の形成工程（図３）
図３（ｂ）に示すように、第１のハードマスク膜（例えば、Ｔａ膜）１８を介して、第１の導電膜（例えば、Ｒｕ膜）１６ａの上に第１の磁気トンネル接合膜２０ａを形成する。さらに第１の磁気トンネル接合膜２０ａの上に、バッファ膜（例えば、厚さ１０〜３０ｎｍのＴａ膜）２２と第２の磁気トンネル接合膜２０ｂを積層する。

この第２の磁気トンネル接合膜２０ｂの上に、キャップ膜（例えば、厚さ１〜５ｎｍのＴａ膜）２４と第２の導電膜（例えば、厚さ３〜１０ｎｍのＲｕ膜）２６と第２のハードマスク膜２８を形成する。

第２のハードマスク膜２８は、例えば２層構造を有している。下層膜（以下、下部ハードマスク膜と呼ぶ）２８ａは、例えば厚さ４０〜１００ｎｍのＴａ膜である。下部ハードマスク膜２８ａは、導電性の膜である。

上層膜（以下、上部ハードマスク膜と呼ぶ）２８ｂは、例えば厚さ４０〜８０ｎｍのＳｉＯ_２膜である。上部ハードマスク膜２０ｂ（例えば、ＳｉＯ_２膜２８ｂ）は、下部ハードマスク膜２８ａの上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成される。

第２の磁気トンネル接合膜２０ｂの下側にバッファ膜（例えば、Ｔａ膜）２２を形成することで、第２の磁気トンネル接合膜２０ｂの結晶性が向上する。また第２の磁気トンネル接合膜２０ｂの上にキャップ膜（例えば、Ｔａ膜）２４を配置することで、第２の磁気トンネル接合膜２０ｂと第２の導電膜（例えば、Ｒｕ膜）１６ｂのミキシングが抑制される。

図１５（ａ）は、第１の磁気トンネル接合膜２０ａの断面図の一例である。図１５（ａ）に示すように、第１の磁気トンネル接合膜２０ａは、第１のピンド層３０ａ、第１のトンネルバリア膜３２ａ、第１のフリー層３４ａおよび反強磁性膜３６を有している。

第１のピンド層３０ａは、例えば厚さ１.０〜４.０ｎｍのＣｏＦｅＢ膜（強磁性膜）である。第１のトンネルバリア層３２ａは、例えば厚さ０.８〜２.０ｎｍのＭｇＯ膜（絶縁膜）である。第１のフリー層３４ａは、例えば厚さ１.０〜３.０ｎｍのＣｏＦｅＢ膜（強磁性膜）である。反強磁性膜３６は、例えば厚さ１０.０〜３５ｎｍのＰｔＭｎである。

図１５（ｂ）は、第２の磁気トンネル接合膜２０ｂの断面図の一例である。図１５（ｂ）に示すように、第２の磁気トンネル接合膜２０ｂは、第２のピンド層３０ｂ、第２のトンネルバリア層３２ｂ、第２のフリー層３４ｂおよび垂直磁性膜３８を有している。

第２のピンド層３０ｂは、例えば厚さ０.４〜１.５ｎｍのＣｏＦｅＢ膜（強磁性膜）である。第２のトンネルバリア層３２ｂは、例えば厚さ０.８〜２.０ｎｍのＭｇＯ膜（絶縁膜）である。第２のフリー層３４ｂは、例えば厚さ０.４〜１.５ｎｍのＣｏＦｅＢ膜（強磁性膜）である。垂直磁化膜３８は、例えば厚さ約１ｎｍのＰｔ膜と厚さ約１ｎｍのＣｏ膜が交互に積層された多層膜である。積層回数は、例えば５〜１５回である。

（iv）磁気トンネル接合パターンの形成工程（図４〜６）
図４に示すように、第２のハードマスク膜２８の上（すなわち、第２の磁気抵抗トンネル接合膜２０ｂの上方に）に一方向４２に延びる第１のマスク４０を形成する。第１のマスク４０の長さおよび幅は、例えばそれぞれ１５０ｎｍおよび５０ｎｍである。第１のマスク４０は、例えばフォトレジスト膜を液浸法で露光して形成される。光源は、例えば短波長紫外線レーザー（例えば、ＡｒＦエキシマレーザー）である。これにより、第２の磁気トンネル接合膜２０ｂの上（上方）に一方向に延びる第１のマスク４０が形成される。

この第１のマスク４０をエッチングマスクとして、第２のハードマスク膜２８をエッチングし、図５に示すように第１のハードマスクパターン４４ａを形成する。

第２のハードマスク膜２８に含まれる上部ハードマスク膜（例えば、ＳｉＯ_２膜）２８ｂは、例えばＣＦ_４ガスを反応ガスとするＲＩＥ（Reactive Ion Etching）によりエッチングされる。下部ハードマスク膜（例えば、Ｔａ膜）２８ａも、ＲＩＥによりエッチングされる。反応ガスは、例えばＣｌ_２とＢＣｌ_３の混合ガスである。

このＲＩＥは、第２の導電膜（例えば、Ｒｕ膜）１６ｂで停止する。すなわち第２の導電膜１６ｂは、エッチングストップ膜である。その後、第１のマスク４０をアッシングにより除去する。アッシングの反応ガスは、例えばＯ_２ガスである。

次に、第１のハードマスクパターン４４ａをエッチングマスクとして、第２の導電膜（例えば、Ｒｕ膜）１６ｂ、キャップ膜（例えば、Ｔａ膜）２４、第２の磁気トンネル接合膜２０ｂ、バッファ層（例えば、Ｔａ膜）２２および第１の磁気トンネル接合膜２０ａをエッチングして、図６（ａ）に示すように、一方向４２に延びる磁気トンネル接合パターン４６を形成する。

第２の導電膜（例えば、Ｒｕ膜）１６ｂは、ＲＩＥによりエッチングする。反応ガスは、例えばＣＦ_４とＯ_２の混合ガスである。キャップ膜（例えば、Ｔａ膜）２４およびバッファ膜（例えば、Ｔａ膜）２２も、ＲＩＥによりエッチングする。反応ガスは、例えばＣＦ_４ガスである。第１の磁気トンネル接合膜２０ａおよび第２の磁気トンネル接合膜２０ｂも、ＲＩＥによりエッチングする。反応ガスは、例えばＣＯとＮＨ_３の混合ガスである。このＲＩＥは、第１のハードマスク（例えば、Ｔａ膜）１８で停止する。

磁気トンネル接合膜２０ａ,２０ｂをＲＩＥする間に、上部ハードマスク膜（例えば、ＳｉＯ_２膜）２８ｂが除去されて、図６（ａ）および（ｂ）に示すように、下部ハードマスク膜（例えば、Ｔａ膜）２８ａが露出する。

以上の例では、第１のハードマスクパターン４４ａ（図５参照）をエッチングマスクとして、第１の磁気トンネル接合膜２０ａおよび第２の磁気トンネル接合膜２０ｂをエッチングする。しかし、第１のマスク（フォトレジスト膜）４０が十分なエッチング耐性を有する場合には、第１のマスク４０をエッチングマスクとして、第１の磁気トンネル接合膜２０ａおよび第２の磁気トンネル接合膜２０ｂ等をエッチングしてもよい。この場合、第２のハードマスク膜２８は形成しなくてもよい。

（v）第１及び第２の磁気トンネル接合の形成工程（図７〜１１）
―多層レジストマスクの形成―
下部ハードマスク膜（例えば、Ｔａ膜）２８ａで頂上が覆われた磁気トンネル接合パターン４６（図６参照）および第１のハードマスク（例えば、Ｔａ膜）１８を、カバー膜（図示せず）で被覆する。カバー膜は、例えば厚さ約２０ｎｍのＳｉＮ膜またはＳｉＣ膜である。

図７に示すように、このカバー膜（図示せず）の上に、下層樹脂４８とＳＯＧ（Spin On Glass）膜５０とフォトレジスト膜５２とを有する多層レジスト５４を形成する。

次に最上層のフォトレジスト膜５２を例えば液浸法により露光して、図８に示すように、磁気トンネル接合パターン４６と交差するレジストマスク５６を形成する。これにより第２の磁気トンネル接合膜２０ｂの上（上方）に、磁気トンネル接合パターン４６と交差するレジストマスク５６が形成される。

次に、このレジストマスク５６をエッチングマスクとして、ＲＩＥによりＳＯＧ膜５０をエッチングする。反応ガスは、例えばＣＦ_４ガスである。その後下層樹脂４８を、ＲＩＥでエッチングする。反応ガスは、例えばＮＨ_３ガスとＯ_２とＮ_２（または、Ｈ_２）の混合ガスである。その後、カバー膜（図示せず）をＲＩＥで除去する。反応ガスは、例えばＣＦ_４である。

以上の手順により、図９に示すように、磁気トンネル接合パターン４６と交差する第２のマスク５８が形成される。第２のマスク５８の幅Ｗは、例えば５０ｎｍである。この第２のマスク５８は、引き出し電極に対応する引き出し部５９を有している。図９（ａ）に示すように、引き出し部５９は、第２のマスク５８の延伸方向に突出している。

図１６は、図９（ａ）のxvi‐xvi線に沿った断面図である。図１６に示すように、磁気トンネル接合パターン４６の上では、第２のマスク５８の両側に第２のハードマスク膜２８の下部ハードマスク膜（例えば、Ｔａ膜）２８ａが露出している。一方、図９（ａ）および（ｂ）に示すように、磁気トンネル接合パターン４６の周りには、第１のハードマスク（例えば、Ｔａ膜）１８が露出している。

―第２及び第３のハードマスクパターンの形成―
図１０に示すように、下部ハードマスク膜（例えば、Ｔａ膜）２８ｂおよび第１のハードマスク（例えば、Ｔａ膜）１８をＲＩＥによりエッチングし、その後アッシングにより第２のマスク５８を除去する。反応ガスは、例えばＣｌ_２とＢＣｌ_３ガスの混合ガスである。このＲＩＥは、第１の導電膜（例えば、Ｒｕ膜）１６ａおよび第２の導電膜（例えば、Ｒｕ膜）１６ｂで停止する（すなわち、第１の導電膜１６ａおよび第２の導電膜１６ｂは、エッチングストップ膜である）。

図１７は、図１０（ａ）のxvii-xvii線に沿った断面図である。

上記ＲＩＥにより、図１０（ｂ）に示すように、第１の導電膜１６ａの上に第２のハードマスクパターン４４ｂが形成される。一方、図１７に示すように、第２の導電膜１６ｂの上には、第３のハードマスクパターン４４ｃが形成される。したがって、第２の磁気トンネル接合膜２０ｂの上（上方）に、第３のハードマスクパターン４４ｃが形成される。

―導電膜のエッチング―
第２のハードマスクパターン４４ｂおよび第３のハードマスクパターン４４ｃで覆われていない領域には、図１０（ａ）に示すように、第１の導電膜（例えば、Ｒｕ膜）１６ａおよび第２の導電膜（例えば、Ｒｕ膜）１６ｂが露出する。

露出した第１の導電膜１６ａおよび第２の導電膜１６ｂを、ＲＩＥによりエッチングする。反応ガスは、例えばＣＦ_４とＯ_２の混合ガスである。このＲＩＥは、エッチングストップ膜（例え、Ｔａ膜）１４とキャップ膜（例え、Ｔａ膜）２４で停止する。

―磁気トンネル接合膜のエッチング―
次に、第３のハードマスクパターン４４ｃの両側に露出したキャップ膜（例えば、Ｔａ膜）２４を、ＲＩＥによりエッチングする。反応ガスは、例えばＣＦ_４ガスである。

さらにＲＩＥにより、第１の磁気トンネル接合膜２０ａの上（上方）の第２の磁気トンネル接合膜２０ｂ（図１７参照）をエッチングする。反応ガスは、ＣＯとＮＨ_３の混合ガスである。第２の磁気トンネル接合膜２０ｂのＲＩＥは、図１１（ａ）に示すように、バッファ層（例えば、Ｔａ膜）２２で停止する。

この時、第１の層間絶縁膜１０上のエッチングストップ膜（例え、Ｔａ膜）１４もエッチングされる。このエッチングストップ膜（例え、Ｔａ膜）１４のエッチングおよび上述した第１の導電膜（例え、Ｔａ膜）１６ａのエッチングにより、引き出し電極６０が形成される。図１１（ｂ）に示すように、引き出し電極６０の先端部はビア１２の上に形成される。これにより、引き出し電極６０は、ビア１２に接続される。

図１８は、図１１（ａ）のxviii-xvii線に沿った断面図である。これまでの工程により、第１の磁気トンネル接合６２ａと、第１の磁気トンネル接合６２ａに積層された第２の磁気トンネル接合６２ｂとを有する多値磁気抵抗メモリ６３が形成される。第１の磁気トンネル接合６２ａは、第１の磁気トンネル接合膜２０ａのＲＩＥにより形成される。第２の磁気トンネル接合６２ｂは、第２の磁気トンネル接合膜２０ｂのＲＩＥにより形成される。図１８に示すように、第２の磁気トンネル接合６２ｂの面積（接合面の面積）は、第１の磁気トンネル接合６２ａの面積（接合面の面積）より狭くなる。

ビア１２には、その形成過程で用いられるＣＭＰにより窪みが発生しやすい。このような窪みの真上に磁気トンネル接合６２ａ,６２ｂが形成されると、多値磁気抵抗メモリ６３の特性が悪くなる。しかし本実施の形態では、図１１に示すように、ビア１２は、磁気トンネル接合６２ａ,６２ｂの下側ではなく、引き出し線６０の下側に配置される。したがって、多値磁気抵抗メモリ６３の特性は良好である。尚、窪みのないビアが形成される場合には、ビア１２の真上に多値磁気抵抗メモリ６３を形成してもよい。

本実施の形態では、図８に示すように、磁気トンネル接合パターン４６に交差するレジストパターン５６を用いて、第２の磁気トンネル接合６２ｂを形成する。このような交差パターンでなく、磁気トンネル接合パターン４６上に載る小さなレジストパターン（例えば、５０ｎｍ×５０ｎｍ）を用いて、第２の磁気トンネル接合６２ｂを形成することも考えられる。しかし、このような小さなレジストパターンの形成およびパターン形成のためのマスク合わせは極めて困難である。

尚、以上の例では、第２及び第３のハードマスクパターン４４ｂ,４４ｃをエッチングマスクとして、第１の磁気トンネル接合膜２０ａおよび第２の磁気トンネル接合膜２０ｂ等をエッチングする。しかし、第２のマスク５８が十分なエッチング耐性を有する場合には、第２のマスク（多層フォトレジスト）５８をエッチングマスクとして、第１の磁気トンネル接合膜２０ａおよび第２の磁気トンネル接合膜２０ｂ等をエッチングしてもよい。この場合、第１のハードマスク膜２８は形成しなくてもよい。

（vi）ビット線の形成工程（図１２〜１４）
次に、第１の層間絶縁膜１０ａ、第２のハードマスクパターン４４ｂおよび第３のハードマスクパターン４４ｃの上に、カバー膜（図示せず）を堆積する。このカバー膜は、例えば厚さ約２０ｎｍのＳｉＮ膜（または、ＳｉＣ膜）である。

このカバー膜の上に厚さ約５００ｎｍのＳｉＯＣ膜を堆積し、このＳｉＯＣ膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化する。これにより、図１２（ｂ）に示すように、第２の層間絶縁膜１０ｂが形成される。

この第２の層間絶縁膜１０ｂの上に、第３の層間絶縁膜１０ｃを形成する。第３の層間絶縁膜１０ｃは、例えば厚さ約１５０ｎｍのＳｉＣＮ膜である。第２及び第３の層間絶縁膜は、例えばＣＶＤにより形成される。

この第３の層間絶縁膜１０ｃに、例えば一方向４２に延びる配線溝６４を形成する。次に、第３の層間絶縁膜１０ｃの上にバリアメタル（図示せず）を成膜し、Ｃｕ膜を電解メッキにより形成する。このＣｕ膜をＣＭＰによりエッチングして、図１３（ａ）及び（ｂ）に示すように第２の磁気トンネル接合６２ｂに接続するビット線６６を形成する。

次に、図１４に示すように、上部配線層６８をビット線６６および第３の層間絶縁膜１０ｃの上に形成する。

その後、多値磁気抵抗メモリ６３に大きな水平磁気を印加して、反強磁性膜３６を基板６に水平な方向に磁化する。この時、垂直磁化膜３８は基板６に垂直な方向に部分的に磁化される。これにより、第１及び第２のピンド層３０ａ,３０ｂの磁化方向が固定される。

以上により、第１の磁気トンネル接合６２ａと第２の磁気トンネル接合６２ｂが積層された多値磁気抵抗メモリ６３を有する集積回路６９が形成される。

本実施の形態では、第１の磁気トンネル接合６２ａと共に第２の磁気トンネル接合６２ｂを形成する。しかし、多値磁気抵抗メモリ６３を製造する方法としては、第１の磁気トンネル接合６２ａだけを形成した後、第２の磁気トンネル接合６２ｂを形成する方法も考えられる。

この方法では、最初に形成した第１の磁気トンネル接合６２ａを層間絶縁膜で埋め込み、その上に第２の磁気トンネル接合６２ｂを形成する。したがって、第１の磁気トンネル接合膜２０ａと第２の磁気トンネル接合膜２０ｂは別々に成長される。また、第１の磁気トンネル接合６２ａと第２の磁気トンネル接合６２ｂは、別々の層間絶縁膜で埋め込まれる。このため、２回の磁気トンネル接合膜の成長と２回の層間絶縁膜埋め込みが行われる。

一方、本実施の形態では、磁気トンネル接合膜の成長と層間絶縁膜による埋め込みは、それぞれ１回でよい。さらに第２のマスク５８により、第２の磁気トンネル接合６２ｂと引き出し電極６０が形成される。したがって本実施の形態によれば、極めて少ない工程で多値磁気抵抗メモリを製造することができる。

尚、本実施の形態以外にも多値磁気抵抗メモリを少ない工程で製造する方法は、幾つか考えられる。しかし、これらの方法は、第１の磁気トンネル接合６２ａと第２の磁気トンネル接合６２ｂの面積比が小さくなる等の問題を有している。

本実施の形態では、磁気トンネル接合膜２０ａ,２０ｂのエッチングに、塩素を発生する反応ガスは用いない。このため、塩素ガスにより磁気トンネル接合膜２０ａ,２０ｂが劣化することはない。

（２）構造
図１９は、本実施の形態により製造される多値磁気抵抗メモリ６３の断面図である。

図１９に示すように、多値磁気抵抗メモリ６３は、第１の磁気トンネル接合６２ａと、第２の磁気トンネル接合６２ｂとを有している。第１の磁気トンネル接合６２ａおよび第２の磁気トンネル接合６２ｂは、それぞれピンド層７０ａ, ７０ｂとトンネルバリア層７２ａ, ７２ｂとフリー層７４ａ, ７４ｂとを有するスピン注入磁化反転型磁気抵抗メモリ（Spin Transfer Torque Magenetoresistive Memory）である。

第１の磁気トンネル接合６２ａは、さらに反強磁性層７６を有している。ピンド層７０ａの磁化は、反強磁性層７６により基板６に略水平な一方向に固定される。すなわち、第１の磁気トンネル接合６２ａは、水平磁化型の強磁性トンネル接合（Magnetic Tunnel Junction）である。

ここで、第１の磁気トンネル接合６２ａのピンド層７０ａおよびトンネルバリア層７２ａはそれぞれ、第１の磁気トンネル接合膜２０ａ（図１５（ａ）参照）の第１のピンド層３０ａおよび第１のトンネルバリア膜３２ａから形成される。また第１の磁気トンネル接合６２ａのフリー層７４ａおよび反強磁性層７６はそれぞれ、第１の磁気トンネル接合膜２０ａの第１のフリー層３４ａおよび反強磁性膜３６から形成される。

第２の磁気トンネル接合６２ｂは、垂直磁化層７８を有している。ピンド層７０ｂの磁化は、垂直磁化層７８により基板６に略垂直な方向に部分的に固定される。すなわち、第２の磁気トンネル接合６２ｂは、垂直磁化型の強磁性トンネル接合（Magnetic Tunnel Junction）である。

第２の磁気トンネル接合６２ｂのピンド層７０ｂおよびトンネルバリア層７２ｂはそれぞれ、第２の磁気トンネル接合膜２０ｂ（図１５（ｂ）参照）の第２のピンド層３０ｂおよび第２のトンネルバリア膜３２ｂから形成される。また第２の磁気トンネル接合６２ｂのフリー層７４ｂおよび垂直磁化層７８はそれぞれ、第２の磁気トンネル接合膜２０ｂの第２のフリー層３４ｂおよび垂直磁化膜３８から形成される。

本実施の形態では、第１の磁気トンネル接合６２ａの上に配置される第２の磁気トンネル接合６２ｂが、微細化に適した垂直磁化型の強磁性トンネル接合である。したがって、多値磁気抵抗メモリ６３の小型化は容易である。

図１９に示すように、第２の磁気トンネル接合６２ｂは、バッファ層２２を挟んで第１の磁気トンネル接合６２ａに積層されている。ここで、第２の磁気トンネル接合６２ｂの接合面積（ピンド層とフリー層の接合面の面積）は、第１の磁気トンネル接合６２ａの接合面積より狭くなっている。

第１の磁気トンネル接合６２ａと第２の磁気トンネル接合６２ｂの接合面積の比（以下、接合面積比と呼ぶ）が大きいほど、第１の磁気トンネル接合６２ａと第２の磁気トンネル接合６２ｂの書き込み電流の差が大きくなる。このような場合、書き込みエラーは起こり難くなる。

本実施の形態によれば、第１のマスク４０を長くすることで、容易に接合面積比を大きくすることができる。したがって、本実施の形態によれば、書き込みエラーが起こり難くなる。

（３）動作
図１４に示すように、多値磁気抵抗メモリ６３の下面には下部電極７２ａが接続される。一方、多値磁気抵抗メモリ６３の上面には、上部電極７２ｂが接続される。

上部電極７２ｂは、図１８に示すように、第３のハードマスクパターン４４ｃと第２の導電膜１６ｂとキャップ膜２４を有する電極である。下部電極７２ａは、エッチングストップ膜１４と第１の導電膜１６ａとバッファ膜２２とを有する電極である。

下部電極７２ａは、図１４に示すように、多値磁気抵抗メモリ６３の下側から突出する突出部分を有している。この突出部が、引き出し電極６０である。引き出し電６０には、ビア１２および第２の層間配線８ｂを介してトランジスタ２のソースＳに接続されている。

トランジスタ２のゲート７２は、集積回路（例えば、ランダム・アクセス・メモリ）６９に設けられるワード線の一部分である。このワード線に選択電位が印加されるとトランジスタ２が導通し、多層磁気抵抗メモリ６３の下部電極７２ａ（図１４参照）が、第１の層間配線８ａを介して例えばグラウンドに接続される。

この状態でビット線６６から上部電極７２ｂに書き込み信号が供給され、多値情報が多値磁気抵抗メモリ６３に記録される。または、ビット線６６から上部電極７２ｂに読み出し信号が供給され、多値情報が読み出される。

図２０は、多値磁気抵抗メモリ６３の電流―抵抗特性である。横軸は、多値磁気抵抗メモリ６３に流れる電流（上部電極７２ｂから下部電極７２ａに流れる電流またはその逆方向に流れる電流）である。縦軸は、多値磁気抵抗メモリ６３の抵抗（上部電極７２ｂと下部電極７２ａの間の抵抗）である。

図２０には、多値磁気抵抗メモリ６３の電流―抵抗特性８０と共に、第１の磁気トンネル接合６２ａの電流―抵抗特性８０ａと第２の磁気トンネル接合６２ｂの電流―抵抗特性８０ｂが示されている。多値磁気抵抗メモリ６３の電流―抵抗特性８０は、第１の磁気トンネル接合６２ａの電流―抵抗特性８０ａと第２の磁気トンネル接合６２ｂの電流―抵抗特性８０ｂを重ね合わせたものである。

上述したように、第１の磁気トンネル接合６２ａの接合面積は、第２の磁気トンネル接合６２ｂの接合面積より広い。したがって、第１の磁気トンネル接合６２ａの書き込み電流Ｉ_１,Ｉ_４の絶対値は、第２の磁気トンネル接合６２ｂの書き込み電流Ｉ_２,Ｉ_３の絶対値より大きい。このため多値磁気抵抗メモリ６３の電流―抵抗特性８０は、４つの異なる抵抗値Ｒ１〜Ｒ４を有する。すなわち多値磁気抵抗メモリ６３は、４値を有する多値メモリである。

（４）変形例
図２１は、多値磁気抵抗メモリの変形例の断面図である。

図２１の多値磁気抵抗メモリ６３ａは、第１の磁気トンネル接合６２ａと第２の磁気トンネル接合６２ｂに挟まれたＮｉＦｅ膜８２を有している。ＮｉＦｅ膜８２は透磁率が高いので、第２の磁気トンネル接合６２ｂの漏れ磁気から、第１の磁気トンネル接合６２ａを遮蔽する。同様に、ＮｉＦｅ膜８２は、第１の磁気トンネル接合６２ａの漏れ磁気から、第２の磁気トンネル接合６２ｂを遮蔽する。ここで、ＮｉＦｅ膜のＮｉの組成比としては０．４以上０．６以下が好ましい。この磁気遮蔽により、多値磁気抵抗メモリ６３ａの誤動作が少なくなる。

図２１に示す例では、ＮｉＦｅ膜８２は、第２の磁気トンネル接合６２ｂとバッファ層２２の間に配置されている。しかし、ＮｉＦｅ膜８２は、バッファ層２２と第１の磁気トンネル接合６２ａの間に配置されてもよい。或いは、ＮｉＦｅ膜８２は、バッファ層２２の内部に配置されてもよい。

多値磁気抵抗メモリ６３ａは、図１〜１４を参照して説明した、多値磁気抵抗メモリ６３と略同じ方法で製造することができる。ただし、図３を参照して説明した「磁気トンネル接合膜の形成工程」において、バッファ膜２２と第２の磁気トンネル接合膜２０ｂの間またはバッファ膜２２の内部にＮｉＦｅ膜８２を形成する。

バッファ膜２２と第２の磁気トンネル接合膜２０ｂの間にＮｉＦｅ膜８２に形成する場合、第２のマスク５８を形成した後に、第２の磁気トンネル接合膜２０ｂと共にＮｉＦｅ膜８２をエッチングする。これにより、図２１の構造が生成される。ただし、ＮｉＦｅ膜８２はエッチングしなくてもよい。この場合ＮｉＦｅ膜８２は、バッファ膜２２の上面（第２の磁気トンネル接合６２ｂ側の面）全体を覆う。

以上の例では、図１９に示すように、ピンド層７０ａ,７０ｂがトンネルバリア層７２ａ, ７２ｂの基板側に配置される。しかし、ピンド層７０ａ,７０ｂはトンネルバリア層７２ａ, ７２ｂの反対側（基板６に反対側）に配置されてもよい。

また以上の例では、第１の磁気トンネル接合６２ａは、水平磁化型の強磁性トンネル接合である。しかし第１の磁気トンネル接合６２ａは、垂直磁化型の強磁性トンネル接合であってもよい。また第２の磁気トンネル接合６２ｂが、水平磁化型の強磁性トンネル接合であってもよい。

以上の例では、ピンド層およびフリー層はＣｏＦｅＢ膜である。しかし、ピンド層およびフリー層は、ＮｉＦｅ膜などの他の強磁性膜であってもよい。

以上の例では、反強磁性膜は、ＰｔＭｎ膜である。しかし、反強磁性膜は、ＩｒＭｎ膜等の他の反強磁性膜であってもよい。

以上の例では、垂直磁化膜は、ＣｏとＰｔの多層膜である。しかし、垂直磁化膜はＩｒＦｅＰｔ膜やＣｏＣｒＰｔ膜等の他の垂直磁化膜であってもよい。

１２・・・ビア
１６ａ・・・第１の導電膜
１６ｂ・・・第２の導電膜
１８・・・第１のハードマスク膜
２０ａ・・・第１の磁気トンネル接合膜
２０ｂ・・・第２の磁気トンネル接合膜
２８・・・第２のハードマスク膜
３０ａ,３０ｂ・・・ピンド層
３２ａ,３２ｂ・・・トンネルバリア層
３４ａ,３４ｂ・・・フリー層
３６・・・反強磁性膜
３８・・・垂直磁化膜
４０・・・第１のマスク
４４ａ・・・第１のハードマスクパターン
４４ｂ・・・第２のハードマスクパターン
４４ｃ・・・第３のハードマスクパターン
４６・・・磁気トンネル接合パターン
５８・・・第２のマスク
６０・・・引き出し電極
６２ａ・・・第１の磁気トンネル接合
６２ｂ・・・第２の磁気トンネル接合
６３・・・多値磁気抵抗メモリ
７０ａ, ７０ｂ・・・ピンド層
７２ａ, ７２ｂ・・・トンネルバリア層
７４ａ, ７４ｂ・・・フリー層
７８・・・垂直磁化層

Claims

ピンド層とトンネルバリア層とフリー層とを有する磁気トンネル接合膜を含む多値磁気抵抗メモリの製造方法であって、
第１の磁気トンネル接合膜と第２の磁気トンネル接合膜を積層する第１の工程と、
前記第２の磁気トンネル接合膜の上に第１の方向に延びる第１のマスクを形成し、前記第１の磁気トンネル接合膜および前記第２の磁気トンネル接合膜をエッチングして前記第１の方向に延びる磁気トンネル接合パターンを形成する第２の工程と、
前記第２の工程の後、前記磁気トンネル接合パターンと交差する第２のマスクを形成し、前記第１の磁気トンネル接合膜上の前記第２の磁気トンネル接合膜をエッチングする第３の工程と
を有する多値磁気抵抗メモリの製造方法。
請求項１に記載の多値磁気抵抗メモリの製造方法において、
前記第１の工程の前に、絶縁膜上に第１の導電膜を形成する第４の工程を有し、
前記第１の工程では、前記第１の導電膜の上に前記第１の磁気トンネル接合膜と前記第２の磁気トンネル接合膜を積層し、
前記第３の工程では、前記第２のマスクを形成した後、前記第２のマスクを用いて前記第１の導電膜をエッチングして引き出し電極を形成することを
特徴とする多値磁気抵抗メモリの製造方法。
請求項１又は２に記載の多値磁気抵抗メモリの製造方法において、
前記第４の工程の前に、前記絶縁膜に、前記引き出し電極が接続されるビアを形成する第５の工程を有することを
特徴とする多値磁気抵抗メモリの製造方法。
請求項１乃至３のいずれか１項に記載の多値磁気抵抗メモリの製造方法において、
前記第４の工程では、前記導電膜の上に第１のハードマスク膜を形成し、
前記第１の工程では、前記第２の磁気トンネル接合膜の上に第２のハードマスク膜を形成し、
前記第２の工程では、前記第２のハードマスク膜の上に前記第１のマスクを形成した後に前記第２のハードマスク膜をエッチングして第１のハードマスクパターンを形成し、その後前記第１の磁気トンネル接合膜と前記第２の磁気トンネル接合膜をエッチングし、
前記第３の工程では、前記第２のマスクを形成した後、前記第２のマスクをエッチングマスクとして第１及び第２のハードマスク膜をエッチングして第２及び第３のハードマスクパターンを形成し、その後前記第２の磁気トンネル接合膜と前記導電膜をエッチングすることを
特徴とする多値磁気抵抗メモリの製造方法。
ピンド層とトンネルバリア層とフリー層とを有する磁気トンネル接合を含む多値磁気抵抗メモリであって、
第１の磁気トンネル接合と、
前記第１の磁気トンネル接合に積層され、前記第１の磁気トンネル接合より接合面積が狭い第２の磁気トンネル接合とを有し、
前記第２の磁気トンネル接合は、前記ピンド層の磁化を固定する垂直磁化膜を有する
多値磁気抵抗メモリ。
ピンド層とトンネルバリア層とフリー層とを有する磁気トンネル接合を含む多値磁気抵抗メモリであって、
第１の磁気トンネル接合と、
前記第１の磁気トンネル接合に積層された第２の磁気トンネル接合と、
前記第１の磁気トンネル接合と前記第２の磁気トンネル接合に挟まれたＮｉＦｅ膜とを有する
多値磁気抵抗メモリ。
請求項６記載の多値磁気抵抗メモリにおいて、
前記ＮｉＦｅ膜のＮｉの組成比が、０．４以上０．６以下であることを
特徴とする多値磁気抵抗メモリ。