JP6035745B2 - 多値磁気抵抗メモリおよび多値磁気抵抗メモリの製造方法 - Google Patents
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Description
図1〜14は、本実施の形態の多値磁気抵抗メモリの工程図である。各図の上側の図は、製造中のデバイスの平面図である。各図の下側の図は、上側の図のb−b線に沿った断面図である。
まず図1(b)に示すように、例えばトランジスタ2と下部配線層4とを有する基板6を用意する。下部配線層4には、ビアを有する第1及び第2の層間配線8a,8bが形成されている。トランジスタ2のソースSは、例えば第1の層間配線8aを介して接地されている。トランジスタ2のドレインDには、第2の層間配線8bの下端が接続されている。第2の層間配線8bの上端は、下部配線層4の表面に達している。
図2に示すように、第1の層間絶縁膜(絶縁膜)10aおよびビア12の上に、エッチングストップ膜(例えば、厚さ10〜30nmのTa膜)14と第1の導電膜(例えば、厚さ10〜60nmのRu膜)16aを形成する。さらに第1の導電膜16aの上に、導電性の第1のハードマスク膜(例えば、厚さ10〜30nmのTa膜)18を形成する。
図3(b)に示すように、第1のハードマスク膜(例えば、Ta膜)18を介して、第1の導電膜(例えば、Ru膜)16aの上に第1の磁気トンネル接合膜20aを形成する。さらに第1の磁気トンネル接合膜20aの上に、バッファ膜(例えば、厚さ10〜30nmのTa膜)22と第2の磁気トンネル接合膜20bを積層する。
図4に示すように、第2のハードマスク膜28の上(すなわち、第2の磁気抵抗トンネル接合膜20bの上方に)に一方向42に延びる第1のマスク40を形成する。第1のマスク40の長さおよび幅は、例えばそれぞれ150nmおよび50nmである。第1のマスク40は、例えばフォトレジスト膜を液浸法で露光して形成される。光源は、例えば短波長紫外線レーザー(例えば、ArFエキシマレーザー)である。これにより、第2の磁気トンネル接合膜20bの上(上方)に一方向に延びる第1のマスク40が形成される。
―多層レジストマスクの形成―
下部ハードマスク膜(例えば、Ta膜)28aで頂上が覆われた磁気トンネル接合パターン46(図6参照)および第1のハードマスク(例えば、Ta膜)18を、カバー膜(図示せず)で被覆する。カバー膜は、例えば厚さ約20nmのSiN膜またはSiC膜である。
図10に示すように、下部ハードマスク膜(例えば、Ta膜)28bおよび第1のハードマスク(例えば、Ta膜)18をRIEによりエッチングし、その後アッシングにより第2のマスク58を除去する。反応ガスは、例えばCl2とBCl3ガスの混合ガスである。このRIEは、第1の導電膜(例えば、Ru膜)16aおよび第2の導電膜(例えば、Ru膜)16bで停止する(すなわち、第1の導電膜16aおよび第2の導電膜16bは、エッチングストップ膜である)。
第2のハードマスクパターン44bおよび第3のハードマスクパターン44cで覆われていない領域には、図10(a)に示すように、第1の導電膜(例えば、Ru膜)16aおよび第2の導電膜(例えば、Ru膜)16bが露出する。
次に、第3のハードマスクパターン44cの両側に露出したキャップ膜(例えば、Ta膜)24を、RIEによりエッチングする。反応ガスは、例えばCF4ガスである。
次に、第1の層間絶縁膜10a、第2のハードマスクパターン44bおよび第3のハードマスクパターン44cの上に、カバー膜(図示せず)を堆積する。このカバー膜は、例えば厚さ約20nmのSiN膜(または、SiC膜)である。
図19は、本実施の形態により製造される多値磁気抵抗メモリ63の断面図である。
図14に示すように、多値磁気抵抗メモリ63の下面には下部電極72aが接続される。一方、多値磁気抵抗メモリ63の上面には、上部電極72bが接続される。
図21は、多値磁気抵抗メモリの変形例の断面図である。
16a・・・第1の導電膜
16b・・・第2の導電膜
18・・・第1のハードマスク膜
20a・・・第1の磁気トンネル接合膜
20b・・・第2の磁気トンネル接合膜
28・・・第2のハードマスク膜
30a,30b・・・ピンド層
32a,32b・・・トンネルバリア層
34a,34b・・・フリー層
36・・・反強磁性膜
38・・・垂直磁化膜
40・・・第1のマスク
44a・・・第1のハードマスクパターン
44b・・・第2のハードマスクパターン
44c・・・第3のハードマスクパターン
46・・・磁気トンネル接合パターン
58・・・第2のマスク
60・・・引き出し電極
62a・・・第1の磁気トンネル接合
62b・・・第2の磁気トンネル接合
63・・・多値磁気抵抗メモリ
70a, 70b・・・ピンド層
72a, 72b・・・トンネルバリア層
74a, 74b・・・フリー層
78・・・垂直磁化層
Claims (4)
- ピンド層とトンネルバリア層とフリー層とを有する磁気トンネル接合膜を含む多値磁気抵抗メモリの製造方法であって、
第1の磁気トンネル接合膜と第2の磁気トンネル接合膜を積層する第1の工程と、
前記第2の磁気トンネル接合膜の上に第1の方向に延びる第1のマスクを形成し、前記第1の磁気トンネル接合膜および前記第2の磁気トンネル接合膜をエッチングして前記第1の方向に延びる磁気トンネル接合パターンを形成する第2の工程と、
前記第2の工程の後、前記磁気トンネル接合パターンと交差する第2のマスクを形成し、前記第1の磁気トンネル接合膜上の前記第2の磁気トンネル接合膜をエッチングする第3の工程と
を有する多値磁気抵抗メモリの製造方法。 - 請求項1に記載の多値磁気抵抗メモリの製造方法において、
前記第1の工程の前に、絶縁膜上に第1の導電膜を形成する第4の工程を有し、
前記第1の工程では、前記第1の導電膜の上に前記第1の磁気トンネル接合膜と前記第2の磁気トンネル接合膜を積層し、
前記第3の工程では、前記第2のマスクを形成した後、前記第2のマスクを用いて前記第1の導電膜をエッチングして引き出し電極を形成することを
特徴とする多値磁気抵抗メモリの製造方法。 - 請求項1又は2に記載の多値磁気抵抗メモリの製造方法において、
前記第4の工程の前に、前記絶縁膜に、前記引き出し電極が接続されるビアを形成する第5の工程を有することを
特徴とする多値磁気抵抗メモリの製造方法。 - 請求項1乃至3のいずれか1項に記載の多値磁気抵抗メモリの製造方法において、
前記第4の工程では、前記第1の導電膜の上に第1のハードマスク膜を形成し、
前記第1の工程では、前記第2の磁気トンネル接合膜の上に第2のハードマスク膜を形成し、
前記第2の工程では、前記第2のハードマスク膜の上に前記第1のマスクを形成した後に前記第2のハードマスク膜をエッチングして第1のハードマスクパターンを形成し、その後前記第1の磁気トンネル接合膜と前記第2の磁気トンネル接合膜をエッチングし、
前記第3の工程では、前記第2のマスクを形成した後、前記第2のマスクをエッチングマスクとして第1及び第2のハードマスク膜をエッチングして第2及び第3のハードマスクパターンを形成し、その後前記第2の磁気トンネル接合膜と前記第1の導電膜をエッチングすることを
特徴とする多値磁気抵抗メモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012003749A JP6035745B2 (ja) | 2012-01-12 | 2012-01-12 | 多値磁気抵抗メモリおよび多値磁気抵抗メモリの製造方法 |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2013143516A JP2013143516A (ja) | 2013-07-22 |
JP6035745B2 true JP6035745B2 (ja) | 2016-11-30 |
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JP2012003749A Expired - Fee Related JP6035745B2 (ja) | 2012-01-12 | 2012-01-12 | 多値磁気抵抗メモリおよび多値磁気抵抗メモリの製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP6035745B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3977576B2 (ja) * | 1999-09-17 | 2007-09-19 | 株式会社東芝 | 磁気メモリ装置 |
JP2004071881A (ja) * | 2002-08-07 | 2004-03-04 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
JP2005310840A (ja) * | 2004-04-16 | 2005-11-04 | Toshiba Corp | 磁気ランダムアクセスメモリ |
US20090218645A1 (en) * | 2007-02-12 | 2009-09-03 | Yadav Technology Inc. | multi-state spin-torque transfer magnetic random access memory |
JP2008282940A (ja) * | 2007-05-10 | 2008-11-20 | Sony Corp | 磁気記憶装置の製造方法 |
JP5756760B2 (ja) * | 2010-01-13 | 2015-07-29 | 株式会社日立製作所 | 磁気メモリ、磁気メモリの製造方法、及び、磁気メモリの駆動方法 |
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JP2013143516A (ja) | 2013-07-22 |
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