JP2013140982A - 半導体ウェハめっきブスおよびその形成方法 - Google Patents
半導体ウェハめっきブスおよびその形成方法 Download PDFInfo
- Publication number
- JP2013140982A JP2013140982A JP2012287211A JP2012287211A JP2013140982A JP 2013140982 A JP2013140982 A JP 2013140982A JP 2012287211 A JP2012287211 A JP 2012287211A JP 2012287211 A JP2012287211 A JP 2012287211A JP 2013140982 A JP2013140982 A JP 2013140982A
- Authority
- JP
- Japan
- Prior art keywords
- edge seal
- layer
- plating
- die
- bond pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007747 plating Methods 0.000 title claims abstract description 127
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 title claims description 30
- 238000001465 metallisation Methods 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims description 139
- 239000002184 metal Substances 0.000 claims description 139
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 165
- 235000012431 wafers Nutrition 0.000 description 47
- 239000011241 protective layer Substances 0.000 description 40
- 230000008569 process Effects 0.000 description 10
- 238000009713 electroplating Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
一態様において、めっきバスを有する半導体ウェハが提供される。
【解決手段】
半導体ウェハはダイと、エッジシールと、ボンドパッドと、めっきブスと、トレースとを含む。ダイはソーストリートに隣接する。エッジシールはダイの周縁に沿っており、ダイの最後の相互接続層内に形成される導電層を含む。ボンドパッドは、最後の相互接続層の上の金属堆積層の一部として、または最後の相互接続層の一部として形成される。めっきブスはソーストリートの中にある。トレースは、(1)エッジシールの上で、エッジシールから絶縁され且つ金属堆積層内に形成されて、あるいは、(2)エッジシールを貫通し且つエッジシールから絶縁されて、ボンドパッドおよびめっきブスに接続される。
【選択図】 図2
Description
Claims (20)
- 半導体ウェハであって、
ソーストリートに隣接するダイと、
前記ダイの周縁に沿ったエッジシールであって、該エッジシールは前記ダイの最後の相互接続層内に形成される第1の導電層を含む、エッジシールと、
前記最後の相互接続層および該最後の相互接続層の上の金属堆積層から成る群のうちの1つの一部として形成されるボンドパッドと、
前記ソーストリート内のめっきブスと、
(1)前記エッジシールの上で前記エッジシールから絶縁され且つ前記金属堆積層内に形成される、および(2)前記エッジシールを貫通し且つ前記エッジシールから絶縁される、から成る群のうちの1つを含む様式によって、前記ボンドパッドおよび前記めっきブスに接続されるトレースと、
を有する半導体ウェハ。 - 前記ボンドパッドは、該ボンドパッドの前記金属堆積層の上のめっき層をさらに有する、請求項1に記載の半導体ウェハ。
- 前記めっき層はニッケルを含む、請求項2に記載の半導体ウェハ。
- 前記エッジシールの上で前記エッジシールから絶縁され且つ前記金属堆積層の一部として形成される、を含む様式によって前記トレースが前記ボンドパッドおよび前記めっきブスに接続される、請求項2に記載の半導体ウェハ。
- 前記最後の相互接続層は銅を含む、請求項4に記載の半導体ウェハ。
- 前記ボンドパッドは前記最後の相互接続層および前記金属堆積層の両方の一部であり、前記最後の相互接続層の第1の部分を含む、請求項5に記載の半導体ウェハ。
- 前記ボンドパッドは前記最後の相互接続層の一部および前記金属堆積層の一部を有し、該最後の相互接続層の該一部は該金属堆積層の該一部を超えて横方向に延在する、請求項6に記載の半導体ウェハ。
- 前記トレースは前記最後の相互接続層の前記一部に結合される、請求項7に記載の半導体ウェハ。
- 前記エッジシールを貫通し且つ前記エッジシールから絶縁される、を含む様式によって前記トレースが前記ボンドパッドおよび前記めっきブスに接続される、請求項2に記載の半導体ウェハ。
- 前記エッジシールは、前記最後の相互接続層を含む複数の金属相互接続層の各々からの一部を含む、請求項9に記載の半導体ウェハ。
- 前記トレースは、追加の金属相互接続層の一部を含み、該追加の金属相互接続層の該一部は、第1の側で前記エッジシールを過ぎて前記ダイに向かって横方向に延在し、第2の側で前記エッジシールを過ぎて前記めっきブスに向かって横方向に延在する、請求項10に記載の半導体ウェハ。
- 前記トレースは、前記最後の相互接続層の第1の部分に接続される第1のビアと、前記最後の相互接続層の第2の部分に接続される第2のビアとをさらに含み、前記最後の相互接続層の前記第1の部分は前記ボンドパッドに接続され、前記最後の相互接続層の前記第2の部分は前記めっきブスに接続される、請求項11に記載の半導体ウェハ。
- 半導体ダイを形成する方法であって、
複数の相互接続層を使用して半導体ウェハ上に前記半導体ダイを形成することと、
前記複数の相互接続層を使用して前記ダイの周りにエッジシールを形成することと、
金属堆積層、および前記複数の相互接続層のうちの最後の相互接続層から成る群のうちの1つを使用して、前記ダイ上にボンドパッドを形成することと、
ソーストリート内にめっきブスを形成することであって、前記エッジシールは前記ソーストリートに隣接する、形成することと、
前記ボンドパッドを前記めっきブスに結合するために、前記金属堆積層、および前記複数の相互接続層のうちの1つから成る群のうちの1つを使用してトレースを形成することと、
を含む方法。 - 前記ボンドパッドをめっきすることをさらに含む、請求項13に記載の方法。
- 前記めっきすることは前記めっきブスに電圧を印加することに応答して行われる、請求項14に記載の方法。
- 前記めっきすることの後に前記ソーストリートの一辺に沿って前記めっきブスから前記エッジシールを物理的に分離することをさらに含み、それによって、前記トレースが切断され、それによって、前記ボンドパッドが前記めっきブスから解放される、請求項15に記載の方法。
- 前記トレースを形成することは、前記トレースが前記エッジシールの上を通過し且つ前記エッジシールから絶縁されるように、前記金属堆積層を使用することを含む、請求項16に記載の方法。
- 前記トレースを形成することは、前記トレースが前記エッジシールを貫通し且つ前記エッジシールから絶縁されるように、前記複数の相互接続層のうちの1つを使用することを含む、請求項16に記載の方法。
- 複数の半導体ダイを有するウェハ上で半導体ダイのボンドパッドをめっきする方法であって、
複数の相互接続層を使用して前記ダイを形成することと、
ソーストリート内にめっきブスを形成することであって、前記ダイは前記ソーストリートに隣接する、形成することと、
前記ダイ上にボンドパッドを形成することと、
前記ボンドパッドを前記めっきブスに電気的に結合するためのトレースを形成することと、
前記ウェハをめっき溶液内に浸すとともに前記めっきブスに電圧を印加することによって前記ボンドパッドをめっきすることと、
を含む方法。 - 前記複数の相互接続層を使用して前記ダイの周縁に沿って前記ボンドパッドと前記ソーストリートとの間にエッジシールを形成することと、
前記ボンドパッドを前記めっきブスから電気的に分離するために前記トレースを切断することと、
をさらに含む請求項19に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/343,318 US8519513B2 (en) | 2012-01-04 | 2012-01-04 | Semiconductor wafer plating bus |
US13/343,318 | 2012-01-04 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013140982A true JP2013140982A (ja) | 2013-07-18 |
JP2013140982A5 JP2013140982A5 (ja) | 2016-02-04 |
JP6137832B2 JP6137832B2 (ja) | 2017-05-31 |
Family
ID=48694186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012287211A Expired - Fee Related JP6137832B2 (ja) | 2012-01-04 | 2012-12-28 | 半導体ウェハめっきブスおよびその形成方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8519513B2 (ja) |
JP (1) | JP6137832B2 (ja) |
CN (1) | CN103199021B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9269622B2 (en) * | 2013-05-09 | 2016-02-23 | Deca Technologies Inc. | Semiconductor device and method of land grid array packaging with bussing lines |
TWI559413B (zh) | 2014-07-25 | 2016-11-21 | 力智電子股份有限公司 | 可攜式裝置及其積體電路的封裝結構、封裝體與封裝方法 |
US10566268B1 (en) | 2018-09-26 | 2020-02-18 | Nxp Usa, Inc. | Package to die connection system and method therefor |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0567621A (ja) * | 1991-09-09 | 1993-03-19 | Rohm Co Ltd | 半導体装置およびその製造方法 |
JP2000012589A (ja) * | 1998-06-18 | 2000-01-14 | Toyota Motor Corp | バンプ電極形成方法 |
US6566736B1 (en) * | 2001-11-30 | 2003-05-20 | Advanced Micro Devices, Inc. | Die seal for semiconductor device moisture protection |
US6692629B1 (en) * | 2000-09-07 | 2004-02-17 | Siliconware Precision Industries Co., Ltd. | Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer |
WO2007074529A1 (ja) * | 2005-12-27 | 2007-07-05 | Fujitsu Limited | 半導体装置 |
JP2010087354A (ja) * | 2008-10-01 | 2010-04-15 | Fujitsu Microelectronics Ltd | 半導体ウエハ及び半導体装置 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5648661A (en) * | 1992-07-02 | 1997-07-15 | Lsi Logic Corporation | Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies |
US5654588A (en) * | 1993-07-23 | 1997-08-05 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure |
US5659189A (en) * | 1995-06-07 | 1997-08-19 | Lsi Logic Corporation | Layout configuration for an integrated circuit gate array |
US6136517A (en) * | 1998-03-06 | 2000-10-24 | Raytheon Company | Method for photo composition of large area integrated circuits |
US6479887B1 (en) * | 1998-08-31 | 2002-11-12 | Amkor Technology, Inc. | Circuit pattern tape for wafer-scale production of chip size semiconductor packages |
TW484216B (en) * | 2001-05-09 | 2002-04-21 | Siliconware Precision Industries Co Ltd | Singulation method of semiconductor package |
JP3813562B2 (ja) * | 2002-03-15 | 2006-08-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
SG142115A1 (en) * | 2002-06-14 | 2008-05-28 | Micron Technology Inc | Wafer level packaging |
US7026646B2 (en) * | 2002-06-20 | 2006-04-11 | Micron Technology, Inc. | Isolation circuit |
JP2004153015A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7435990B2 (en) * | 2003-01-15 | 2008-10-14 | International Business Machines Corporation | Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer |
US6744067B1 (en) * | 2003-01-17 | 2004-06-01 | Micron Technology, Inc. | Wafer-level testing apparatus and method |
US6995462B2 (en) * | 2003-09-17 | 2006-02-07 | Micron Technology, Inc. | Image sensor packages |
US7181837B2 (en) | 2004-06-04 | 2007-02-27 | Micron Technology, Inc. | Plating buss and a method of use thereof |
US8461675B2 (en) * | 2005-12-13 | 2013-06-11 | Sandisk Technologies Inc. | Substrate panel with plating bar structured to allow minimum kerf width |
US8227181B2 (en) * | 2006-08-14 | 2012-07-24 | Dow Corning Corporation | Method of preparing a patterned film with a developing solvent |
US7829998B2 (en) * | 2007-05-04 | 2010-11-09 | Stats Chippac, Ltd. | Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer |
US7898066B1 (en) * | 2007-05-25 | 2011-03-01 | Amkor Technology, Inc. | Semiconductor device having EMI shielding and method therefor |
US7679384B2 (en) * | 2007-06-08 | 2010-03-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Parametric testline with increased test pattern areas |
US20100301398A1 (en) * | 2009-05-29 | 2010-12-02 | Ion Torrent Systems Incorporated | Methods and apparatus for measuring analytes |
US8168529B2 (en) * | 2009-01-26 | 2012-05-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming seal ring in an integrated circuit die |
US8349666B1 (en) * | 2011-07-22 | 2013-01-08 | Freescale Semiconductor, Inc. | Fused buss for plating features on a semiconductor die |
-
2012
- 2012-01-04 US US13/343,318 patent/US8519513B2/en active Active
- 2012-12-28 JP JP2012287211A patent/JP6137832B2/ja not_active Expired - Fee Related
- 2012-12-28 CN CN201210583531.9A patent/CN103199021B/zh active Active
-
2013
- 2013-07-23 US US13/948,927 patent/US8895409B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0567621A (ja) * | 1991-09-09 | 1993-03-19 | Rohm Co Ltd | 半導体装置およびその製造方法 |
JP2000012589A (ja) * | 1998-06-18 | 2000-01-14 | Toyota Motor Corp | バンプ電極形成方法 |
US6692629B1 (en) * | 2000-09-07 | 2004-02-17 | Siliconware Precision Industries Co., Ltd. | Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer |
US6566736B1 (en) * | 2001-11-30 | 2003-05-20 | Advanced Micro Devices, Inc. | Die seal for semiconductor device moisture protection |
WO2007074529A1 (ja) * | 2005-12-27 | 2007-07-05 | Fujitsu Limited | 半導体装置 |
JP2010087354A (ja) * | 2008-10-01 | 2010-04-15 | Fujitsu Microelectronics Ltd | 半導体ウエハ及び半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN103199021A (zh) | 2013-07-10 |
US8895409B2 (en) | 2014-11-25 |
US20130168830A1 (en) | 2013-07-04 |
US8519513B2 (en) | 2013-08-27 |
JP6137832B2 (ja) | 2017-05-31 |
CN103199021B (zh) | 2017-04-12 |
US20130309860A1 (en) | 2013-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102299082B (zh) | 半导体承载元件的制造方法及应用其的封装件的制造方法 | |
TWI276187B (en) | Semiconductor device and manufacturing method thereof | |
TWI756078B (zh) | 半導體封裝件及半導體封裝件之製造方法 | |
CN104465544B (zh) | 半导体装置及其制造方法 | |
KR101546572B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
US20130023091A1 (en) | Fused buss for plating features on a semiconductor die | |
KR20130135042A (ko) | 커넥터 자리 간격에 대한 설계 방식 및 결과의 구조물 | |
US20130020674A1 (en) | Fused buss for plating features on a semiconductor die | |
JP6137832B2 (ja) | 半導体ウェハめっきブスおよびその形成方法 | |
CN101930958A (zh) | 半导体封装件及其制造方法 | |
US8324097B2 (en) | Method of forming a copper topped interconnect structure that has thin and thick copper traces | |
CN104838498B (zh) | 与去除半导体装置中寄生传导相关的装置、系统和方法 | |
JP2018125533A (ja) | 過酷な媒体用途のためのボンドパッドの保護 | |
JP2015070262A (ja) | パッケージキャリアおよびその製造方法 | |
JP6646943B2 (ja) | Mid回路担持体の製造方法およびmid回路担持体 | |
KR101841631B1 (ko) | 고전자이동도 트랜지스터 및 그의 제조방법 | |
EP2761646B1 (en) | Methods of forming through-substrate vias | |
CN103824842B (zh) | 集成电路、半导体管芯布置以及用于制造集成电路的方法 | |
JP2019160882A (ja) | 半導体装置およびその製造方法 | |
JP2012175109A (ja) | 固定された導電性ビアおよびその製造方法 | |
CN103165560B (zh) | 基板及应用其的半导体结构 | |
EP1995777A1 (en) | Transistor package with wafer level dielectric isolation | |
KR20090020243A (ko) | 반도체 소자의 인덕터 제조방법 | |
CN103426779B (zh) | 芯片封装和用于制造芯片封装的方法 | |
TW201608687A (zh) | 用於帶有厚背面金屬化的模壓晶片級封裝的晶圓製作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151214 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161129 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170221 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170328 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170425 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6137832 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |