JP2013140982A - 半導体ウェハめっきブスおよびその形成方法 - Google Patents

半導体ウェハめっきブスおよびその形成方法 Download PDF

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Abstract

【課題】
一態様において、めっきバスを有する半導体ウェハが提供される。
【解決手段】
半導体ウェハはダイと、エッジシールと、ボンドパッドと、めっきブスと、トレースとを含む。ダイはソーストリートに隣接する。エッジシールはダイの周縁に沿っており、ダイの最後の相互接続層内に形成される導電層を含む。ボンドパッドは、最後の相互接続層の上の金属堆積層の一部として、または最後の相互接続層の一部として形成される。めっきブスはソーストリートの中にある。トレースは、(1)エッジシールの上で、エッジシールから絶縁され且つ金属堆積層内に形成されて、あるいは、(2)エッジシールを貫通し且つエッジシールから絶縁されて、ボンドパッドおよびめっきブスに接続される。
【選択図】 図2

Description

本開示は、一般的には半導体処理に関し、より具体的には、半導体ウェハめっきブスに関する。
半導体処理において、ワイヤボンドパッドを形成するためにめっきが使用される場合があり、最後の金属層の上に金属層がめっきされてボンドパッドが形成される。めっきは無電解めっき工程または電解めっき工程のいずれかを使用して実行され得る。電解めっき工程を使用して半導体ウェハ上に機構(フィーチャ)をめっきするために、めっきブス(bus)層が、まず最終保護(パッシベーション)層の上に被着され、その後、機構がめっきされた後に除去される。しかしながら、めっきブスを被着および除去する工程は、コストを追加する工程である。無電解めっきは、電解めっきと比較して安価な工程であり、めっきブスを形成するのではなく、最終保護層によって露出される金属表面がめっきのために活性化される。しかしながら、無電解めっきは電解めっきよりも制御が困難であり、それゆえ、歩留まりの低下をもたらす。
一態様において、めっきバスを有する半導体ウェハが提供される。
一態様において、半導体ウェハは、ソーストリートに隣接するダイと、前記ダイの周縁に沿ったエッジシールであって、該エッジシールは前記ダイの最後の相互接続層内に形成される第1の導電層を含む、エッジシールと、前記最後の相互接続層および該最後の相互接続層の上の金属堆積層から成る群のうちの1つの一部として形成されるボンドパッドと、前記ソーストリート内のめっきブスと、(1)前記エッジシールの上で前記エッジシールから絶縁され且つ前記金属堆積層内に形成される、および(2)前記エッジシールを貫通し且つ前記エッジシールから絶縁される、から成る群のうちの1つを含む様式によって、前記ボンドパッドおよび前記めっきブスに接続されるトレースとを含む。
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
本発明の一実施形態による半導体ウェハの平面図である。 本発明の一実施形態による図1の半導体ウェハの一区画の平面図である。 本発明の一実施形態による、処理の最初の段階における図2の半導体ウェハの区画の一部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図3の部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図4の部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図5の部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図6の部分の断面図である。 本発明の一実施形態による図1の半導体ウェハの一区画の平面図である。 本発明の一実施形態による、処理の最初の段階における図8の半導体ウェハの区画の一部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図9の部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図10の部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図11の部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図12の部分の断面図である。 本発明の一実施形態による、処理の後続の段階における図13の部分の断面図である。 本発明の一実施形態による、異なる断面位置から見た図14の部分の断面図である。
1つの実施形態において、半導体ウェハ上にボンドパッドを形成するために電解めっき工程が使用され、最後の相互接続金属層を使用することによって、半導体ウェハの製造中にめっきブスが形成される。最後の相互接続金属層は、ボンドパッド金属が堆積される前、かつ最終保護層が堆積される前に形成される。電解めっきを使用してボンドパッド金属上にオーバーパッドメタラージ(over pad metallurgy;OPM)が形成された後、ダイ個片化工程の間にブス接続が分断されて廃棄される。このようにして、ボンドパッド金属上のOPMのめっきについて最終保護層の上にめっきブスは形成されず、そのめっきブスはめっき後に除去される必要がない。それゆえ、めっきブスの形成のために最後の相互接続金属層を使用することによって、コストを低減することができる。
図1は、本発明の一実施形態による半導体ウェハ10の平面図を示す。半導体ウェハ10は、半導体ウェハ10の製造中に同時に製造される複数の半導体ダイ12を含む。複数のダイ12は、半導体ダイ14、およびダイ14に隣接する半導体ダイ16を含む。区画18は、下記に図2〜図15を参照してより詳細に論じられる半導体ウェハ10の一区画を指す。
図2は、本発明の一実施形態による半導体ウェハ10の区画18の平面図を示す。区画18は、ダイ14の一部およびダイ16の一部を含み、点線22はダイ14の一部とダイ16の一部との間の中心線を表す(図1における区画18内のダイ14とダイ16との間の黒い実線に対応する)。それゆえ、この紙面を見ると、ダイ14の部分は線22の左にあり、ダイ16の部分は線22の右にある。ダイ16は、ボンドパッド34、36、および38と、めっきブス24と、トレース28、30、および32と、エッジシール26とを含む。ダイ16は回路58をも含み、その境界が点線59によって示されている。それゆえ、ダイ16の回路58は境界59の右に位置している。エッジシール26はダイ16の周縁に沿って存在している。エッジシール26は境界59とめっきブス24との間に位置している。1つの実施形態では、エッジシール26はダイ16の境界59および回路58を完全に取り囲んでおり、亀裂防止シール、防湿シールまたはその両方として機能することができる。さらに、エッジシール26は任意の数の同心リングを含むことができる。トレース28、30、および32はそれぞれ、ボンドパッド34、36、および38の各々をめっきブス24に電気的に接続する。示されている実施形態では、トレース28、30、および32はエッジシール26の上に位置しており、図3〜図7の断面を参照してより詳細に説明されるように、ダイ16の最後の金属相互接続層の部分を含む。トレース28、30、および32はダイ16の最終保護層の下に位置している。ダイ14はボンドパッド52、54、および56と、めっきブス42と、トレース46、48、および50と、エッジシール44とを含む。ダイ14は回路60をも含み、その境界が点線61によって示されている。それゆえ、ダイ14の回路60は境界61の左に位置している。エッジシール44はダイ14の周縁に沿って存在している。エッジシール44は境界61とめっきブス42との間に位置している。1つの実施形態では、エッジシール44はダイ14の境界61および回路60を完全に取り囲んでおり、クラック防止シール、防湿シールまたはその両方として機能することができる。さらに、エッジシール44は任意の数の同心リングを含むことができる。トレース46、48、および50は、それぞれボンドパッド52、54、および56の各々を、めっきブス42に電気的に接続する。示されている実施形態では、トレース46、48、および50はエッジシール44の上に位置し、ダイ14の最後の金属相互接続層の部分を含む。トレース46、48、および50はダイ14の最終保護層の下に位置している。なお、ダイ16に関連して下記に提供される説明は、ダイ14にも同様に当てはまる。ダイ14のエッジシール44とダイ16のエッジシール26との間にソーストリート(saw street)領域20が位置している。エッジシール26および44は各々ソーストリート20に隣接している。さらに、ウェハ10はめっきブス42および24を電気的に接続するブスコネクタ40を含む。斯くして、電解めっきプロセス中、めっきブスを使用することによって、ウェハ10のすべてのボンドパッドが同時にめっきされる。ウェハ個片化中、ウェハ10は、エッジシール44とめっきブス42との間、およびエッジシール26とめっきブス24との間で、ソーストリート(ソーストリート20など)内でカットされ、したがってトレース46、48、および50、トレース28、30、および32、ならびにブスコネクタ40が分断される。
図3は、半導体構造100の断面図を示し、これは、処理の最初の段階における、図2の位置62を通ってとられた、図2に示されているダイ16の部分の断面図を表す。半導体構造100は、半導体基板102と、基板102の上に形成される能動回路層104と、能動回路層104の上に形成される相互接続層106と、相互接続層106の上に形成される最後の金属相互接続層108とを含む。基板102は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ(SOI)、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであることができる。能動回路104層は、構造100の能動回路が形成される層を表し、任意の種類の機能を実行する任意のタイプの回路を含むことができ、能動回路は基板102の上および中に形成されることができる。図2を参照するに、能動回路層104の能動回路は境界59の右に形成される。相互接続層106は、任意の数の相互接続層を含むことができ、各相互接続層は内部接続層(金属層とも称される)を含むことができ、内部接続層は当該内部接続層内で信号をルーティングする金属部分(例えば、パターニングされた金属層;以下、パターン化金属層とも称する)と、内部接続層間の電気接続を提供するビア層とを含むことができる。1つの実施形態では、相互接続層106の金属部分およびビアは銅であることができる。相互接続層106は、相互接続層106のさまざまな金属層およびビア層の中に形成されるエッジシール26をも含む。エッジシール26は、相互接続層106を貫通して垂直に延在する連続した金属層を形成する。相互接続層106は、相互接続層106の金属部分およびビアを取り囲む絶縁材料107をも含む。最後の金属相互接続層108(最後の相互接続層とも称される場合がある)はパターン化金属層を含み、これは、最後の金属相互接続層108の当該パターン化金属層内で信号をルーティングすることができる金属部分114および112を含む。最後の金属相互接続層108は、直下にある相互接続層106内のエッジシール26のビア部分に接続された、エッジシール26の頂部をも含む。最後の金属相互接続層108内の金属部分114および112ならびにエッジシール26の頂部金属部分は、最後の金属層と称される場合もあり、銅から形成されることができる。最後の金属相互接続層108は、最後の金属層の上(金属部分114および112の上、並びにエッジシール26の上)の第1の保護層110をも含む。
図4は、処理の後続の段階における図3のダイ16の部分の断面図を示す。第1の保護層110がパターニングされて開口116、118、および120が形成される。開口116は金属部分114を露出させ、開口118および120は金属部分112の異なる領域を露出させる。
図5は、処理の後続の段階における図4のダイ16の部分の断面図を示す。パターン化金属層が、第1の保護層110の上と、開口116、118、および120内とに形成される。パターン化金属層の第1の部分122は、開口116内および開口118内に形成され、且つエッジシール26の上に延在している。このようにして、部分122は金属部分114および112に電気的に接触する。部分122は第1の保護層110およびエッジシール26の上に形成され、それによって、保護層110が部分122とエッジシール26との間に位置するため、エッジシール26が金属部分122から電気的に絶縁される。パターン化金属層の第2の部分は開口120内に形成され、図2のボンドパッド36に相当する。なお、パターン化金属層はボンドパッド金属層と称される場合もあり、ボンドパッド36はボンドパッド金属36と称される場合もある。さらに、図5に示されているように、めっきブス24は、部分122の一区画を含み、部分122の残りの区画および金属部分112の部分123は図2のトレース30に対応する。トレース30はエッジシール26から絶縁されている。
図6は、処理の後続の段階における図5のダイ16の部分の断面図を示す。最終保護層124が第1の保護層110の上およびボンドパッド金属層の上に形成される。それゆえ、最終保護層124は金属部分122およびボンドパッド36の上に形成される。最終保護層124内に開口が形成されてボンドパッド36を露出させ、その後露出したボンドパッド36の上にオーバーパッドメタラージ(OPM)126が形成される。1つの実施形態では、めっき中、めっきブス24に電圧が印加され、それによって、金属部分112、金属部分122、およびめっきブス24(金属部分122および112はトレース30に対応する)によってボンドパッド36に電流が印加される。このようにして、OPM126はボンドパッド36上に電解めっきされることができる。1つの実施形態では、OPM126は、ウェハ10をめっき溶液に浸してめっきブス24に電圧を印加することによってボンドパッド36上にめっきされる。OPM126は、めっき層と称される場合があり、任意の数のめっき層を含むことができる。1つの実施形態では、OPM126はめっきニッケル層を含む。それゆえ、図6から分かるように、トレース30およびめっきブス24は両方とも最終保護層124の下に位置する。トレース30は、エッジシール26の上に延在しながらも最終保護層124の下に位置する部分(金属部分122の一区画に対応する)を含む。なお、ソーストリート20は図6において、点線の左にあるように示されており、エッジシール26はダイ16内に位置しており、めっきブス24はソーストリート20内に位置している。
図7は、処理の後続の段階における図6のダイ16の部分の断面図を示す。ウェハ10は個片化されており、それによってダイ16がウェハ10から分離している。個片化はソーストリート20において行われ、めっきブス接続を分断する。すなわち、めっきブス24およびトレース30の一部はダイ16から分断される。図2を再び参照するに、斯くして、ボンドパッド34、36、および38の各々はもはやめっきブス24に電気的に接続されておらず、ブスコネクタ40も分断されているため、めっきブス24はもはやめっきブス42に接続していない。
それゆえ、図2〜図7に示されている実施形態では、ボンドパッド金属36上にOPMを電解めっきするためにめっきブスが最終保護層124の上に追加される必要はない。さらに、めっきブスは、最終保護層124の上に追加される必要がないため、その後に除去される必要もない。
図8は、本発明の別の実施形態による半導体ウェハ10の区画18の平面図を示す。区画18は、ダイ14の一部およびダイ16の一部を含み、点線222はダイ14の一部とダイ16の一部との間の中心線を表す(図1における区画18内のダイ14とダイ16との間の黒い実線に対応する)。それゆえ、この紙面を見ると、ダイ14の部分は線222の左にあり、ダイ16の部分は線222の右にある。ダイ16はボンドパッド234、236、および238と、めっきブス224と、トレース228、230、および232と、エッジシール226とを含む。ダイ16は回路258をも含み、その境界が点線259によって示されている。それゆえ、ダイ16の回路258は境界259の右に位置している。エッジシール226はダイ16の周縁に沿って存在している。エッジシール226は境界259とめっきブス224との間に位置している。1つの実施形態では、エッジシール226はダイ16の境界259および回路258を完全に取り囲んでおり、亀裂防止シール、防湿シールまたはその両方として機能することができる。さらに、エッジシール226は任意の数の同心リングを含むことができる。トレース228、230、および232は、それぞれボンドパッド234、236、および238の各々をめっきブス224に電気的に接続する。示されている実施形態では、トレース228、230、および232はエッジシール226の上に位置しており、図9〜図15の断面を参照してより詳細に説明されるように、ダイ16の最後の金属相互接続層の部分を含む。トレース228、230、および232はダイ16の最終保護層の下に位置している。ダイ14はボンドパッド252、254、および256と、めっきブス242と、トレース246、248、および250と、エッジシール244とを含む。ダイ14は回路260をも含み、その境界が点線261によって示されている。それゆえ、ダイ14の回路260は境界261の左に位置している。エッジシール244はダイ14の周縁に沿って存在している。エッジシール244は境界261とめっきブス242との間に位置している。1つの実施形態では、エッジシール244はダイ14の境界261および回路260を完全に取り囲んでおり、亀裂防止シール、防湿シールまたはその両方として機能することができる。さらに、エッジシール244は任意の数の同心リングを含むことができる。トレース246、248、および250は、それぞれボンドパッド252、254、および256の各々をめっきブス242に電気的に接続する。示されている実施形態では、トレース246、248、および250はエッジシール244の上に位置し、ダイ14の最後の金属相互接続層の部分を含む。トレース246、248、および250はダイ14の最終保護層の下に位置している。なお、ダイ16に関連して下記に提供される説明は、ダイ14にも同様に当てはまる。ダイ14のエッジシール244とダイ16のエッジシール226との間にソーストリート領域220が位置している。エッジシール226および244は各々ソーストリート220に隣接している。さらに、ウェハ10はめっきブス242および224を電気的に接続するブスコネクタ240を含む。斯くして、電解めっきプロセス中、めっきブスを使用することによって、ウェハ10のすべてのボンドパッドが同時にめっきされる。ウェハ個片化中、ウェハ10は、エッジシール244とめっきブス242との間、およびエッジシール226とめっきブス224との間で、ソーストリート(ソーストリート220など)内でカットされ、したがってトレース246、248、および250、トレース228、230、および232、ならびにブスコネクタ240が分断される。
この実施形態では、トレース228、230、232、246、248、および250は最終保護層の下に位置しており、エッジシールの上ではなくエッジシール226または244を通り抜けて形成される。1つの実施形態では、いくつかのトレースはエッジシールの上に形成されてもよく、一方で他のトレースはめっきブスと接触するためにエッジシールを通り抜けるように形成されてもよい。
図9は、半導体構造300の断面図を示し、これは、処理の最初の段階における、図8の位置262を通ってとられた、図8に示されているダイ16の部分の断面図を表す。半導体構造300は、半導体基板302と、基板302の上に形成される能動回路層304と、能動回路層104の上に形成される相互接続層306とを含む。基板302は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ(SOI)、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであることができる。能動回路304層は、構造300の能動回路が形成される層を表し、任意の種類の機能を実行する任意のタイプの回路を含むことができ、能動回路は基板302の上および中に形成されることができる。図8を参照するに、能動回路層304の能動回路は境界259の右に形成される。相互接続層306は、任意の数の相互接続層を含むことができ、各相互接続層は内部接続層(金属層とも称される)を含むことができ、内部接続層は、当該内部接続層内で信号をルーティングする金属部分(例えば、パターン化金属層)と、内部接続層間の電気接続を提供するビア層とを含むことができる。図9の断面において、相互接続層306の形成は完了しておらず、少なくとも1つの追加の層が形成される。相互接続層306は、相互接続層306のさまざまな金属層およびビア層の中に形成されるエッジシール226をも含む。図9の断面において、エッジシール226の形成は完了しておらず、追加の相互接続層が形成され、それによって、エッジシール226の形成が継続する。相互接続層306は、相互接続層306の金属部分およびビアを取り囲む絶縁材料307をも含む。図9では、相互接続層306は相互接続層306の上面にある金属部分310および312をも含む。これらのルーティング部分310および312はトレーシングルーティング部分と称される場合があり、これによって、ボンドパッド236をめっきブス224に電気的に接続するトレース228の形成が可能となる。
図10は、処理の後続の段階における図9のダイ16の部分の断面図を示す。最後の金属相互接続層308が相互接続層306の上に形成される。最後の金属相互接続層308(最後の相互接続層とも称される場合がある)はパターン化金属層を含み、これは、金属部分314、316、および318を含む。金属部分314および318は、最後の金属相互接続層308のパターン化金属層内で信号をルーティングすることができる。金属部分316はエッジシール226の頂部である。なお、金属部分314、316、および318は最後の金属層と称される場合がある。さらに、少なくとも1つのビア315が、金属部分314を相互接続層306の金属部分310に接続し、少なくとも1つのビア317が、金属部分318を相互接続層306の金属部分310に接続する。少なくとも1つのビア319、321が、金属部分318を相互接続層306の金属部312に接続する。最後の金属相互接続層308は絶縁材料309をも含み、その中に金属部分およびビアが形成される。なお、示されている実施形態では、エッジシール226は依然として、相互接続層306を貫通して垂直に延在する連続した金属層を形成することができるが、下記の図15からよりよく分かるように、エッジシール226はそれを通じてトレースが形成されることができる開口を含む。例えば、金属部分318、少なくとも1つのビア317、金属部分310、少なくとも1つのビア315、および金属部分314はトレース230を形成し、このトレースはエッジシール226の上にではなくエッジシール226を通り抜けて延在し、依然としてエッジシール226から絶縁される。1つの実施形態では、相互接続層306および最後の金属相互接続層308の金属部分およびビアは銅を含む。
図11は、処理の後続の段階における図10のダイ16の部分の断面図を示す。第1の保護層320が最後の金属層308の上に形成される。それゆえ、第1の保護層320は金属部分314、316、および318の上に形成される。第1の保護層320がパターニングされて開口322、324、および326が形成される。第1の保護層320内の開口322は金属部分314を露出させ、第1の保護層320内の開口324は金属部分316(エッジシール226の一部であり、したがってエッジシール226を露出させる)を露出させ、第1の保護層320内の開口326は金属部分318を露出させる。代替の実施形態では開口324は形成されない。
図12は、処理の後続の段階における図11のダイ16の部分の断面図を示す。金属堆積層(ボンドパッド金属層と称される場合もある)が、第1の保護層320の上に形成され、これは、めっきブス224の一部に対応するとともに金属部分314に電気的に接触する、開口322内に形成される金属部分と、開口324内に形成されるとともに金属部分316(およびしたがってエッジシール226)に電気的に接触する、金属部分330と、ボンドパッド236に対応するとともに金属部分318に電気的に接触する、開口326内の金属部分とを含む。なお、金属部分330はエッジシール部分と称される場合がある。金属堆積層はアルミニウムから形成されることができ、この事例においては、アルミニウム堆積層と称される場合がある。なお、最後の金属相互接続層308の金属部分318(図12に示されるように、ボンドパッド236に対応する金属堆積層の金属部分を超えて横方向に延在することができる)は、ボンドパッド236の一部とみなされる場合もある。なお、相互接続層306の1つの中に形成される金属部分310は、第1の側でエッジシール226を過ぎてダイ16に向かって横方向に延在し、第2の側でエッジシール226を過ぎてめっきブス224に向かって横方向に延在する。
図13は、処理の後続の段階における図12のダイ16の部分の断面図を示す。最終保護層328が第1の保護層320の上およびボンドパッド金属層の上に形成される。それゆえ、最終保護層328は金属部分224および330ならびにボンドパッド236の上に形成される。最終保護層328内に開口が形成されてボンドパッド236を露出させ、その後ボンドパッド236の露出した部分の上にオーバーパッドメタラージ(OPM)336が形成される。1つの実施形態では、めっき中、めっきブス224に電圧が印加され、それによって、金属部分318、少なくとも1つのビア317、金属部分310、少なくとも1つのビア315、金属部分314、およびめっきブス224(ボンドパッド236から延在する金属部分318、ビア317および315、金属部分310、およびめっきブス224まで延在する金属部分314はトレース230に対応する)によってボンドパッド236に電流が印加される。このようにして、OPM336はボンドパッド236上に電解めっきされることができる。1つの実施形態では、OPM336は、ウェハ10をめっき溶液に浸してめっきブス224に電圧を印加することによってボンドパッド236上にめっきされる。OPM336は、めっき層と称される場合があり、任意の数のめっき層を含むことができる。1つの実施形態では、OPM336はめっきニッケル層を含む。それゆえ、図13から分かるように、トレース230およびめっきブス224は両方とも最終保護層328の下に位置する。トレース230は、エッジシール226を通り抜けて延在しながら最終保護層328の下に位置する部分(金属部分310に対応する)を含む。なお、ソーストリート220は図13において、点線の左にあるように示されており、エッジシール226はダイ16内に位置しており、めっきブス224はソーストリート220内に位置している。
図14は、処理の後続の段階における図13のダイ16の部分の断面図を示す。ウェハ10は個片化されており、それによってダイ16がウェハ10から分離している。個片化はソーストリート220において行われ、めっきブス接続を分断する。すなわち、めっきブス224およびトレース230の一部はダイ16から分断される。図8を再び参照するに、斯くして、ボンドパッド234、236、および238の各々はもはやめっきブス224に電気的に接続されておらず、ブスコネクタ240も分断されているため、めっきブス224はもはやめっきブス242に接続していない。
図15は、図14の断面の方向に垂直な方向においてとられた、図14のエッジシール226の断面を示す。すなわち、図15の断面は、エッジシール226を、ダイ16の中にあってエッジシール226の反対側におけるダイ16の端部に向かって(ソーストリート220が位置する場所に向かって)外を見ているかのように示している。図15から分かるように、相互接続層306はエッジシール226の多数のビア層340、342、および344、ならびに、エッジシール226の多数の金属層341、343、および345を含む。最後の金属層308はエッジシール226のビア層346、およびエッジシール226の金属層316を含む。それゆえ、示されている層340〜346および316の各々は、上述のように銅を含むことができるエッジシール226の金属を表す。層344〜346内に開口が形成され、その中を図9〜14を参照して説明されたように金属部分310が貫通して延在している。それゆえ、エッジシール226は垂直に連続しているが、ボンドパッドとめっきブスとの間のコンタクトを成すためにそれを通じてトレースが延在することができる開口を含むという点で、エッジシールは完全に連続しているわけではない。
それゆえ、図8〜図15に示されている実施形態では(図2〜図7に示されている実施形態と同様に)、ボンドパッド金属236上にOPMを電解めっきするためにめっきブスが最終保護層328の上に追加される必要はない。さらに、めっきブスは、最終保護層328の上に追加される必要がないため、その後に除去される必要もない。
以上により、最終保護層の下に位置するとともに最後の金属相互接続層の一部を利用する、ボンドパッドの電解めっきのために使用されることができるめっきブスが提供されることが認識されるべきである。後続の個片化によってめっきブス接続が分断される。斯くしてに、めっきブスは、最終保護層の上に追加される必要がなく、その後に除去される必要もない。
なお、本明細書および特許請求の範囲における「正面(front)」、「裏(back)」、「頂部(top)」、「底部(bottom)」、「上(over)」、「下(under)」などの用語は、存在する場合、説明を目的として使用されており、必ずしも恒久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態が例えば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。例えば、各トレースは相互接続層のいずれにおいてエッジシールを通り抜けて延在してもよく、エッジシールの上に形成されて、依然として最終保護層の下に留まってもよい。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されている如何なる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「1つ(“a”or“an”)」という用語は、1つまたは2つ以上として定義される。さらに、特許請求の範囲における「少なくとも1つの」および「1つまたは複数の」のような前置きの語句の使用は、不定冠詞「1つの(“a”or“an”)」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「1つまたは複数の」または「少なくとも1つの」および「1つの(“a”or“an”)」のような不定冠詞を含む場合であっても、1つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
別途記載されない限り、「第1の」および「第2の」のような用語は、そのような用語が説明する要素間で適宜区別するために使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
以下は本発明のさまざまな実施形態である。
項目1は、半導体ウェハであって、ソーストリートに隣接するダイと、ダイの周縁に沿ったエッジシールであって、当該エッジシールはダイの最後の相互接続層内に形成される第1の導電層を含む、エッジシールと、最後の相互接続層および当該最後の相互接続層の上の金属堆積層から成る群のうちの1つの一部として形成されるボンドパッドと、ソーストリート内のめっきブスと、(1)エッジシールの上で、エッジシールから絶縁され金属堆積層内に形成される、および(2)エッジシールを貫通して、エッジシールから絶縁される、から成る群のうちの1つを含む様式によって、ボンドパッドおよびめっきブスに接続されるトレースとを含む半導体ウェハ、を含む。項目2は、ボンドパッドが、ボンドパッドの金属堆積層の上のめっき層をさらに備える、項目1に記載の半導体ウェハを含む。項目3は、めっき層がニッケルを含む、項目2に記載の半導体ウェハを含む。項目4は、エッジシールの上で、エッジシールから絶縁され、且つ金属堆積層の一部として形成される、を含む様式によってトレースがボンドパッドおよびめっきブスに接続される、項目2に記載の半導体ウェハを含む。項目5は、最後の相互接続層が銅を含む、項目4に記載の半導体ウェハを含む。項目6は、ボンドパッドが最後の相互接続層および金属堆積層の両方の一部であり、最後の金属相互接続層の第1の部分を含む、項目5に記載の半導体ウェハを含む。項目7は、ボンドパッドが最後の金属相互接続層の一部および金属堆積層の一部を有し、最後の金属相互接続層の一部は金属堆積層の一部を超えて横方向に延在する、項目6に記載の半導体ウェハを含む。項目8は、トレースが最後の金属相互接続層の一部に結合される、項目7に記載の半導体ウェハを含む。項目9は、エッジシールを貫通してエッジシールから絶縁される、を含む様式によってトレースがボンドパッドおよびめっきブスに接続される、項目2に記載の半導体ウェハを含む。項目10は、エッジシールが、最後の相互接続層を含む複数の金属相互接続層の各々からの一部を含む、項目9に記載の半導体ウェハを含む。項目11は、トレースが、追加の金属相互接続層の一部を含み、当該追加の金属相互接続層の一部は、第1の側でエッジシールを過ぎてダイに向かって横方向に延在し、第2の側でエッジシールを過ぎてめっきブスに向かって横方向に延在する、項目10に記載の半導体ウェハを含む。項目12は、トレースが、最後の相互接続層の第1の部分に接続される第1のビアと、最後の相互接続層の第2の部分に接続される第2のビアとをさらに含み、最後の相互接続層の第1の部分はボンドパッドに接続され、最後の相互接続層の第2の部分はめっきブスに接続される、項目11に記載の半導体ウェハを含む。
項目13は、半導体ダイを形成する方法であって、複数の相互接続層を使用して半導体ウェハ上に半導体ダイを形成することと、前記複数の相互接続層を使用してダイの周りにエッジシールを形成することと、金属堆積層、および前記複数の相互接続層のうちの最後の相互接続層、から成る群のうちの1つを使用してダイ上にボンドパッドを形成することと、エッジシールが隣接するソーストリート内にめっきブスを形成することと、ボンドパッドをめっきブスに結合するために、金属堆積層、および前記複数の相互接続層のうちの1つ、から成る群のうちの1つを使用してトレースを形成することとを含む方法、を含む。項目14は、ボンドパッドをめっきすることをさらに含む、項目13に記載の方法を含む。項目15は、めっきすることがめっきブスに電圧を印加することに応答して行われる、項目14に記載の方法を含む。項目16は、めっきすることの後にソーストリートの一辺に沿ってめっきブスからエッジシールを物理的に分離することをさらに含み、それによって、トレースが切断され、それによって、ボンドパッドがめっきブスから解放される、項目15に記載の方法を含む。項目17は、トレースを形成することが、金属堆積層を使用して、トレースがエッジシールの上を通過してエッジシールから絶縁されるようにすることを含む、項目16に記載の方法を含む。項目18は、トレースを形成することが、前記複数の相互接続層のうちの1つを使用して、トレースがエッジシールを貫通してエッジシールから絶縁されるようにすることを含む、項目16に記載の方法を含む。
項目19は、複数の半導体ダイを有するウェハ上で半導体ダイのボンドパッドをめっきする方法であって、複数の相互接続層を使用してダイを形成することと、ダイが隣接するソーストリート内にめっきブスを形成することと、ダイ上にボンドパッドを形成することと、ボンドパッドをめっきブスに電気的に結合するためのトレースを形成することと、ウェハをめっき溶液に浸すとともにめっきブスに電圧を印加することによってボンドパッドをめっきすることとを含む方法、を含む。項目20は、前記複数の相互接続層を使用してダイの周縁に沿ってボンドパッドとソーストリートとの間にエッジシールを形成することと、ボンドパッドをめっきブスから電気的に分離するためにトレースを切断することとをさらに含む項目19に記載の方法を含む。

Claims (20)

  1. 半導体ウェハであって、
    ソーストリートに隣接するダイと、
    前記ダイの周縁に沿ったエッジシールであって、該エッジシールは前記ダイの最後の相互接続層内に形成される第1の導電層を含む、エッジシールと、
    前記最後の相互接続層および該最後の相互接続層の上の金属堆積層から成る群のうちの1つの一部として形成されるボンドパッドと、
    前記ソーストリート内のめっきブスと、
    (1)前記エッジシールの上で前記エッジシールから絶縁され且つ前記金属堆積層内に形成される、および(2)前記エッジシールを貫通し且つ前記エッジシールから絶縁される、から成る群のうちの1つを含む様式によって、前記ボンドパッドおよび前記めっきブスに接続されるトレースと、
    を有する半導体ウェハ。
  2. 前記ボンドパッドは、該ボンドパッドの前記金属堆積層の上のめっき層をさらに有する、請求項1に記載の半導体ウェハ。
  3. 前記めっき層はニッケルを含む、請求項2に記載の半導体ウェハ。
  4. 前記エッジシールの上で前記エッジシールから絶縁され且つ前記金属堆積層の一部として形成される、を含む様式によって前記トレースが前記ボンドパッドおよび前記めっきブスに接続される、請求項2に記載の半導体ウェハ。
  5. 前記最後の相互接続層は銅を含む、請求項4に記載の半導体ウェハ。
  6. 前記ボンドパッドは前記最後の相互接続層および前記金属堆積層の両方の一部であり、前記最後の相互接続層の第1の部分を含む、請求項5に記載の半導体ウェハ。
  7. 前記ボンドパッドは前記最後の相互接続層の一部および前記金属堆積層の一部を有し、該最後の相互接続層の該一部は該金属堆積層の該一部を超えて横方向に延在する、請求項6に記載の半導体ウェハ。
  8. 前記トレースは前記最後の相互接続層の前記一部に結合される、請求項7に記載の半導体ウェハ。
  9. 前記エッジシールを貫通し且つ前記エッジシールから絶縁される、を含む様式によって前記トレースが前記ボンドパッドおよび前記めっきブスに接続される、請求項2に記載の半導体ウェハ。
  10. 前記エッジシールは、前記最後の相互接続層を含む複数の金属相互接続層の各々からの一部を含む、請求項9に記載の半導体ウェハ。
  11. 前記トレースは、追加の金属相互接続層の一部を含み、該追加の金属相互接続層の該一部は、第1の側で前記エッジシールを過ぎて前記ダイに向かって横方向に延在し、第2の側で前記エッジシールを過ぎて前記めっきブスに向かって横方向に延在する、請求項10に記載の半導体ウェハ。
  12. 前記トレースは、前記最後の相互接続層の第1の部分に接続される第1のビアと、前記最後の相互接続層の第2の部分に接続される第2のビアとをさらに含み、前記最後の相互接続層の前記第1の部分は前記ボンドパッドに接続され、前記最後の相互接続層の前記第2の部分は前記めっきブスに接続される、請求項11に記載の半導体ウェハ。
  13. 半導体ダイを形成する方法であって、
    複数の相互接続層を使用して半導体ウェハ上に前記半導体ダイを形成することと、
    前記複数の相互接続層を使用して前記ダイの周りにエッジシールを形成することと、
    金属堆積層、および前記複数の相互接続層のうちの最後の相互接続層から成る群のうちの1つを使用して、前記ダイ上にボンドパッドを形成することと、
    ソーストリート内にめっきブスを形成することであって、前記エッジシールは前記ソーストリートに隣接する、形成することと、
    前記ボンドパッドを前記めっきブスに結合するために、前記金属堆積層、および前記複数の相互接続層のうちの1つから成る群のうちの1つを使用してトレースを形成することと、
    を含む方法。
  14. 前記ボンドパッドをめっきすることをさらに含む、請求項13に記載の方法。
  15. 前記めっきすることは前記めっきブスに電圧を印加することに応答して行われる、請求項14に記載の方法。
  16. 前記めっきすることの後に前記ソーストリートの一辺に沿って前記めっきブスから前記エッジシールを物理的に分離することをさらに含み、それによって、前記トレースが切断され、それによって、前記ボンドパッドが前記めっきブスから解放される、請求項15に記載の方法。
  17. 前記トレースを形成することは、前記トレースが前記エッジシールの上を通過し且つ前記エッジシールから絶縁されるように、前記金属堆積層を使用することを含む、請求項16に記載の方法。
  18. 前記トレースを形成することは、前記トレースが前記エッジシールを貫通し且つ前記エッジシールから絶縁されるように、前記複数の相互接続層のうちの1つを使用することを含む、請求項16に記載の方法。
  19. 複数の半導体ダイを有するウェハ上で半導体ダイのボンドパッドをめっきする方法であって、
    複数の相互接続層を使用して前記ダイを形成することと、
    ソーストリート内にめっきブスを形成することであって、前記ダイは前記ソーストリートに隣接する、形成することと、
    前記ダイ上にボンドパッドを形成することと、
    前記ボンドパッドを前記めっきブスに電気的に結合するためのトレースを形成することと、
    前記ウェハをめっき溶液内に浸すとともに前記めっきブスに電圧を印加することによって前記ボンドパッドをめっきすることと、
    を含む方法。
  20. 前記複数の相互接続層を使用して前記ダイの周縁に沿って前記ボンドパッドと前記ソーストリートとの間にエッジシールを形成することと、
    前記ボンドパッドを前記めっきブスから電気的に分離するために前記トレースを切断することと、
    をさらに含む請求項19に記載の方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269622B2 (en) * 2013-05-09 2016-02-23 Deca Technologies Inc. Semiconductor device and method of land grid array packaging with bussing lines
TWI559413B (zh) 2014-07-25 2016-11-21 力智電子股份有限公司 可攜式裝置及其積體電路的封裝結構、封裝體與封裝方法
US10566268B1 (en) 2018-09-26 2020-02-18 Nxp Usa, Inc. Package to die connection system and method therefor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567621A (ja) * 1991-09-09 1993-03-19 Rohm Co Ltd 半導体装置およびその製造方法
JP2000012589A (ja) * 1998-06-18 2000-01-14 Toyota Motor Corp バンプ電極形成方法
US6566736B1 (en) * 2001-11-30 2003-05-20 Advanced Micro Devices, Inc. Die seal for semiconductor device moisture protection
US6692629B1 (en) * 2000-09-07 2004-02-17 Siliconware Precision Industries Co., Ltd. Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
JP2010087354A (ja) * 2008-10-01 2010-04-15 Fujitsu Microelectronics Ltd 半導体ウエハ及び半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5648661A (en) * 1992-07-02 1997-07-15 Lsi Logic Corporation Integrated circuit wafer comprising unsingulated dies, and decoder arrangement for individually testing the dies
US5654588A (en) * 1993-07-23 1997-08-05 Motorola Inc. Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure
US5659189A (en) * 1995-06-07 1997-08-19 Lsi Logic Corporation Layout configuration for an integrated circuit gate array
US6136517A (en) * 1998-03-06 2000-10-24 Raytheon Company Method for photo composition of large area integrated circuits
US6479887B1 (en) * 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
TW484216B (en) * 2001-05-09 2002-04-21 Siliconware Precision Industries Co Ltd Singulation method of semiconductor package
JP3813562B2 (ja) * 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
SG142115A1 (en) * 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
US7435990B2 (en) * 2003-01-15 2008-10-14 International Business Machines Corporation Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer
US6744067B1 (en) * 2003-01-17 2004-06-01 Micron Technology, Inc. Wafer-level testing apparatus and method
US6995462B2 (en) * 2003-09-17 2006-02-07 Micron Technology, Inc. Image sensor packages
US7181837B2 (en) 2004-06-04 2007-02-27 Micron Technology, Inc. Plating buss and a method of use thereof
US8461675B2 (en) * 2005-12-13 2013-06-11 Sandisk Technologies Inc. Substrate panel with plating bar structured to allow minimum kerf width
US8227181B2 (en) * 2006-08-14 2012-07-24 Dow Corning Corporation Method of preparing a patterned film with a developing solvent
US7829998B2 (en) * 2007-05-04 2010-11-09 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US7898066B1 (en) * 2007-05-25 2011-03-01 Amkor Technology, Inc. Semiconductor device having EMI shielding and method therefor
US7679384B2 (en) * 2007-06-08 2010-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Parametric testline with increased test pattern areas
US20100301398A1 (en) * 2009-05-29 2010-12-02 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
US8168529B2 (en) * 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US8349666B1 (en) * 2011-07-22 2013-01-08 Freescale Semiconductor, Inc. Fused buss for plating features on a semiconductor die

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567621A (ja) * 1991-09-09 1993-03-19 Rohm Co Ltd 半導体装置およびその製造方法
JP2000012589A (ja) * 1998-06-18 2000-01-14 Toyota Motor Corp バンプ電極形成方法
US6692629B1 (en) * 2000-09-07 2004-02-17 Siliconware Precision Industries Co., Ltd. Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer
US6566736B1 (en) * 2001-11-30 2003-05-20 Advanced Micro Devices, Inc. Die seal for semiconductor device moisture protection
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
JP2010087354A (ja) * 2008-10-01 2010-04-15 Fujitsu Microelectronics Ltd 半導体ウエハ及び半導体装置

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