JP2018125533A - 過酷な媒体用途のためのボンドパッドの保護 - Google Patents
過酷な媒体用途のためのボンドパッドの保護 Download PDFInfo
- Publication number
- JP2018125533A JP2018125533A JP2018012592A JP2018012592A JP2018125533A JP 2018125533 A JP2018125533 A JP 2018125533A JP 2018012592 A JP2018012592 A JP 2018012592A JP 2018012592 A JP2018012592 A JP 2018012592A JP 2018125533 A JP2018125533 A JP 2018125533A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- noble metal
- contact
- passivation layer
- continuous portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002161 passivation Methods 0.000 claims abstract description 193
- 238000000034 method Methods 0.000 claims abstract description 112
- 239000004065 semiconductor Substances 0.000 claims abstract description 92
- 229910052751 metal Inorganic materials 0.000 claims abstract description 83
- 239000002184 metal Substances 0.000 claims abstract description 83
- 230000004888 barrier function Effects 0.000 claims abstract description 30
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 239000003870 refractory metal Substances 0.000 claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 563
- 229910000510 noble metal Inorganic materials 0.000 claims description 207
- 238000004544 sputter deposition Methods 0.000 claims description 66
- 239000012790 adhesive layer Substances 0.000 claims description 34
- 238000007747 plating Methods 0.000 claims description 33
- 238000000059 patterning Methods 0.000 claims description 29
- 238000009713 electroplating Methods 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 22
- 229910052737 gold Inorganic materials 0.000 description 21
- 239000010931 gold Substances 0.000 description 21
- 230000008901 benefit Effects 0.000 description 20
- 230000008569 process Effects 0.000 description 19
- 239000000463 material Substances 0.000 description 16
- 239000000126 substance Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000010970 precious metal Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052740 iodine Inorganic materials 0.000 description 3
- 239000011630 iodine Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910008599 TiW Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000001995 intermetallic alloy Substances 0.000 description 1
- PNDPGZBMCMUPRI-UHFFFAOYSA-N iodine Chemical compound II PNDPGZBMCMUPRI-UHFFFAOYSA-N 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
- G01L19/00—Details of, or accessories for, apparatus for measuring steady or quasi-steady pressure of a fluent medium insofar as such details or accessories are not special to particular types of pressure gauges
- G01L19/0061—Electrical connection means
- G01L19/0069—Electrical connection means from the sensor to its support
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
- G01L19/00—Details of, or accessories for, apparatus for measuring steady or quasi-steady pressure of a fluent medium insofar as such details or accessories are not special to particular types of pressure gauges
- G01L19/14—Housings
- G01L19/141—Monolithic housings, e.g. molded or one-piece housings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
- H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
- H01L2224/02125—Reinforcing structures
- H01L2224/02126—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/031—Manufacture and pre-treatment of the bonding area preform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
- H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0346—Plating
- H01L2224/03462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/0347—Manufacturing methods using a lift-off mask
- H01L2224/03472—Profile of the lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/0347—Manufacturing methods using a lift-off mask
- H01L2224/03474—Multilayer masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05164—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05181—Tantalum [Ta] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05669—Platinum [Pt] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05681—Tantalum [Ta] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/29163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Analytical Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】半導体デバイスを製造するための方法、および過酷な媒体で使用するための関連する半導体デバイス(1、2、3、4、5、6)を提供する。
【解決手段】半導体デバイスは、金属接触領域(422)と、半導体ダイ(420)を覆い、かつ半導体ダイ(420)の金属接触領域(422)への開口部を形成するようにパターニングされた少なくとも1つの不動態化層(421)とを備える、シリコンダイ(420)を備える。本デバイスはまた、耐熱金属を含む接触層(428、128、528)の連続部分(301)も備える。この連続部分(301)は、少なくとも1つの不動態化層(421)の開口部に重なって完全に覆い、開口部の金属接触領域(422)に接触し、連続部品(301)の縁部全体に沿って少なくとも1つの不動態化層(421)に付着する。接触層は、少なくとも接着層および少なくとも拡散バリア層を備える。
【選択図】図16
【解決手段】半導体デバイスは、金属接触領域(422)と、半導体ダイ(420)を覆い、かつ半導体ダイ(420)の金属接触領域(422)への開口部を形成するようにパターニングされた少なくとも1つの不動態化層(421)とを備える、シリコンダイ(420)を備える。本デバイスはまた、耐熱金属を含む接触層(428、128、528)の連続部分(301)も備える。この連続部分(301)は、少なくとも1つの不動態化層(421)の開口部に重なって完全に覆い、開口部の金属接触領域(422)に接触し、連続部品(301)の縁部全体に沿って少なくとも1つの不動態化層(421)に付着する。接触層は、少なくとも接着層および少なくとも拡散バリア層を備える。
【選択図】図16
Description
本発明は、過酷な媒体用途で使用する集積半導体デバイスの分野に関する。より具体的には、本発明は、過酷な媒体で使用する集積回路半導体デバイスを製造するための方法および関連する半導体デバイスに関する。
標準的な半導体デバイスは、過酷な媒体条件、例えば硫黄もしくは発煙硝酸に、またはヨウ素に晒された状態での使用にはあまり適切でない場合があり、例えば不適切な場合がある。例えば、アルミニウムまたは銅などのボンドパッド金属は、そのような化学物質に晒されたときに、例えば酸化により、腐食する場合がある。当技術分野では、保護金層によってボンドパッドを覆うことが知られている。しかしながら、ボンドパッドと金との間に拡散バリアが必要になる場合がある。例えば、拡散バリアがなければ、アルミニウムおよび金は、容易かつ迅速に互いの中へ拡散することができ、このことは、高温用途においてさらに問題になる場合がある。金、パラジウム、またはプラチナの貴金属保護層をデバイス上に提供することは、効率的な大量生産およびシリコン内の相互接続金属と集積回路との良好な電気的接触などの、過酷な媒体条件のためのデバイスにおける標準的なCMOS処理の利点を維持することを可能にする。しかしながら、デバイスが過酷な環境に晒されるときに接着層および拡散バリアの完全性を確保することは、困難なままである。
図1は、当該技術分野で知られている過酷な媒体のための例示的な集積回路半導体デバイス、例えばハイブリッド圧力センサの断面を示す。そのようなハイブリッド圧力センサでは、ボンドワイヤ136を使用して、センサ130をCMOSインターフェースチップ120に電気的に接続することができる。別の例示的なボンドワイヤ126は、CMOSインターフェースチップをリードフレームまたはプリント回路基板(PCB)などの基板110に接続することができる。ワイヤ126、136は、過酷な媒体のために、モールドコンパウンド140によって保護することができる。モールディング中に、デバイスの最上部に空洞を作成することができ、該空洞には、センサ130、例えば圧力センサを載置することができる。したがって、ボンドワイヤ136をこの空洞内に提供して、センサボンドパッド132をCMOSインターフェースチップのボンドパッド122に接続することができる。
例えば、CMOSインターフェースチップのボンドパッド122をキャビティ内に提供し、このボンドパッド122のアルミニウムを金層124によって覆うことが知られている。同様に、センサ130のボンドパッド132は、金層134によって覆うことができる。代替的に、当該技術分野ではまた、図2に示されるように、CMOSインターフェースチップのボンドパッド222をモールドコンパウンド140によって覆うことも知られている。そのような従来技術のデバイスにおいて、CMOSボンドパッド222を覆う金層224は、空洞の中へ延在させることができ、したがって、過酷な環境に対して耐性のある、ボンドパッド222とボンドワイヤ136との間の信号導体としての機能を果たす。この種類の拡張は、当該技術分野において、ボンドパッドの「再分配」として知られている。これは、モールドコンパウンドが、ボンドパッドの再分配から界面を保護するという利点を有する。
当該技術分野では、無電解めっきによって金をアルミニウムボンドパッドの上へ堆積させることが知られており、例えば、第1のニッケル層をアルミニウムボンドパッド上に成長させ、続いて、薄い金層の無電解めっきを行う。次いで、ニッケルが適切な拡散バリアを形成することができる。しかしながら、無電解めっき法によってボンドパッド上に提供された層は、ボンドパッドに堅固に付着させることができるが、保護層とボンドパッドの周囲の不動態化層との間にはいかなる機械的接続も実現されない。これは、過酷な媒体内に存在し得る上述した化学薬品などの化学薬品が、不動態化層とめっきした金属との間の界面に浸透し、ボンドパッド金属を腐食する場合がある、といった不利な点を有する。例えば、金層と不動態化層との間の耐機械的および耐化学的な接続が極めて有利であり得る。
例えば、特許文献1は、無電解めっきによるボンドパッドのTiWバリア上の金の堆積について説明している。特許文献1において説明される方法は、それでもヨウ素などの過酷な媒体が不動態化層と金層との間に浸透し、TiW層を腐食する場合がある、といった不利な点を有する場合がある。TiWがエッチングされると、アルミニウムは、ヨウ素に晒され、極めて迅速にエッチングされ得る。さらに、シリコン基板は、不動態化層によって完全に覆われていないので、例えば基板を部分的に通した電子交換によって、界面を通してガルバニック腐食も起こり得る。
さらに、当該技術分野では、電気めっきによって金を堆積させることが知られている。例えば、シード層を基板全体の上に堆積させて、基板の上にめっき電流を分配することができる。このシード層は、CMOS金属とシード層の最上部にめっきした層との間に残る。シード層は、通常、接着層、CMOS金属と最上部にめっきされた金属との間の拡散バリア、およびめっき中の一定の電流分配のための低抵抗層としての役割を果たす。したがって、多くの場合、TiW、Ti、またはTiNを最初にスパッタリングして、接着層およびバリア層を提供し、続いて、金または銅などの高導電層をスパッタリングして、高いめっき電流を可能にする。スパッタリングされたシード層はまた、好都合に、窒化ケイ素不動態化層への強固な機械的接続も形成することができる。この強力な接着は、基板に衝突するスパッタリングした金属原子の運動エネルギーに由来するものであり得る。残念なことに、有機モールド材料は、貴金属が使用されたときにシード層に十分に接着しない場合がある。さらに、当該技術分野では、第2の接着層を高導電貴金属層の最上部にスパッタリングして、モールドに対するめっきの良好な接着を確実にすることが知られている。
しかしながら、ボンドパッドへの金の電気めっき後に、金構造の底部におけるシード層の縁部が、環境に、例えば過酷な媒体用途における上述した腐食性化学物質に晒されるように、シード層をエッチング除去して、異なる構造間にいかなる電気的接続も残らないことを確実にする必要がある。シード層をエッチングした後に追加的な有機保護層を適用して、シード層の露出した縁部を覆うことが知られている。しかしながら、そのような保護層は、金に対する接着が弱く、腐食性化学物質が、保護層と金材料との間の界面にさらに浸透する場合がある。
ボンドパッドを金で覆うといった既知の方策の別の不利な点は、標準的なCMOSの不動態化が、相互接続部、例えばアルミニウムまたは銅の相互接続部の保護に依存することである。しかしながら、この不動態化は、上述した腐食性化学物質を遮断するには十分でない場合がる。例えば、特にヨウ素は、たった1つの小さい欠陥、例えば小さいピンホールが相互接続部を覆う不動態化層内に存在したときに、アルミニウムワイヤを完全に除去する傾向があり得る。そうした理由から、ポリイミドなどの追加的な層で不動態化層を覆うことが知られている。そのような追加の不動態化層は、「再不動態化層」と称することができる。そのような再不動態化層は、不動態化層のボンドパッド開口部よりも小さい開口部をボンドパッドに開けることができる。次いで、シード層を、このポリイミド層の最上部にスパッタリングすることができる。
本発明の実施形態の目的は、過酷な媒体環境で使用するための集積回路半導体デバイスの良好かつ効率的な製造を提供することである。
本発明の実施形態の利点は、貴金属層によって、過酷な媒体環境内の腐食性化学物質が、接着層などの半導体デバイスの内部層に接触することを防止することである。
本発明の実施形態の利点は、半導体デバイスの保護貴金属層と不動態化層との間の良好な機械的接触および良好な機械的接続を確実にすることができることである。さらなる利点は、そのような良好な機械的接触および良好な機械的接続が、貴金属がボンドパッドの周囲で不動態化することを確実にすることができることである。これは、保護貴金属層がボンドパッドを再分配するためにも使用されるときに特に有利であり得る。
本発明の実施形態のさらなる利点は、貴金属の良好な機械的接続が、過酷な環境がボンドパッドおよび/または半導体デバイスの相互接続部を劣化させることを防止することができることである。
本発明の実施形態の利点は、接着層およびバリア層を貴金属とボンドパッド金属との間に提供して、貴金属とボンドパッドの最上部金属との間の金属間合金の成長を防止することができることである。
本発明の実施形態の利点は、接着層およびバリア層を貴金属とボンドパッド金属との間に提供して、半導体デバイスへの電気的接続の、例えばボンドワイヤの良好な機械的抵抗を確保することができることである。
本発明の実施形態の利点は、接着層およびバリア層を貴金属とボンドパッド金属との間に提供して、例えば1000時間または2000時間以上にわたる、高い温度での、例えば150℃または175℃以上での高水準の信頼性を確保することができることである。
本発明の実施形態の利点は、過酷な媒体用途における使用に適した半導体デバイスを製造するコスト効率的な方法が達成されることであり、例えば、処理コストを低くすることができ、および/または大量での製造運転を行うことができる。
本発明の実施形態の利点は、金属構造の縁部を含む半導体デバイスの表面を、過酷な媒体に対して高度に耐性化することができる。
上記の目的は、本発明による方法およびデバイスによって達成される。
第1の態様において、本発明は、過酷な媒体で使用する半導体デバイスを製造するための方法に関する。本方法は、金属接触領域を備える半導体ダイを提供することと、少なくとも1つの不動態化層によって半導体ダイを覆い、少なくとも1つの不動態化層をパターニングして、半導体ダイの金属接触領域を露出させるように開口部を形成することとを含む。本方法は、露出させた金属接触領域上に耐熱金属を含む接触層を形成することであって、接触層が、少なくとも接着層および少なくともバリア層を備える、形成することをさらに含む。本方法はまた、接触層をパターニングして、連続部分の縁部全体の周囲に少なくとも1つの不動態化層を露出させることによって、露出させた金属接触領域の上に接触層の連続部分を画定することであって、該接触層の連続部分が、少なくとも1つの不動態化層の開口部に重なって完全に覆う、画定することも含む。本方法は、接触層の上に貴金属層を提供して、接触層の連続部分を完全に覆うことであって、貴金属層が、接触層の連続部分の縁部の上にさらに延在して、連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層に付着する、覆うことをさらに含む。貴金属層を提供することは、接触層の連続部分の上に、および連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層の上に貴金属をスパッタリングして、スパッタリングした貴金属と接触層との間に、およびスパッタリングした貴金属と少なくとも1つの不動態化層との間に、原子結合による機械的接続を確立することを含む。
本発明の実施形態に従う方法において、接触層をパターニングすることは、接触層の連続部分が開口部から離れる方向に延在して、金属接触領域の上に、かつ該金属接触領域から離れて延在する再分配ボンドパッド領域を形成するように、接触層をパターニングすることを含むことができる。
本発明の実施形態に従う方法において、貴金属をスパッタリングすることは、接触層の連続部分上に、および連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層上に電気めっきするための貴金属シード層をスパッタリングすることを含むことができ、貴金属層を提供することは、貴金属シード層の上へ貴金属を電気めっきすることを含むことができる。
本発明の実施形態に従う方法において、貴金属層を提供することは、貴金属シード層の上にめっきモールドを形成することを含むことができ、貴金属を電気めっきすることは、めっきモールドによって画定されるモールド開口部の内側の貴金属シード層の上へ貴金属を電気めっきすることを含むことができる。
本発明の実施形態に従う方法において、モールド開口部は、半導体ダイに平行な平面内に、接触層の連続部分の対応するフットプリントよりも大きいフットプリントを有することができる。
本発明の実施形態に従う方法において、モールド開口部の外周縁部は、外周縁部に沿った各点において、少なくとも所定のマージンだけ、連続部分のフットプリントから外側に離間配置する、すなわち、連続部分の外側に離間配置することができる。
本発明の実施形態に従う方法において、貴金属層を提供することは、貴金属をめっきした後に、めっきモールドを除去することを含むことができる。
本発明の実施形態に従う方法において、貴金属層を提供することは、電気めっきした貴金属によって覆われていない貴金属シード層および/または接触層を除去することを含むことができる。
本発明の実施形態に従う方法において、貴金属層を提供することは、接触層の連続部分の周囲に壁を画定するリフトオフマスクを作成することを含むことができ、連続部分上に、および連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層上に貴金属をスパッタリングすることは、リフトオフマスクを通して貴金属をスパッタリングすることを含むことができる。
本発明の実施形態に従う方法において、リフトオフマスクは、該リフトオフマスクが少なくとも1つの不動態化層に付着するリフトオフマスクの基部に、接触層の連続部分のフットプリントよりも大きいフットプリントを有することができる。
本発明の実施形態に従う方法において、リフトオフマスクは、下部マスク層および上部マスク層を備えることができ、下部マスクによって画定された開口部は、貴金属をスパッタリングするときに上部マスク層のオーバーハングを作成して周縁部を形成するように、上部マスクによって画定される開口部よりも大きい。
本発明の実施形態に従う方法において、貴金属層を提供することは、貴金属をスパッタリングする前に、スパッタエッチングを適用することを含むことができる。
本発明の実施形態に従う方法において、貴金属層を提供することは、リフトオフマスクを通して貴金属をスパッタリングする前に、リフトオフマスクを通して、接触層上に直接的に、および露出させた少なくとも1つの不動態化層上に直接的に、接着層をスパッタリングすること、例えば、接触層上に間接的に、および露出させた少なくとも1つの不動態化層上に間接的に貴金属をスパッタリングすること、例えば接着層上に直接的に貴金属をスパッタリングすることを含むことができる。
本発明の実施形態に従う方法において、接着層は、接触層の厚さの1/50〜1/5の範囲の厚さまで、およびスパッタリングした貴金属の厚さの1/50〜1/10の範囲の厚さまでスパッタリングすることができる。
本発明の実施形態に従う方法において、貴金属層を提供することは、スパッタリングした貴金属を熱アニールして、機械的応力を緩和することを含むことができる。
本発明の実施形態に従う方法において、少なくとも1つの不動態化層によって半導体ダイを覆うことは、半導体ダイ上に第1の不動態化層または第1の不動態化層のスタックを提供すること、および第1の不動態化層上または第1の不動態化層のスタック上に少なくとも1つの不動態化層を提供することを含むことができ、少なくとも1つの不動態化層をパターニングすることは、第1の不動態化層上または第1の不動態化層のスタックおよび再不動態化層の両方をパターニングして、第1の不動態化層上または第1の不動態化層のスタックを通して、かつ再不動態化層を通して、半導体ダイの金属接触領域を露出させるように開口部を形成することを含むことができる。
本発明の実施形態に従う方法において、少なくとも1つの不動態化層をパターニングすることは、第1の不動態化層内に、または第1の不動態化層のスタック内に第1の開口部を形成すること、および再不動態化層内に第2の開口部を形成することを含むことができ、第2の開口部は、第1の開口部よりも大きい。
本発明の実施形態に従う方法において、少なくとも1つの不動態化層をパターニングすることは、第1の不動態化層内に、または第1の不動態化層のスタック内に第1の開口部を形成すること、および再不動態化層内に第2の開口部を形成することを含むことができ、第2の開口部は、第1の開口部よりも大きく、例えば、第1の開口部よりも大きく、かつ開口部に重なって完全に覆う接触層の連続部分よりも小さい。
本発明の実施形態に従う方法において、接触層を形成することは、露出させた金属接触領域の上へ、および少なくとも1つの不動態化層の上へ少なくとも耐熱金属をスパッタリングすることを含むことができる。
第2の態様において、本発明はまた、過酷な媒体で使用する半導体デバイスにも関し、半導体デバイスは、金属接触領域を備えるシリコンダイと、半導体ダイを覆う少なくとも1つの不動態化層とを備える。例えば、少なくとも1つの不動態化層は、半導体ダイの金属接触領域への開口部を形成するようにパターニングされる。本デバイスは、耐熱金属を含む接触層の連続部分を備える。例えば、本デバイスは、連続部分を有する接触層を備えることができ、接触層、したがってその連続部分は、耐熱金属を含む。連続部分は、少なくとも1つの不動態化層の開口部に重なって完全に覆い、開口部の金属接触領域に接触し、また、連続部分の縁部全体に沿って少なくとも1つの不動態化層に接触する。接触層、したがってその連続部分は、例えば、少なくとも接着層および少なくとも拡散バリア層を備える。本デバイスは、接触層の上に配設された貴金属層を備え、貴金属層は、接触層の連続部分を完全に覆い、貴金属層は、接触層の連続部分の縁部全体の上に延在して、連続部分の縁部の周囲の少なくとも1つの不動態化層に付着する。
本発明の実施形態に従う半導体デバイスにおいて、貴金属層は、その外周全体の周囲に、少なくとも1つの不動態化層に向かって先細りになる傾斜縁部を備えることができ、貴金属層は、連続部分の縁部の周囲の少なくとも1つの不動態化層に付着する。
本発明の実施形態に従う半導体デバイスにおいて、傾斜縁部は、垂直に対して1°〜20°の範囲の角度で先細りにすることができ、例えば、先細りは、20°未満とすることができる。
本発明の特定の好ましい態様は、添付の独立請求項および従属請求項に記載される。従属請求項からの特徴は、必要に応じて、単に請求項に明示的に記載されているだけでなく、独立請求項の特徴と組み合わせることができ、また、他の従属請求項の特徴と組み合わせることができる。
本発明のこれらのおよび他の態様は、以下に説明される実施形態(複数可)から明らかになり、また、該実施形態を参照することで解明されるであろう。
図面は、概略的なものに過ぎず、限定的なものではない。図面において、要素のいくつかのサイズは、説明の目的で誇張され、一定の縮尺で描画されない場合がある。
請求項中の参照符号は、範囲を制限するものと解釈されるべきではない。
異なる図面において、同じ参照符号は、同じまたは類似する要素を指す。
本発明は、特定の実施形態に関して、ある特定の図面を参照して説明されるが、本発明は、それらに限定されるものではなく、特許請求の範囲によってだけ限定されるものである。説明される図面は、概略的なものに過ぎず、限定的なものではない。図面において、要素のいくつかのサイズは、説明の目的で誇張され、一定の縮尺で描画されない場合がある。寸法および相対寸法は、本発明を実践するための実際の縮小に対応しない。
さらに、本明細書および特許請求の範囲における第1、第2などの用語は、類似する要素を区別するために使用されるものであり、必ずしも時間的に、空間的に、ランキングで、または任意の他の様式で順序を説明するものではない。そのように使用される用語は、適切な条件下で交換可能であること、および本明細書で説明される本発明の実施形態が、本明細書で説明または例示されるもの以外の他の順序での動作が可能であることを理解されたい。
さらに、説明および特許請求の範囲における上、下などの用語は、説明の目的で使用されるものであり、必ずしも相対位置を説明するものではない。そのように使用される用語は、適切な条件下で交換可能であること、および本明細書で説明される本発明の実施形態が、本明細書で説明または例示されるもの以外の他の方向での動作が可能であることを理解されたい。
特許請求の範囲で使用される用語「備える(comprising)」は、以下に列記される手段に限定されるものとして解釈されるべきではなく、他の要素やステップを排除しないことに留意されたい。したがって、述べられる特徴、整数、ステップ、または参照される構成要素の存在を特定するものとして解釈されるべきであるが、1つ以上の他の特徴、整数、ステップもしくは構成要素、またはそれらの群の存在または追加を排除しない。したがって、表現「手段AおよびBを備えるデバイス」の範囲は、構成要素AおよびBだけからなるデバイスに限定されるべきではない。本発明に関しては、デバイスの最適の関連する構成要素がAおよびBであることを意味する。
本明細書の全体を通して、「一実施形態(one embodiment)」または「ある実施形態(an embodiment)」への言及は、実施形態に関連して説明される特定の特徴、構造、または特性が、本発明の少なくとも1つの実施形態に含まれることを意味する。したがって、本明細書の全体を通して種々の場所における「一実施形態(one embodiment)」や「ある実施形態(an embodiment)」という語句の出現は、必ずしもすべてが同じ実施形態への言及とは限らないが、言及である場合もある。さらに、特定の特徴、構造、または特性は、本開示から当業者には明らかなように、1つ以上の実施形態において、任意の適切な様式で組み合わせることができる。
同様に、本発明の例示的な実施形態の説明において、本発明の種々の特徴は、あるときには、本開示を合理化し、また、種々の本発明の態様の1つ以上の理解を支援する目的で、単一の実施形態、図、またはその説明にともにグループ化されることを認識されたい。しかしながら、本開示の方法は、特許請求される発明が、各請求項において明示的に記載されるよりも多い特徴が必要であるという意図を反映したものと解釈されない。むしろ、以下の特許請求の範囲が反映するように、発明の複数の態様は、単一の上で開示された実施形態のすべての特徴よりも少ないものに存する。したがって、詳細な説明に続く特許請求の範囲は、この詳細な説明に明示的に組み込まれ、各請求項は、本発明の別個の実施形態としてそれ自体で成立する。
さらに、本明細書で説明されるいくつかの実施形態は、他の実施形態に含まれるいくつかの特徴は含むが、他の特徴は含まず、当業者によって理解されるように、異なる実施形態の特徴の組み合わせは、本発明の範囲内であることを意味し、異なる実施形態を形成する。例えば、以下の特許請求の範囲において、特許請求される実施形態のいずれも、任意の組み合わせで使用することができる。
本願明細書にて提供される説明には、多数の具体的な詳細が記載されている。しかしながら、本発明の実施形態は、これらの具体的な詳細を伴わずに実践され得ることを理解されたい。他の事例では、この説明の理解を不明瞭にしないために、よく知られている方法、構造、および手法は、詳細に示されていない。
第1の態様において、本発明は、過酷な媒体で使用する半導体デバイスを製造するための方法に関する。本方法は、金属接触領域を備える半導体ダイを提供することを含む。
本方法は、少なくとも1つの不動態化層によって半導体ダイを覆い、少なくとも1つの不動態化層をパターニングして、半導体ダイの金属接触領域を露出させるように開口部を形成することをさらに含む。
本方法は、金属接触領域上に接触層を形成することをさらに含み、接触層は、耐熱金属を含む。接触層は、少なくとも接着層および少なくとも拡散バリア層を備える。
本方法はまた、接触層をパターニングして、連続部分の縁部全体の周囲に少なくとも1つの不動態化層を露出させることによって、露出させた金属接触領域の上に接触層の連続部分を画定することであって、この接触層の連続部分が、少なくとも1つの不動態化層の開口部に重なって完全に覆う、画定することも含む。
本方法は、接触層の上に貴金属層を提供して、接触層の連続部分を完全に覆うことであって、貴金属層が、接触層の連続部分の縁部の上にさらに延在して、連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層に接触する、覆うことをさらに含む。
この貴金属層を提供するステップは、接触層の連続部分の上へ、および連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層の上へ貴金属をスパッタリングして、スパッタリングした貴金属と、接触層および少なくとも1つの不動態化層の両方との間に、原子結合による機械的接続を確立するステップを含む。
貴金属をスパッタリングすることは、貴金属シード層をスパッタリングすることを含むことができる。この貴金属シード層は、開口部に重なって完全に覆う接触層の連続部分の縁部への良好な機械的接続、および露出させた不動態化層への良好な機械的接続を提供するようにスパッタリングすることができる。
貴金属層は、耐腐食性および耐酸化性のある、金属、または合金などの金属の組み合わせを含むことができる。特に、貴金属層は、金、銀、パラジウム、および/またはプラチナを含むことができる。貴金属層はまた、例えば良好な接着を提供するために、タンタルも含むことができる。
例えば、貴金属層は、タンタルの層のスタック、例えばタンタルの薄層、および金、銀、プラチナ、パラジウム、またはこれらの金属合金の層を備えることができる。タンタルの薄層は、接着層を形成して、貴金属の不動態化層への、例えば(再)不動態化層(複数可)への良好な接着を確実にすることができる。
本方法は、シード層の上にめっきモールドを形成して、モールド開口部を画定することをさらに含むことができる。このモールド開口部は、基板に平行な平面内に、少なくとも1つの不動態化層の開口部に重なって完全に覆う接触層の連続部分よりも大きいフットプリントを有することができる。
本方法は、めっきモールドによって画定されたモールド開口部に貴金属を電気めっきすることをさらに含むことができる。本方法はまた、貴金属をめっきした後に、めっきモールドを除去することも含むことができる。
本方法はまた、めっきした貴金属によって覆われていない貴金属シード層を除去することも含むことができる。さらに、めっきした貴金属によって覆われていない接触層も除去することができる。
代替的に、貴金属層を提供することは、接触層の連続部分の周囲に壁を画定するリフトオフマスクを作成することを含むことができる。連続部分上に、および連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層上に貴金属をスパッタリングすることは、このリフトオフマスクを通して貴金属をスパッタリングすることを含むことができる。リフトオフマスクは、該リフトオフマスクが少なくとも1つの不動態化層に接触するリフトオフマスクの基部に、接触層の連続部分のフットプリントよりも大きいフットプリントを有することができる。
図3を参照すると、本発明の実施形態に従う方法は、例えばボンドパッドに対応する金属接触領域422を備える半導体ダイ420を提供することを含む。例えば、金属接触領域は、半導体ダイ内に形成された集積回路のボンドパッドに対応することができる。
例えば、半導体デバイスは、例えばハイブリッドセンサデバイスにおいて、例えば構成半導体デバイスの対応するボンドパッドに接続するボンドワイヤによって相互接続される、複数の構成半導体デバイスを備えることができる。
本方法は、少なくとも1つの不動態化層421によって半導体ダイを覆い、少なくとも1つの不動態化層421をパターニングして、半導体ダイの金属接触領域422を露出させるように、例えば半導体ダイ内の集積回路のボンドパッドを露出させるように開口部を形成することをさらに含む。
少なくとも1つの不動態化層をパターニングすることは、少なくとも1つの不動態化層を通して開口部、例えばコンタクトホールをエッチングして、金属接触領域422を露出させることを含むことができる。
少なくとも1つの不動態化層は、例えば、酸化シリコン層および/または窒化シリコン層を備えることができる。
例えば、図12に例示されるように、少なくとも1つの不動態化層は、半導体ダイ上の第1の不動態化層122または第1の不動態化層のスタック、および第1の不動態化層122上の、または第1の不動態化層のスタック上の少なくとも1つの再不動態化層123を備えることができる。換言すれば、少なくとも1つの不動態化層によって半導体ダイを覆うことは、不動態化層上に、例えば不動態化層の上に直接かつ接触して、ポリイミド層などの再不動態化層を堆積させることができる。同様に、少なくとも1つの不動態化層をパターニングすることは、不動態化層および再不動態化層の両方をパターニングして、不動態化層(複数可)および再不動態化層(複数可)を通して半導体ダイの金属接触領域を露出させるように開口部を形成することを含むことができる。例えば、第1の不動態化層または第1の不動態化層のスタックの開口部、および少なくとも1つの再不動態化層の開口部は、例えば共通の幾何学的中心を中心として整列させて、金属接触領域を露出させることができる。そのような再不動態化層(複数可)の利点は、追加的な再不動態化層によって、不動態化層の耐化学物質性および機械的ロバスト性をさらに向上させることができることである。
金属接触領域を露出させる再不動態化層の開口部は、第1の不動態化層(複数可)の開口部よりも小さくすることができる。これは、ポリイミドが、大きい熱膨張の影響を受け易いめっきした貴金属424と、チップの不動態化層、例えば窒化物不動態化層との間の弾性バッファとしての役割を果たすことができる、という利点を有する。しかしながら、過酷な環境の化学的活性原子または分子が、再不動態化を通して例えばポリイミドをボンドパッドメタルに拡散させることができないことを確認することができなかった場合は、第1の不動態化層(複数可)の開口部よりも大きいが、それでも後に堆積させる貴金属層のフットプリントよりも小さい開口部を再不動態化層に作成することが好ましくなり得る。
本発明の実施形態に従う方法は、露出させた金属接触領域に、例えば不動態化層の開口部によって露出させた金属接触領域に、または不動態化層および再不動態化層の整列させた開口部によって露出させた金属接触領域に、耐熱金属を含む接触層428を形成することをさらに含むことができる。例えば、接触層は、露出させた金属接触領域に形成して、露出させた金属接触領域に直接物理的に接触させることができる。
接触層428は、少なくとも接着層および少なくともバリア層を備える。例えば、接触層は、接着/バリア層と、例えば接着機能ならびに拡散バリア機能を提供するように適合された単層または多層と称することができる。
接触層428を形成することは、露出させた金属接触領域の上へ、および少なくとも1つの不動態化層の上へ少なくとも耐熱金属をスパッタリングすることを含むことができる。
例えば、接触層は、W、Ti、TiW、TiN、Co、Ni、Mo、Ta、および/またはPdなどの、標準的なCMOS処理において使用される耐熱金属をスパッタリングすることによって提供することができる。したがって、接触層428を形成することは、多層接着/バリア層をスパッタリングすることを含むことができる。
例えば、接触層を提供することは、例えば良好な接着を提供することができる、チタン(Ti)の層をスパッタリングすることを含むことができる。例えば、接触層を提供することは、異なる金属をスパッタリングして、接着層および拡散バリアのスタックを得ることを含むことができる。例えば、チタンをスパッタリングするプロセスの後半の間に窒素プラズマを加えることによって、窒化チタン(TiN)拡散バリアをチタン(Ti)接着層の最上部に提供することができる。
図4を参照すると、本発明の実施形態に従う方法は、例えばフォトリソグラフィ技術を適用することによって、接触層428をパターニングして、連続部分の縁部全体の周囲に少なくとも1つの不動態化層421を露出させることによって、露出させた金属接触領域422の上に接触層の連続部分301を画定することであって、接触層の連続部分301が、不動態化層(複数可)を通して、または不動態化層および再不動態化層(複数可)を通して、少なくとも1つの不動態化層の開口部、例えば金属接触領域422を露出させる開口部に重なって完全に覆う、画定することをさらに含む。例えば少なくとも1つの不動態化層421を連続部分の縁部全体の周囲に露出させた接触層の除去された材料よって、そのような他の部分が残っている場合、この連続部分301は、接触層428の任意の他の部分から分離することができる。
換言すれば、接触層428、例えば接着/バリア層は、接触層の構造が画定され、かつ隔離かれるような方法でパターン化することができ、この構造は、例えばこの構造が基板に平行な平面内に、対応する開口部のフットプリントよりも大きいフットプリントを有するように、開口部を完全に覆い、例えば開口部によって形成された凹面の内壁を覆い、開口部の縁部から外向きに延在する。
特に、連続部分の縁部全体の周囲に少なくとも1つの不動態化層421を露出させることは、開口部の周囲に閉じた輪郭部を形成する接触層の部分302を除去すること、例えばエッチング除去することを含むことができる。この部分302は、その外周全体に沿った各点において、開口部の縁部から離間配置することができる。したがって、接触層428は、接触層428が除去されるようにパターニングすることができ、本方法の以下のステップにおいて貴金属の縁部が画定される。
例えば接触層の下にある少なくとも1つの不動態化層421を局所的に露出させた、開口部の周囲の閉じた輪郭部を形成する部分302は、その外周全体に沿って、少なくとも0.5μm、例えば0.5μm〜5μmの範囲の幅、例えば輪郭線の幅を有することができる。
接触層をパターニングすることは、連続部分301の外側の領域内の接触層に、例えば開口部の周囲に閉じた輪郭部を形成する除去した部分302によって連続部分301から分離された領域にスリットを画定して、連続部分が開口部の上に画定される領域の外側に、スパッタリングした貴金属の、例えば貴金属シード層429の良好な接着を可能にすることを含むことができる。
さらに、図9に例示されるように、パターニングするステップはまた、少なくとも1つの不動態化層の開口部に重なって完全に覆う接触層の連続部分が開口部から離れる方向に延在して、金属接触領域422の上に、かつ該金属接触領域から離れて延在する再分配ボンドパッド領域150を形成するように、接触層128をパターニングすることも含むことができる。
本方法は、接触層428の上に貴金属を提供して、該接触層の連続部分301を完全に覆うことをさらに含むことができる。貴金属は、接触層の連続部分の縁部の上に延在して、例えば縁部全体の外周に沿った各点において、例えば縁部全体の上に延在して、連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層に接触する。
貴金属を提供することは、接触層の連続部分301の上へ、および連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層の上へ貴金属をスパッタリングして、スパッタリングした貴金属と接触層との間に、およびスパッタリングした貴金属と少なくとも1つの不動態化層との間に、原子結合による機械的接続を確立することを含む。
そのようなスパッタリングした貴金属層の利点は、貴金属と、接触層428の最上面および側壁との間に、例えば連続部分301によって提供される最上面および側壁との間に、極めて良好な接着を達成することができることである。さらなる利点は、例えば接触層の部分302を除去して連続部分301を画定した、貴金属と不動態化層421との間にも、場所にも良好な接着を達成することができることである。スパッタリングの利点は、良好な結合を形成するのに十分高い運動エネルギーで、貴金属原子を接触層および少なくとも1つの不動態化層に衝突させることである。
したがって、開口部を覆って取り囲む接触層の構造に隣接する貴金属と不動態化層との間に、良好な機械的接着を確保することができ、よって、腐食性の媒体は、接触層内に画定されたこの構造に到達すること、例えば拡散バリア/接着層に到達することができない。
図5〜図8は、本発明の実施形態に従う方法の第1の例示的なプロセスフローのさらなるステップを例示する。この第1の例示的なプロセスフローにおいて、保護貴金属層は、電気めっきによって、過酷な媒体で使用する半導体デバイス内に実現することができる。
図5を参照すると、本発明の実施形態に従う方法において、貴金属をスパッタリングすることは、電気めっきするための貴金属シード層429を、例えば低い電気抵抗を有する貴金属の層をスパッタリングして、貴金属の電気めっきのためのシード層として適切なものにすることを含むことができる。この貴金属シード層429は、開口部に重なって完全に覆う接触層428の連続部分301の縁部への良好な機械的接続、および露出させた不動態化層への良好な機械的接続を提供するようにスパッタリングすることができる。
堆積させた貴金属シード層429は、20nm〜500nmの範囲の、例えば40nm〜300nmの範囲の、例えば50nm〜200nmの範囲の厚さを有することができる。
本発明の実施形態に従う方法はまた、例えば再度スパッタリングすることによって、貴金属シード層429の最上部の上に一時的な接着層431を堆積させて、めっきモールド433の良好な接着を確実にすることも含むことができる。例えば、この一時的な接着層は、例えば必ずしも貴金属とは限らない、任意の適切な材料を含むことができる。
図6を参照すると、本方法は、シード層の上に、例えば貴金属シード層429の上にかつ直接接触して、または代替的に、一時的な接着層431の上にかつ直接接触して、めっきモールド433を形成することをさらに含むことができる。めっきモールドは、モールド開口部を画定することができる。例えば、このめっきモールド433は、マスキング材料、例えばレジスト材料によって形成されたモールド壁を備えることができる。
めっきモールド433によって画定されたこのモールド開口部は、基板に平行な平面内に、少なくとも1つの不動態化層の開口部に重なって完全に覆う接触層428の連続部分301よりも大きいフットプリントを有することができる。例えば、モールド開口部の縁部は、例えば連続部分301の外周の周囲の各点において、あるギャップ、例えば小さいギャップ、例えば0.5μm〜5μmの範囲のギャップだけ、連続部分301の縁部から離間配置することができる。
本方法は、めっきモールド433によって覆われていない一時的な接着層431を除去して、例えば、モールド開口部の内側に、例えばめっきモールドによって画定されためっきの容積の内側に、貴金属シード層429を露出させることをさらに含むことができる。
本方法は、めっきモールドの内側に、例えばモールド開口部の内側に、例えばモールド壁によった画定された空洞の内側に、貴金属424を電気めっきすることをさらに含むことができる。例えば、貴金属424は、0.25μm〜40μmの範囲の厚さにめっきすることができる。
図7を参照すると、本方法はまた、貴金属424をめっきした後に、めっきモールド433を除去すること、例えばモールド開口部の壁を形成するマスキング材料を除去することも含むことができる。
本方法はまた、例えば溶媒および/またはエッチング溶液を適用することによって、一時的な接着層431を除去することも含むことができる。
図8を参照すると、本方法は、めっきした貴金属424によって覆われていない貴金属シード層429を除去することも含むことができる。さらに、めっきした貴金属424によって覆われていない接触層428も除去することができる。
めっきした貴金属424によって覆われていない貴金属シード層429および接触層428を除去することは、選択的エッチングおよび/またはスパッタエッチングを含むことができる。例えば、めっきした貴金属424の容積は、元々めっきした容積435から図8に描写される容積まで低減させることができる。そのようなエッチングによって、少なくとも1つの不動態化層421と接触する貴金属シード層429の残りによって形成される傾斜側壁を、めっきした貴金属424の基部に形成することができることが利点である。
めっきモールド433のモールド開口部は、半導体ダイに平行な平面内に、接触層の連続部分の対応するフットプリントよりも大きいフットプリントを有することができ、よって、モールド開口部の外周縁部は、外周縁部に沿った各点において、少なくとも所定のマージンだけ、連続部分のフットプリントから外側に離間配置される。
好ましくは、この所定のマージンの幅、例えば上で参照したギャップは、電気めっきした貴金属424によって覆われていない貴金属シード層429を除去したときの、貴金属シード層429をエッチングするためのエッチング深さの少なくとも、例えば2倍以上とすることができる。
例えば、上で説明したように、貴金属シード層429にエッチングしたときに、めっきした貴金属424はまた、容積も低減させることができる。したがって、めっきモールドを適切に寸法決定することによって、電気めっきした貴金属424は、エッチング除去される材料の厚さよりも長く接触層の連続部分の上を超えて延在して、例えばめっきした貴金属の適切な層が接触層の連続部分を覆って保護することを確実にすることができる。したがって、本発明の実施形態に従う方法によって得られるデバイスでは、接着を提供し、かつ拡散バリアとしての機能を果たす、金属接触領域422上の接触層428の構造を貴金属によって完全に覆うことができ、したがって、過酷な媒体から保護することができる。さらに、接触層に隣接した不動態化層への貴金属の良好な接着を得ることができる。例えば、無電解めっきでは、堆積させた金属と不動態化層との間のそのような接着を提供しないことが観察されていることに留意されたい。
図9を参照すると、本発明の実施形態に従う方法において、接触層128をパターニングするときに再分配ボンドパッド領域150が形成される場合、めっきした貴金属424が少なくとも1つの不動態化層421に、ならびに接触層128に結合する、スパッタリングした貴金属シード層429によって、良好な機械的強度を確立することができる。開口部および再分配ボンドパッド領域150を覆う接触層構造の縁部はまた、貴金属シード層のスパッタリングした貴金属によっても好都合に覆われる。耐化学物質性は、不動態化層に対する貴金属のスパッタリングした接続の強度によって提供することができる。スパッタリングにより、この接続は、過酷な媒体がこの金と不動態化層との間に浸透することができないことを確実にするように十分強くすることができる。
図10を参照すると、比較のために提供された代替の方法において、再分配ボンドパッド領域150は、例えば不動態化層121が堆積され、パターニングされる前に、接触層228が堆積され、パターニングされる、めっきモールドによって画定されたモールド開口部を延在させることによって形成することができる。結果として、貴金属シード層は、ボンドパッド領域150と不動態化層121との間の機械的接続を提供する。しかしながら、この接続は、専用の接着層としての機能を果たす接触層によって接着が確実にされる、図9に示されるデバイスと比較して強度が限定される場合がある。したがって、貴金属と不動態化層との間の界面が機械的応力を受けるとき、例えば超音波結合によるワイヤボンディング中に、またはモールド化合物などの材料によってパッケージにカプセル化されるときに、図10に示される比較構造の接合強度は、不十分であり得る。
図11を参照すると、本発明の実施形態に従う方法によって製造することができる半導体デバイスが示される。半導体デバイスは、例えば構成半導体デバイスの対応するボンドパッドを接続するボンドワイヤによって相互接続される、複数の構成半導体デバイスを備えることができる。図12には、再不動態化層が含まれる、類似するデバイスが示される。
図13〜図16は、本発明の実施形態に従う方法の第2の例示的なプロセスフローのさらなるステップを例示する。この第2の例示的なプロセスフローにおいて、保護貴金属層は、リフトオフプロセスによって、過酷な媒体で使用する半導体デバイス内に実現することができる。
例えば、上で図3に関して説明したように、本方法は、金属接触領域422を備える半導体ダイ420を提供することと、少なくとも1つの不動態化層421によって半導体ダイ420を覆い、少なくとも1つの不動態化層421をパターニングして、半導体ダイ420の金属接触領域422を露出させるように開口部を形成することとを含む。少なくとも1つの不動態化層はまた、例えば上で説明したような、再不動態化層も備えることができる。
本方法は、露出させた金属接触領域422上に耐熱金属を含む接触層528を形成することであって、接触層が、少なくとも接着層および少なくともバリア層を備える、形成することをさらに含む。そのような接触層528を形成することに関する例示的な特徴は、接触層428に関して上で提供された説明から明白である。
図13を参照すると、本発明の実施形態に従う方法は、例えばフォトリソグラフィ技術を適用することによって、接触層528をパターニングして、連続部分の縁部全体の周囲に少なくとも1つの不動態化層421を露出させることによって、露出させた金属接触領域422の上に接触層の連続部分301を画定することであって、接触層の連続部分301が、不動態化層(複数可)を通して、または不動態化層および再不動態化層(複数可)を通して、少なくとも1つの不動態化層の開口部、例えば金属接触領域422を露出させる開口部に重なって完全に覆う、画定することをさらに含む。
接触層528をパターニングすることは、例えば接触層528のいかなる他の部分も残らないように、連続部分301の外側の接触層528の残りを除去することを含むことができる。しかしながら、第2の例示的なプロセスフローによって例示されるようなリフトオフプロセスによって、過酷な媒体で使用する半導体デバイス内に保護金属層を実現することができる本発明の実施形態において、例えば図4に示されるように、接触層は、開口部の周囲に閉じた輪郭部を形成する接触層の部分302を除去すること、例えばエッチング除去することによって同様にパターニングすることができる。さらに、図16に示される製造済デバイスによって例示されるように、パターニングするステップはまた、少なくとも1つの不動態化層の開口部に重なって完全に覆う接触層の連続部分が開口部から離れる方向に延在して、金属接触領域422の上に、かつ該金属接触領域から離れて延在する再分配ボンドパッド領域150を形成するように、接触層128をパターニングすることも含むことができる。
図14を参照すると、接触層528の上に貴金属を提供して、該接触層の連続部分301を完全に覆うことをさらに含むことができる。貴金属は、接触層の連続部分の縁部の上に延在して、例えば縁部全体の外周に沿った各点において、例えば縁部全体の上に延在して、連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層に接触する。
本発明の実施形態に従う方法において、貴金属を提供することは、リフトオフマスクを作成することを含むことができる。リフトオフマスクは、接触層の連続部分301の周囲に壁を画定することができる。したがって、リフトオフマスクは、基板に平行な平面内に、少なくとも1つの不動態化層421に接触するその基部において、少なくとも1つの不動態化層の開口部に重なって完全に覆う接触層428の連続部分301よりも大きいフットプリントを有することができる。例えば、その基部のリフトオフマスクの縁部は、例えば連続部分301の外周の周囲の各点において、周囲のあるギャップ、例えば小さいギャップ、例えば0.5μm〜5μmの範囲のギャップだけ、連続部分301の縁部から離間配置することができる。
リフトオフマスクは、下部マスク層535および上部マスク層533を備えることができる。下部マスク535の開口部は、上部マスク層533のオーバーハングwが作成されるように、上部マスク533の開口部よりも大きくすることができる。さらに、下部マスク層535は、厚さhを有し、よって、距離hだけ下部マスク535の基部から離間配置されるオーバーハングwは、貴金属を堆積させるスパッタリングプロセスにおいて周縁部を作成する。この陰影効果は、例えば厚さhおよびオーバーハングwを適切に選択することによって、スパッタリングプロセス中に下部マスク層535の側壁が貴金属によって覆われることを防止するように十分大きくすることができる。この下部側壁は、好ましくは、リフトオフ溶液がマスキング材料と反応することを可能にするために、スパッタリングした金属を含まないままにすることができる。
ウエハ上のスパッタリングした層の傾斜は、リフトオフマスクの開口部を通してスパッタリングした金属の厚さhと最終的な金属の厚さとの比率によって決定することができる。
貴金属を提供することは、スパッタプロセスの前にスパッタエッチングを適用することを含むことができる。そのようなスパッタエッチング中には、高エネルギーの原子が、スパッタリングされる表面から薄層を除去し、自然酸化物を除去して、表面を分極させることができる。
貴金属を提供することは、接触層528上に直接的に、および露出させた少なくとも1つの不動態化層421上に直接的に、接着層529をスパッタリングすることを含むことができる。このスパッタリングは、リフトオフマスクを通して行うことができる。例えば、そのような接着層529は、2nm〜20nmの範囲の厚さにスパッタリングすることができる。リフトオフマスクのそのようなマスク開口部を通してスパッタリングすることは、明確な領域内のスパッタリング中にスパッタリングした材料を漸増的にスパッタリングすることを可能にするので、特に有利である。したがって、スパッタリングした材料をパターンニングするさらなるステップが不要になるが、そうでない場合は、過酷な環境において腐食性化学物質によって攻撃され得る縁部を形成する場合がある。さらに、堆積させた材料の縁部は、マスクを通してスパッタリングすることによる材料の蓄積により、好都合に傾斜させることができ、よって、リフトオフマスクを通して複数の層および/または材料をスパッタリングするときに、以前に堆積させた各層が側壁を含めて完全に覆われ、したがって、その後に堆積される層(複数可)によって保護される。さらに、スパッタリングプロセスに最終的に由来するテーパの付いた縁部は、振動などによって生じる機械的な力が、縁部に沿って垂直側壁に作用することを防止することができ、このことは、てこの作用により(再)不動態化層に機械的に接触する基部に欠陥を作成し得、したがって、腐食性化学物質が、(再)不動態化層に到達することを可能にする。
貴金属を提供することは、接触層528の連続部分301の上へ、および連続部分の縁部の周囲の露出させた少なくとも1つの不動態化層の上へ貴金属をスパッタリングして、スパッタリングした貴金属と接触層との間に、およびスパッタリングした貴金属と少なくとも1つの不動態化層との間に、原子結合による機械的接続を確立することを含む。
貴金属をスパッタリングすることは、例えば接着層529をスパッタリングした後に、例えば接着層529のスパッタリングと貴金属524のスパッタリングとの間に、リフトオフマスクの上に真空を維持している間、リフトオフマスクを通して貴金属524をスパッタリングすることをさらに含むことができる。例えば、ウエハを酸素または窒素に晒して自然酸化物または窒化物の形成を防止することを伴わずに、接着層529のスパッタリングの後に、貴金属をスパッタリングすることができる。
貴金属は、例えば、50nm〜500nmの範囲の厚さにスパッタリングすることができる。貴金属の厚さは、リフトオフプロセスを容易に行うこと、およびコストを妥当な範囲内に保つことを可能にするために、好ましくは1000nm未満であり、例えば50nm〜500nmの範囲である。貴金属の厚さは、十分な材料を提供して信頼性の高いワイヤボンドを確立するために、好ましくは50nmであり、例えば100nm〜500nmの範囲、例えば200nmなどの150nm〜350nmの範囲である。
貴金属は、少なくとも接触層と、例えば拡散バリア層と同じ厚さにスパッタリングすることができる。例えば、接触層によって提供される拡散バリアは、少なくとも100nmの厚さとすることができ、貴金属も同じく、少なくとも100nmの厚さにスパッタリングすることができる。
貴金属524は、例えば薄い接着層が貴金属によって十分に覆われ、かつ過酷な環境に晒されないように、接着層529の10倍〜50倍の範囲の厚さにスパッタリングすることができる。
例えば、接着層529は、約5nmの厚さを有するタンタル層とすることができ、貴金属524は、約200nmの厚さにスパッタリングされたプラチナから構成することができる。この組み合わせは、ワイヤボンディングに特に良好な接着品質、ならびに過酷な媒体に対する良好な耐性を提供することができる。
そのようなスパッタリングした貴金属層の利点は、貴金属と、接触層528の最上面および側壁との間に、例えば連続部分301によって提供される最上面および側壁との間に、極めて良好な接着を達成することができることである。さらなる利点は、例えば接触層の部分302を除去して連続部分301を画定した、貴金属と不動態化層421との間にも、場所にも良好な接着を達成することができることである。スパッタリングの利点は、良好な結合を形成するのに十分高い運動エネルギーで、貴金属原子を接触層および少なくとも1つの不動態化層に衝突させることである。
したがって、開口部を覆って取り囲む接触層の構造に隣接する貴金属と不動態化層との間に、良好な機械的接着を確保することができ、よって、腐食性の媒体は、接触層内に画定されたこの構造に到達すること、例えば拡散バリア/接着層に到達することができない。
リフトオフプロセスは、接着層529の良好なカプセル化を好都合に提供することができる。例えば、接着層529が少なくとも1つの不動態化層421と貴金属524との間にスパッタリングされるときには、接触層および貴金属層のスタック上にエッチングマスクを使用することで、縁部の底部に、接着層の露出させた縁部をもたらす。しかしながら、リフトオフプロセスの一部としてスタックをスパッタリングすることによって、接着層を、接着層の側壁を含めて、貴金属によって完全に覆うことができる。例えば、以前に接着金属がリフトオフマスクの開口部を通してスパッタリングされたときよりもかなり多い貴金属を、同じリフトオフマスクを通してスパッタリングすることができるので、接着層の縁部を貴金属によって完全に覆うことができる。
図15を参照すると、貴金属524をスパッタリングした後に、リフトオフマスク、例えば下部マスク層535および上部マスク層533は、例えばリフトオフ溶液を使用して除去することができる。
さらに、本発明の実施形態に従う方法は、例えば200℃〜600℃の範囲の温度で、スパッタリングした層を熱アニールして、スパッタリングした層の応力を緩和することができる。金属のスパッタリング中に、スパッタリングされる原子の運動エネルギーは極めて高いので、原子がスパッタリングされる表面に原子が浸透し、周囲の原子を横方向に押す。これは、良好な接着を好都合に達成することができるが、圧縮応力も生じさせ得る。この応力は、十分な熱エネルギーを原子に与えて再度安定させる温度にウエハを加熱することによって緩和することができる。
第2の態様において、本発明はまた、過酷な媒体で使用する半導体デバイスにも関する。
図8、図9、図10、図11、図12、図15、および図16を参照すると、本発明の実施形態に従う、過酷な媒体で使用する様々な例示的な半導体デバイス1、2、3、4、5、6が示される。
これらの半導体デバイスは、シリコンダイ420、金属接触領域422、例えばボンドパッド領域を備える。
半導体デバイスはまた、半導体ダイ420の金属接触領域422への開口部を形成するように、半導体ダイ420を覆い、パターニングされた、少なくとも1つの不動態化層421も備える。
図12を参照すると、少なくとも1つの不動態化層は、半導体ダイ420上の第1の不動態化層122または不動態化層のスタック、および第1の不動態化層122上の、または第1の不動態化層のスタック上の少なくとも1つの再不動態化層123を備えることができる。第1の不動態化層(または第1の不動態化層のスタック)および再不動態化層はどちらも、半導体ダイの金属接触領域422への開口部、例えば第1の不動態化層(または第1の不動態化層のスタック)を通って、および再不動態化層を通って延在する開口部を形成するようにパターニングすることができる。さらに、第1の不動態化層122(または不動態化層の第1のスタック)内に第1の開口部を、および再不動態化層123内に第2の開口部を提供することができ、第2の開口部は、第1の開口部よりも小さい。
半導体デバイス1、2、3、4、5、6は、耐熱金属を含む接触層428、128、528の連続部分301をさらに備える。接触層は、少なくとも接着層および少なくとも拡散バリア層を備える。
この連続部分301は、少なくとも1つの不動態化層421の開口部に重なって完全に覆い、開口部の金属接触領域422に接触し、また、連続部分301の縁部全体に沿って少なくとも1つの不動態化層421に接触する。
本発明の実施形態による半導体デバイス1、2、3、4、5、6は、接触層の上に配設された貴金属層を備える。貴金属層は、接触層の連続部分301を完全に覆う。貴金属層は、接触層の連続部分301の縁部全体の上にさらに延在して、連続部分301の縁部の周囲の少なくとも1つの不動態化層421に接触する。
貴金属層は、その外周全体の周囲に、少なくとも1つの不動態化層421に向かって先細りになる傾斜縁部を備えることができ、貴金属層は、連続部分301の縁部の周囲の少なくとも1つの不動態化層421に接触する。
図11および図12を参照すると、半導体デバイス3は、例えば同じ半導体ダイ420内に共集積された、複数の構成半導体デバイスを備えることができる。
図9、図11、図12、および図16を参照すると、本発明の実施形態に従う半導体デバイス2、3、4、6において、接触層の連続部分301は、開口部から離れる方向に延在して、金属接触領域の上に、かつ該金属接触領域422から離れて延在する再分配ボンドパッド領域150を形成することができる。
図8および図9を参照すると、本発明の実施形態に従う半導体デバイス1、2の貴金属層は、連続部分301上に、および連続部分の縁部の周囲の少なくとも1つの不動態化層上にスパッタリングされた貴金属の貴金属シード層429を備えることができ、スパッタリングした貴金属と接触層との間に、およびスパッタリングした貴金属と少なくとも1つの不動態化層との間に、原子結合による機械的接続が確立される。貴金属層は、貴金属シード層429の上へめっきした貴金属424をさらに備えることができる。
図15および図16を参照すると、本発明の実施形態に従う半導体デバイス5、6の貴金属層は、連続部分301上に、および連続部分の縁部の周囲の少なくとも1つの不動態化層上にスパッタリングされた貴金属の貴金属層524を備えることができ、スパッタリングした貴金属と接触層との間に、およびスパッタリングした貴金属と少なくとも1つの不動態化層との間に、例えば中間接着層529を介して、原子結合による機械的接続が確立される。
Claims (16)
- 過酷な媒体で使用する半導体デバイスを製造するための方法であって、
−金属接触領域(422)を備える半導体ダイ(420)を提供することと、
−少なくとも1つの不動態化層(421)によって前記半導体ダイ(420)を覆い、前記少なくとも1つの不動態化層(421)をパターニングして、前記半導体ダイ(420)の前記金属接触領域(422)を露出させるように開口部を形成することと、
−前記露出させた金属接触領域(422)上に耐熱金属を含む接触層(428、128、528)を形成することであって、前記接触層が、少なくとも接着層および少なくとも拡散バリア層を備える、形成することと、
−前記接触層をパターニングして、前記連続部分の前記縁部全体の周囲に前記少なくとも1つの不動態化層(421)を露出させることによって、前記露出させた金属接触領域(422)の上に前記接触層の連続部分(301)を画定することであって、前記接触層の前記連続部分(301)が、前記少なくとも1つの不動態化層(421)の前記開口部に重なって完全に覆う、画定することと、
−前記接触層(428、128、528)の上に貴金属層を提供して、前記接触層の前記連続部分(301)を完全に覆うことであって、前記貴金属層が、前記接触層の前記連続部分(301)の前記縁部の上にさらに延在して、前記連続部分(301)の前記縁部の周辺の前記露出させた少なくとも1つの不動態化層(421)に付着する、覆うことと、を含み、
前記貴金属層を前記提供することが、前記接触層の前記連続部分(301)の上に、および前記連続部分の前記縁部の周囲の前記露出させた少なくとも1つの不動態化層の上に前記貴金属をスパッタリングして、前記スパッタリングした貴金属と前記接触層との間に、および前記スパッタリングした貴金属と前記少なくとも1つの不動態化層との間に、原子結合による機械的接続を確立することを含む、方法。 - 前記接触層(128)を前記パターニングすることは、前記接触層の前記連続部分(301)が前記開口部から離れる方向に延在して、前記金属接触領域(422)の上に、かつ該金属接触領域から離れて延在する再分配ボンドパッド領域(150)を形成するように、前記接触層(128)をパターニングすることを含む、請求項1に記載の方法。
- 前記貴金属をスパッタリングすることは、前記接触層の前記連続部分(301)上に、および前記連続部分の前記縁部の周囲の前記露出させた少なくとも1つの不動態化層上に電気めっきするための貴金属シード層(429)をスパッタリングすることを含み、前記貴金属層を提供することが、前記貴金属シード層(429)の上へ前記貴金属(424)を電気めっきすることをさらに含む、請求項1または2のいずれかに記載の方法。
- 前記貴金属層を提供することが、前記貴金属シード層(429)の上にめっきモールド(433)を形成することをさらに含み、
前記貴金属(424)を電気めっきすることが、前記めっきモールドによって画定されるモールド開口部の内側の前記貴金属シード層(429)の上へ前記貴金属(424)を電気めっきすることを含み、
前記貴金属層を提供することが、前記貴金属(424)を電気めっきした後に、前記めっきモールド(433)を除去することをさらに含み、
前記貴金属層を提供することが、前記電気めっきした貴金属(424)によって覆われていない前記貴金属シード層(429)および/または前記接触層(428、128)を除去することをさらに含む、請求項3に記載の方法。 - 前記モールド開口部が、前記半導体ダイに平行な平面内に、前記接触層の前記連続部分(301)の対応するフットプリントよりも大きいフットプリントを有する、請求項4に記載の方法。
- 前記モールド開口部の外周縁部が、前記外周縁部に沿った各点おいて、少なくとも所定のマージンだけ、前記連続部分(301)の前記フットプリントから外側に離間配置される、請求項5に記載の方法。
- 前記貴金属層を提供することが、前記接触層の前記連続部分(301)の周囲に壁を画定するリフトオフマスクを作成することを含み、前記連続部分(301)上に、および前記連続部分の前記縁部の周囲の前記露出させた少なくとも1つの不動態化層上に前記貴金属をスパッタリングすることは、前記リフトオフマスクを通して前記貴金属(524)をスパッタリングすることを含む、請求項1または2に記載の方法。
- 前記リフトオフマスクが、該リフトオフマスクが前記少なくとも1つの不動態化層(421)に付着する該リフトオフマスクの基部に、前記接触層の前記連続部分(301)のフットプリントよりも大きいフットプリントを有する、請求項7に記載の方法。
- 前記リフトオフマスクが、下部マスク層(535)および上部マスク層(533)を備え、前記下部マスク(535)によって画定された開口部が、前記貴金属をスパッタリングするときに前記上部マスク層(533)のオーバーハング(w)を作成して周縁部を形成するように、前記上部マスク(533)によって画定される開口部よりも大きい、請求項7または請求項8に記載の方法。
- 前記貴金属層を提供することが、前記リフトオフマスクを通して前記貴金属(524)をスパッタリングする前に、前記リフトオフマスクを通して、前記接触層上に直接的に、および前記露出させた少なくとも1つの不動態化層(421)上に直接的に、接着層(529)をスパッタリングすることをさらに含む、請求項7〜9のいずれかに記載の方法。
- 前記接着層(529)が、前記接触層の厚さの1/50〜1/5の範囲の厚さまで、および前記スパッタリングした貴金属(524)の厚さの1/50〜1/10の範囲の厚さまでスパッタリングされる、請求項10に記載の方法。
- 前記少なくとも1つの不動態化層によって前記半導体ダイを覆うことが、前記半導体ダイ上に第1の不動態化層(122)または第1の不動態化層のスタックを提供すること、および前記第1の不動態化層(122)上または前記第1の不動態化層のスタック上に少なくとも1つの不動態化層(123)を提供することを含み、前記少なくとも1つの不動態化層をパターニングすることが、前記第1の不動態化層または前記第1の不動態化層のスタックおよび前記再不動態化層の両方をパターニングして、前記第1の不動態化層または第1の不動態化層のスタックを通して、および前記再不動態化層を通して、前記半導体ダイの前記金属接触領域を露出させるように開口部を形成することを含む、請求項1〜11のいずれかに記載の方法。
- 前記少なくとも1つの不動態化層をパターニングすることが、前記第1の不動態化層(122)に、または前記第1の不動態化層のスタックに第1の開口部を形成すること、および前記再不動態化層(123)に第2の開口部を形成することを含み、前記第2の開口部が、前記第1の開口部よりも大きい、請求項12に記載の方法。
- 前記接触層(428)を形成することが、前記露出させた金属接触領域の上へ、および前記少なくとも1つの不動態化層の上へ少なくとも前記耐熱金属をスパッタリングすることを含む、請求項1〜13のいずれかに記載の方法。
- 過酷な媒体で使用する半導体デバイス(1、2、3、4、5、6)であって、前記半導体デバイスが、
−金属接触領域(422)を備えるシリコンダイ(420)と、
−前記半導体ダイ(420)の前記金属接触領域(422)への開口部を形成するように、前記半導体ダイ(420)を覆い、パターン化された少なくとも1つの不動態化層(421)と、
−耐熱金属を含む接触層(428、128、528)の連続部分(301)であって、前記連続部分(301)が、前記少なくとも1つの不動態化層(421)の前記開口部に重なって完全に覆い、前記開口部の前記金属接触領域(422)に接触し、また、前記連続部分(301)の前記縁部全体に沿って前記少なくとも1つの不動態化層(421)に付着し、前記接触層が、少なくとも接着層および少なくとも拡散バリア層を備える、接触層(428、128、528)の連続部分(301)と、
−前記接触層の上に配設された貴金属層であって、前記貴金属層が、前記接触層の前記連続部分(301)を完全覆い、前記貴金属層が、前記接触層の前記連続部分(301)の前記縁部全体の上に延在して、前記連続部分(301)の前記縁部の周囲の前記少なくとも1つの不動態化層(421)に付着する、貴金属層と、を備える、半導体デバイス(1、2、3、4、5、6)。 - 前記貴金属層が、その外周全体の周囲に、前記少なくとも1つの不動態化層(421)に向かって先細りになる傾斜縁部を備え、前記貴金属層が、前記連続部分(301)の前記縁部の周囲の前記少なくとも1つの不動態化層(421)に付着する、請求項15に記載の半導体デバイス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP17154431.5A EP3358616B1 (en) | 2017-02-02 | 2017-02-02 | Bond pad protection for harsh media applications |
EP17154431.5 | 2017-02-02 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018125533A true JP2018125533A (ja) | 2018-08-09 |
Family
ID=57965755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018012592A Pending JP2018125533A (ja) | 2017-02-02 | 2018-01-29 | 過酷な媒体用途のためのボンドパッドの保護 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10262897B2 (ja) |
EP (1) | EP3358616B1 (ja) |
JP (1) | JP2018125533A (ja) |
KR (1) | KR20180090200A (ja) |
CN (1) | CN108461407B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11404310B2 (en) * | 2018-05-01 | 2022-08-02 | Hutchinson Technology Incorporated | Gold plating on metal layer for backside connection access |
US11244915B2 (en) | 2019-10-31 | 2022-02-08 | Globalfoundries Singapore Pte. Ltd. | Bond pads of semiconductor devices |
US11444039B2 (en) | 2020-05-29 | 2022-09-13 | Sandisk Technologies Llc | Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same |
CN114730701A (zh) * | 2020-05-29 | 2022-07-08 | 桑迪士克科技有限责任公司 | 包括嵌入接合焊盘的扩散阻挡层的半导体裸片及其形成方法 |
US11450624B2 (en) | 2020-05-29 | 2022-09-20 | Sandisk Technologies Llc | Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2007052335A1 (ja) | 2005-11-01 | 2009-04-30 | 株式会社日立製作所 | 半導体圧力センサ |
US7468556B2 (en) * | 2006-06-19 | 2008-12-23 | Lv Sensors, Inc. | Packaging of hybrid integrated circuits |
JP2012175089A (ja) * | 2011-02-24 | 2012-09-10 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
US9040352B2 (en) * | 2012-06-28 | 2015-05-26 | Freescale Semiconductor, Inc. | Film-assist molded gel-fill cavity package with overflow reservoir |
JP2015024393A (ja) * | 2013-07-29 | 2015-02-05 | 株式会社村田製作所 | 接着剤塗布方法 |
JP2015204393A (ja) * | 2014-04-15 | 2015-11-16 | サンケン電気株式会社 | 半導体装置 |
US9502248B1 (en) * | 2015-10-16 | 2016-11-22 | Infineon Technologies Ag | Methods for making a semiconductor chip device |
-
2017
- 2017-02-02 EP EP17154431.5A patent/EP3358616B1/en active Active
-
2018
- 2018-01-29 JP JP2018012592A patent/JP2018125533A/ja active Pending
- 2018-01-30 US US15/883,487 patent/US10262897B2/en active Active
- 2018-01-31 KR KR1020180012045A patent/KR20180090200A/ko unknown
- 2018-02-02 CN CN201810107192.4A patent/CN108461407B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN108461407A (zh) | 2018-08-28 |
US10262897B2 (en) | 2019-04-16 |
KR20180090200A (ko) | 2018-08-10 |
CN108461407B (zh) | 2020-12-11 |
US20180218937A1 (en) | 2018-08-02 |
EP3358616B1 (en) | 2021-10-27 |
EP3358616A1 (en) | 2018-08-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2018125533A (ja) | 過酷な媒体用途のためのボンドパッドの保護 | |
US7759792B2 (en) | Integrated circuit including parylene material layer | |
KR100658547B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US8163629B2 (en) | Metallization for chip scale packages in wafer level packaging | |
US9281280B2 (en) | Bonding pad for thermocompression bonding, process for producing a bonding pad and component | |
US20090102032A1 (en) | Electronic Device | |
TWI438852B (zh) | 形成遠後端製程(fbeol)半導體元件之方法 | |
JP2010531066A (ja) | 無電解ニッケル堆積のためのシード層を有するアンダーバンプメタライゼーション構造 | |
US9627335B2 (en) | Method for processing a semiconductor workpiece and semiconductor workpiece | |
KR100753006B1 (ko) | 기판상의 상호접속부 및 대응하는 상호접속부의 제조 방법 | |
US20120299187A1 (en) | Aluminum Bond Pad With Trench Thinning for Fine Pitch Ultra-Thick Aluminum Products | |
US9875978B2 (en) | Semiconductor chip device | |
JP2008091457A (ja) | 半導体装置及び半導体装置の製造方法 | |
US20060183312A1 (en) | Method of forming chip-type low-k dielectric layer | |
JP2000150518A (ja) | 半導体装置の製造方法 | |
JPS63122248A (ja) | 半導体装置の製造方法 | |
KR20080030011A (ko) | 반도체 장치 및 그 제조 방법 | |
US20210210419A1 (en) | Quad Flat No-Lead Package with Wettable Flanges | |
JP2006120803A (ja) | 半導体装置及び半導体装置の製造方法 | |
KR101288790B1 (ko) | 플립 칩 반도체 디바이스들을 위한 솔더 범프 구조 및 이의제조 방법 | |
JP2007311576A (ja) | 半導体チップ及びこの半導体チップにおける引出配線の形成方法 | |
US8946085B2 (en) | Semiconductor process and structure | |
CN111446178A (zh) | 一种聚酰亚胺结合铜柱元件的加工方法 | |
JP2011023568A (ja) | 半導体装置及びその製造方法 | |
JPH04335558A (ja) | 半導体装置 |