JP2013138171A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2013138171A
JP2013138171A JP2012178674A JP2012178674A JP2013138171A JP 2013138171 A JP2013138171 A JP 2013138171A JP 2012178674 A JP2012178674 A JP 2012178674A JP 2012178674 A JP2012178674 A JP 2012178674A JP 2013138171 A JP2013138171 A JP 2013138171A
Authority
JP
Japan
Prior art keywords
region
conductivity type
column
type column
cell region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012178674A
Other languages
English (en)
Other versions
JP5849894B2 (ja
Inventor
Yuma Toshida
祐麻 利田
Nozomi Akagi
望 赤木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2012178674A priority Critical patent/JP5849894B2/ja
Priority to CN201610320436.8A priority patent/CN105789271B/zh
Priority to US14/238,915 priority patent/US9478621B2/en
Priority to PCT/JP2012/005577 priority patent/WO2013046544A1/ja
Priority to CN201280047129.7A priority patent/CN103828054B/zh
Publication of JP2013138171A publication Critical patent/JP2013138171A/ja
Application granted granted Critical
Publication of JP5849894B2 publication Critical patent/JP5849894B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】周辺領域がセル領域のチャージバランスマージンを狭めることを抑制し、耐圧歩留りを向上させることが可能な半導体装置を提供する。
【解決手段】セル領域1では、スーパージャンクション構造を構成するN型カラム領域4およびP型カラム領域5でのN型電荷量とP型電荷量が等しくされ、周辺領域2では、セル領域1の外周方向に向かうに連れて、スーパージャンクション構造でのN型電荷量が徐々にP型電荷量よりも多くされるチャージバランス変化領域27を備える。
【選択図】図4

Description

本発明は、ドリフト層内にN型領域とP型領域が所定の配置された構造、例えばストライプ状に交互に繰り返し配置された構造(カラム)からなるスーパージャンクション構造(以下、SJ構造という)を有し、基板表面と裏面との間において電流を流すように構成される縦型半導体素子が形成されたセル領域とこのセル領域の周囲の周辺領域とを備えた半導体装置に関するものである。
従来、特許文献1において、ドリフト層内にN型カラムとP型カラムがストライプ状に交互に繰り返し形成されたSJ構造を有する縦型半導体素子を備えた半導体装置が提案されている。この半導体装置は、縦型半導体素子が形成されたセル領域では、P型カラムとN型カラムの不純物濃度が等しくなるようにチャージバランスが保たれており、セル領域の周囲を囲む周辺領域では、P型カラムとN型カラムの不純物濃度に差が設けられた構造とされている。具体的には、P型カラムの不純物量とN型カラムの不純物量の差に関して、周辺領域の最外周に位置する組合せにおける差が周辺領域に位置する他の組合せにおける差より小さく、周辺領域の最内周に位置する組合せにおける差がセル領域に位置する組合せの差より大きくされている。このような構造とすることで、高耐圧な半導体装置を実現している。
特開2006−073615号公報
しかしながら、上記特許文献1に示される半導体装置では、周辺領域の最内周から最外周に向かう方向において、一旦、P型カラムの方がN型カラムよりも不純物濃度が高いPリッチな状態になってから、更に外周に向かうとN型カラムの方がP型カラムよりも不純物濃度が高いNリッチな状態となる。このようにPリッチな領域が構成され、P電荷QpがN電荷Qnより大きくなってチャージアンバランス(=P電荷Qp−N電荷Qn/N電荷Qn)がプラスになると、空乏層がドレイン側(基板底面側)に広がり、最外周側においてブレークダウンが起こる。このため、図14に示すチャージアンバランスと耐圧の関係図から判るように、最外周側においてセル領域よりも耐圧が低くなり、周辺領域がセル領域のチャージバランスマージンを狭めてしまう。これにより、半導体装置の耐圧歩留りを低下させるという問題を発生させる。
本発明は上記点に鑑みて、周辺領域がセル領域のチャージバランスマージンを狭めることを抑制し、耐圧歩留りを向上させることが可能な半導体装置を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明は、セル領域(1)では、SJ構造を構成する第1導電型カラム領域(4)および第2導電型カラム領域(5)での第1導電型電荷量と第2導電型電荷量が等しくされ、周辺領域(2)では、セル領域(1)の外周方向に向かうに連れて、SJ構造での第1導電型電荷量が徐々に第2導電型電荷量よりも多くされるチャージバランス変化領域(27)が備えられていることを特徴としている。
このように、チャージバランス変化領域(27)を備えていることから、余剰濃度(余剰濃度=(第2導電型電荷量−第1導電型電荷量)/カラムピッチ)は、セル領域(1)から外周方向に向かうに連れて減少していく。このため、等電位線の間隔がセル領域(1)内よりも周辺領域(2)の方が広くなり、電界集中が疎になる。したがって、周辺領域(2)においてセル領域(1)よりも耐圧が高くなるようにすることが可能となる。
これにより、周辺領域(2)の最外周側でもセル領域(1)よりも耐圧が低くならず、周辺領域(2)がセル領域(1)のチャージバランスマージンを狭めることもない。よって、周辺領域(2)がセル領域(1)のチャージバランスマージンを狭めることを抑制し、耐圧歩留りを向上させることが可能な半導体装置にできる。
請求項2に記載の発明では、第2導電型カラム領域(5)をカラム長手方向の先端部において徐々に幅が狭くされた先細り形状とし、第1導電型カラム領域(4)との境界面がカラム繰り返し方向に対して傾斜させられたテーパ面をもつことを特徴としている。
このように、周辺領域(2)においてセル領域(1)の外周方向に向かうに連れて第2導電型カラム領域(5)の幅をセル領域(1)よりも狭くされるようにすることで、カラム長手方向においてSJ構造での第1導電型電荷量が徐々に第2導電型電荷量よりも多くされるチャージバランス変化領域(27)を構成することができる。

請求項3に記載の発明では、SJ構造は、セル領域(1)と周辺領域(2)の両方においてカラム繰り返し方向における第2導電型カラム領域(5)の寸法が等しく、第1導電型カラム領域(4)および第2導電型カラム領域(5)の繰り返し単位であるカラムピッチが、セル領域(1)では等しく、周辺領域(2)ではセル領域(1)の外周方向に向かうに連れてセル領域(1)よりも広くされていることを特徴としている。
このように、周辺領域(2)においてセル領域(1)の外周方向に向かうに連れてセル領域(1)よりも広くされるようにすることで、カラム繰り返し方向においてSJ構造での第1導電型電荷量が徐々に第2導電型電荷量よりも多くされるチャージバランス変化領域(27)を構成することができる。
請求項4に記載の発明では、SJ構造は、周辺領域(2)においてセル領域(1)から外周方向に向かうに連れてカラム繰り返し方向における第2導電型カラム領域(5)の寸法が小さくされ、第1導電型カラム領域(4)および第2導電型カラム領域(5)の繰り返し単位であるカラムピッチが、セル領域(1)と周辺領域(2)とで一定とされていることを特徴としている。
このような構成としても、カラム繰り返し方向においてSJ構造での第1導電型電荷量が徐々に第2導電型電荷量よりも多くされるチャージバランス変化領域(27)を構成することができる。
請求項5に記載の発明では、第2導電型カラム領域(5)は、セル領域(1)から外周に向かうに連れて深さが浅くなっていることを特徴としている。
第2導電型カラム領域(5)の先端部では、等電位線が徐々に表面側で終端していくのが理想的な等電位分布となる。したがって、第2導電型カラム領域(5)の深さがセル領域(1)から外周に向かうに連れて徐々に浅くなるようにすることで、第2導電型カラム領域(5)の形状を理想的な等電位分布の形状に近づけることが可能となる。このため、より電界集中を緩和することが可能となり、更なる耐圧向上を図ることが可能となる。
請求項6に記載の発明では、第1導電型カラム領域(4)は、周辺領域(2)において、セル領域(1)から外周に向かうに連れて第1導電型不純物濃度が高くなっていることを特徴としている。
このような構成としても、カラム長手方向およびカラム繰り返し方向において、SJ構造での第1導電型電荷量が徐々に第2導電型電荷量よりも多くされるチャージバランス変化領域(27)を構成することができる。
請求項7に記載の発明では、SJ構造は、周辺領域(2)では、第2導電型カラム領域(5)がセル領域(1)の周囲を囲む多重枠状で構成され、周辺領域(2)において、多重枠状で構成された第2導電型カラム領域(5)の間隔がセル領域(1)の外周方向に向かうに連れて大きくされていることを特徴としている。
このような構成としても、カラム長手方向およびカラム繰り返し方向において、SJ構造での第1導電型電荷量が徐々に第2導電型電荷量よりも多くされるチャージバランス変化領域(27)を構成することができる。
請求項8に記載の発明では、SJ構造は、第1導電型カラム領域(4)に対して第2導電型カラム領域(5)がドット状に点在させられた構成とされ、第1導電型カラム領域(4)の形成されている割合がセル領域(1)よりも周辺領域(2)の方が小さく、当該割合がセル領域(1)の外周方向に向かうに連れて小さくされていることを特徴としている。
このような構成としても、カラム長手方向およびカラム繰り返し方向において、SJ構造での第1導電型電荷量が徐々に第2導電型電荷量よりも多くされるチャージバランス変化領域(27)を構成することができる。
請求項9に記載の発明では、SJ構造は、深さ方向においても、第1導電型電荷量が徐々に第2導電型電荷量よりも多くされているチャージバランス変化構造を備えており、チャージバランス変化領域(27)における外周方向へ向かう余剰濃度変化勾配をdN/dx=(N1−N2)/x、チャージバランス変化構造における深さ方向の余剰濃度変化勾配をdN/dz=(N3−N4)/zとすると、dN/dx≦dN/dzとなることを特徴としている。
このように、dN/dx≦dN/dzとなるようにすることで、等電位線の間隔がセル領域(1)内よりも周辺領域(2)の方が広くなり、電界集中が疎になる。したがって、周辺領域(2)においてセル領域(1)よりも耐圧が高くなるようにすることが可能となる。
請求項10に記載の発明では、周辺領域(2)の最外周での余剰濃度N2とセル領域(1)の最深位置での余剰濃度N4とが、N2>N4の関係を満たしていることを特徴としている。
このようにN2>N4となるようにすることで、周辺領域(2)においてセル領域(1)よりも耐圧が高くなるようにすることをさらに確実にすることが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
本発明の第1実施形態にかかる半導体装置の平面図である。 図1のA−A断面図である。 図2の周辺領域2の一部を拡大した平面図である。 (a)は、本実施形態にかかる半導体装置のSJ構造の平面レイアウト図、(b)、(c)は、それぞれ(a)のB−B断面図とC−C断面図である。 P型カラム領域5の寸法の一例を示した表面レイアウト図である。 電位分布および余剰濃度の分布を示した図である。 チャージアンバランスと耐圧の関係図である。 本発明の第2実施形態にかかる半導体装置のSJ構造の平面レイアウト図である。 (a)は、本発明の第3実施形態にかかる半導体装置のSJ構造の平面レイアウト図、(b)、(c)は、それぞれ(a)のF−F断面とG−G断面でのN型カラム領域4の不純物濃度分布を示した図である。 本発明の第4実施形態にかかる半導体装置のSJ構造の平面レイアウト図である。 本発明の第5実施形態にかかる半導体装置のSJ構造の平面レイアウト図である。 本発明の第6実施形態に係る半導体装置の断面図である。 (a)、(b)は、共に、他の実施形態に係るスーパージャンクション構造のコーナー部近辺での余剰濃度分布を示した平面図である。 チャージアンバランスと耐圧の関係図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
(第1実施形態)
以下、本発明の第1実施形態について図を参照して説明する。図1は、本実施形態に係る半導体装置の平面図である。この図に示されるように、半導体装置は、半導体素子が形成されたセル領域1と、周辺領域2とを備えている。四角形状のセル領域1を囲うように、セル領域1の外周に周辺領域2が設けられている。
図2は、図1のA−A断面図であり、セル領域1の外縁部を含んだ周辺領域2の断面を示したものである。図2に示されるように、セル領域1には多数のMOSFETが形成されている。
まず、半導体装置は、N+型のドレイン層3の上に、ドリフト領域としてN型カラム領域4およびP型カラム領域5が形成されていると共に、これらN型カラム領域4およびP型カラム領域5がドレイン層3の面方向と平行な一方向に繰り返し配置されたSJ構造が構成された半導体基板6を備えている。
また、SJ構造の上にエピタキシャル成長により形成されたP型層7が設けられている。P型層7は、セル領域1と周辺領域2にわたって設けられている。一方、ドレイン層3においてSJ構造とは反対側にドレイン電極8が形成されている。
セル領域1においては、半導体素子9としてトレンチゲート型のMOSFETが形成されている。MOSFETの構造については一般的だが、簡単に説明すると、P型層7に形成されたN+型ソース領域およびP型チャネル層を貫通してN型カラム領域4に達するトレンチ10が形成され、このトレンチ10の内壁表面にゲート絶縁膜とゲート層とが順に形成され、これらトレンチ10、ゲート絶縁膜、およびゲート層からなるトレンチゲート構造が構成されている。P型チャネル層にはP型ボディ領域も形成されている。なお、このMOSFETの構造は一例であり、他の構造でも良い。
トレンチ10は、N型カラム領域4とP型カラム領域5とが接する面の面方向と、トレンチ10が延設された延設方向とが平行になるように設けられている。さらに、1つのN型カラム領域4と当該N型カラム領域4に隣接する1つのP型カラム領域5とを一組のカラム構造と定義すると、トレンチゲート構造は一組のカラム構造毎に設けられている。
また、ゲート層上には、当該ゲート層を覆うと共にP型チャネル層が露出するコンタクトホールが設けられた層間絶縁膜11が形成されている。層間絶縁膜11は例えばLOCOS酸化膜によって構成されている。そして、ソース電極12がこの層間絶縁膜11を覆うように形成され、層間絶縁膜11のコンタクトホールを介してP型チャネル層に接触させられている。
一方、周辺領域2では、P型層7の上に層間絶縁膜11が形成されている。この層間絶縁膜11の厚みは例えば800nmとされている。層間絶縁膜11の上には絶縁層13が形成され、この絶縁層13の上に例えば400nmの厚さのポリシリコン層14が形成されている。絶縁層13は例えばBPSGによって構成されている。このポリシリコン層14は配線としてパターニングされており、セル領域1側からゲート配線15とフィールドプレート16とが順にレイアウトされている。
ゲート配線15はゲート層と電気的に接続されており、ゲート配線15の上にはゲート電極17が形成されている。フィールドプレート16の上にはソース電極12と電気的に接続された中継電極18が形成されている。
ポリシリコン層14のうちフィールドプレート16よりも外側には、複数のガードリング19がセル領域1とは反対側に向かって等間隔でレイアウトされている。ガードリング19は、例えば導電領域としてセル領域1を囲うように多段に連ねられて並べられている。なお、ガードリング19として、例えばN型の導電領域、P型の導電領域、または金属等を採用しても良い。
さらに、ポリシリコン層14のうち最も外側に最外周リング20がレイアウトされ、この最外周リング20の上に最外周電極(EQR)21が形成されている。最外周リング20は、複数のガードリング19のうち最も最外周電極21側のガードリング19と電気的に接続されている。
この最外周電極21は半導体装置の外縁部側すなわち周辺領域2の最外縁部に位置している。そして、最外周電極21は、P型層7と同じ層に設けられたN+型領域22を介してドリフト層の周囲に位置するN型のエピタキシャル領域に電気的に接続されている。
ゲート配線15、フィールドプレート16、複数のガードリング19、および最外周リング20は絶縁層13に覆われていると共に、ゲート配線15、フィールドプレート16、および最外周リング20の一部が絶縁層13から露出している。絶縁層13のトータルの厚みは例えば800nmとされている。ゲート電極17や中継電極18は、絶縁層13の開口部を介してゲート配線15やフィールドプレート16に接続されている。
また、最外周電極21は、半導体基板6の厚み方向においてSJ構造と重なるように設けられている。これにより、SJ構造の電位分布の広がりが最外周電極21によって抑えられる。
上記のように周辺領域2においてポリシリコン層14がレイアウトされた領域のうち、複数のガードリング19がレイアウトされた領域が電位分割領域23とされている。すなわち、電位分割領域23は、P型層7の上方(絶縁層13側)における領域であり、ソース電極12(中継電極18)と最外周電極21とを電気的に接続すると共にソース電極12(中継電極18)と最外周電極21との間の電圧を複数段に分割する領域である。なお、周辺領域2の長さが例えば250μmであり、電位分割領域23の長さは例えば100μmである。
電圧を複数段に分割するために、各ガードリング19は所望の耐圧を確保したツェナーダイオード24によってそれぞれ接続されている。本実施形態では、ツェナーダイオード24は、半導体装置の外径方向に素子電位が分配されるように設けられている。1つのガードリング19と隣接するガードリング19とを繋ぐ1段のツェナーダイオード24の耐圧は例えば30Vである。このようなツェナーダイオード24を用いて、例えば600Vの電圧を分割する。
また、複数のガードリング19は電位分割領域23においてソース電極12(中継電極18)側から最外周電極21側に向かって等間隔で配置されている。このため、電位分割領域23は、ソース電極12(中継電極18)側から最外周電極21側に向かって、等間隔でソース電極12(中継電極18)と最外周電極21との間の電圧を複数段に分割する。これにより、電位分割領域23においてソース電極12(中継電極18)側から最外周電極21側に向かって等間隔で電位を固定できるので、耐圧低下に対する電荷量のばらつきのマージン(チャージバランスマージン)を広く確保することができる。
なお、ガードリング19を等間隔で配置するレイアウトは一例であり、電位分割領域23において半導体基板6に発生する電位分布を等間隔に固定できれば、ガードリング19は等間隔に配置されていなくても良い。
図3は、図2の周辺領域2の一部を拡大した平面図であり、特にガードリング19とツェナーダイオード24を示した平面図である。この図に示されるように、ツェナーダイオード24は、一方のガードリング19と他方のガードリング19との間に、ガードリング19の延設方向に沿って交互に並べられたN型領域25とP型領域26とで構成されている。これらN型領域25およびP型領域26はポリシリコンに対するイオン注入によって形成されている。このように、ツェナーダイオード24が直列に並べられていることで、各ガードリング19の各段の電位が分割されている。
続いて、半導体基板6のSJ構造のチャージバランスについて説明する。図4(a)は、本実施形態にかかる半導体装置のSJ構造の平面レイアウト図であり、図4(b)、(c)は、それぞれ図4(a)のB−B断面図とC−C断面図である。
図4(a)に示すように、本実施形態では、SJ構造を構成するN型カラム領域4およびP型カラム領域5は、紙面左右方向を長手方向(以下、カラム長手方向という)として、セル領域1と周辺領域2の全体にわたってカラム長手方向に対する垂直方向に繰り返し交互に配置されている(以下、カラム長手方向に対する垂直方向をカラム繰り返し方向という)。
セル領域1では、N型カラム領域4とP型カラム領域5は、P型カラム領域5の電荷量とN型カラム領域4の電荷量の比が1:1の比率とされている。N型カラム領域4およびP型カラム領域5の深さ(カラム深さ)は例えば45μmとされ、PNカラムの繰り返し単位となるカラムピッチは6.0μmとされている。
また、図4(c)に示すように、N型カラム領域4とP型カラム領域5との境界面は、深さ方向において傾斜させられたテーパ面とされ、P型カラム領域5の幅が深くなるほど狭くなる先細り形状となっている。このテーパ面とされた境界面のうちカラム繰り返し方向に沿った切断面を通る境界線とカラム繰り返し方向との成す角度(以下、第1テーパ角という)は例えば89.6°に設定してある。
そして、N型カラム領域4とP型カラム領域5との不純物濃度が等しくされることで隣り合うPNカラムの全体としてのP型電荷量およびN型電荷量が一致させられており、PNカラムのチャージバランス条件が一致させられている。例えば、N型カラム領域4およびP型カラム領域5の不純物濃度はそれぞれ8.0×1015cm−3とされている。
なお、N型カラム領域4とP型カラム領域5との境界面をテーパ面としていることから、深さ方向においてP型カラム領域5によるP型電荷量よりもN型カラム領域4によるN型電荷量が徐々に多くなるチャージバランス変化構造となる。ただし、N型カラム領域4とP型カラム領域5の全深さ全体としてのP型電荷量およびN型電荷量は一致させられている。このため、セル領域1では、PNカラム全体でのチャージバランス条件が一致させられつつ、深さ方向においては徐々にN型電荷量がP型電荷量よりも多くなるチャージバランス変化構造となる。
一方、周辺領域2では、N型カラム領域4とP型カラム領域5との電荷量のバランスがセル領域1から外周方向に向かって連続的に変化する領域が設けられている。この領域は、P型層7の下方(ドレイン層3側)に設けられており、チャージバランスを変化させたチャージバランス変化領域27となっている。なお、最外周電極21は、このチャージバランス変化領域27の周囲に位置している。
チャージバランス変化領域27では、カラム長手方向とカラム繰り返し方向とで、異なる構造によって、N型カラム領域4とP型カラム領域5との電荷量のバランスをセル領域1から外周方向に向かって連続的に変化させている。具体的には、P型カラム領域5の体積に対するN型カラム領域4の体積の比が大きくなるようにすることで、周辺領域2をN型電荷量が支配的となるNリッチ領域としつつ、セル領域1から外周方向に向かって連続的にN型電荷量がP型電荷量よりも大きくなるように変化させている。
カラム長手方向においては、図4(a)に示すように基板水平面上におけるN型カラム領域4およびP型カラム領域5の境界線がカラム繰り返し方向に対して傾斜させられたテーパ状とされ、P型カラム領域5の幅が徐々に狭くなる先細り形状となっている。この境界線とカラム繰り返し方向との成す角度(以下、第2テーパ角という)は例えば89.8°に設定してある。この第2テーパ角は、第1テーパ角よりも大きく(第2テーパ角>第1テーパ角)されている。このように、第2テーパ角の方が第1テーパ角よりも大きくなるようにすることで、等電位線の間隔がセル領域1内よりも周辺領域2の方が広くなり、電界集中が疎になる。したがって、周辺領域2においてセル領域1よりも耐圧が高くなるようにすることが可能となる。
図5は、P型カラム領域5の寸法の一例を示した表面レイアウト図である。この図に示すように、P型カラム領域5は、セル領域1に位置する幅が一定とされた部分はカラム長手方向の寸法が6000μmでカラム繰り返し方向の寸法が3.3μm、幅が徐々に狭められていく部分はカラム長手方向の寸法が100μmでカラム繰り返し方向の寸法が2.6μmとされている。このように、カラム長手方向においては、P型カラム領域5の幅を変化させることでN型カラム領域4とP型カラム領域5との電荷量のバランスをセル領域1から外周方向に向かって連続的に変化させている。
なお、P型カラム領域5の深さについては、セル領域1と周辺領域2とで等しくされていても良いが、図4(b)に示すように、本実施形態ではセル領域1から外周に向かうに連れて徐々に深さが浅くなっている。P型カラム領域5は、N型カラム領域4に対してトレンチを形成したのち、それにP型層を埋め込むことで構成していることから、P型カラム領域5の幅が狭くなることマイクロローディング効果が生じ、幅が狭くなるほど深さが浅くなっている。
また、カラム繰り返し方向においては、P型カラム領域5の寸法についてはセル領域1から変化させないようにしつつ、カラムピッチをセル領域1から外周方向に向かうに連れてセル領域1のカラムピッチよりも広くなるようにしている。このように、カラムピッチが徐々に広くなるようにすることで、N型カラム領域4とP型カラム領域5との電荷量のバランスをセル領域1から外周方向に向かって連続的に変化させている。
そして、本実施形態では、電位分割領域23は、半導体基板6の厚み方向においてチャージバランス変化領域27と重なるように配置されている。
このような構造により、本実施形態にかかる半導体装置が構成されている。このような構成の半導体装置では、電位分布および余剰濃度(余剰濃度=(P型電荷量−N型電荷量)/カラムピッチ)の分布が図6のようになる。つまり、図6(c)および図6(d)に示すようにチャージバランス変化領域27を設けていることから、図6(a)、(b)中のD−D断面やE−E断面における余剰濃度は、セル領域1から外周方向に向かうに連れて減少し、深さ方向が深くなるほど減少していく。このため、図6(a)、(b)に示すように電位分布は、図中破線で示した等電位線の間隔がセル領域1内よりも周辺領域2の方が広くなり、電界集中が疎になる。したがって、周辺領域2においてセル領域1よりも耐圧が高くなるようにすることが可能となる。
このため、図7に示すチャージアンバランスと耐圧の関係図から判るように、周辺領域2の最外周側でもセル領域1よりも耐圧が低くならず、周辺領域2がセル領域1のチャージバランスマージンを狭めることもない。よって、周辺領域2がセル領域1のチャージバランスマージンを狭めることを抑制し、耐圧歩留りを向上させることが可能な半導体装置にできる。
さらに、P型カラム領域5の先端部では、図4(b)中に示したように等電位線が徐々に表面側で終端していくのが理想的な等電位分布となる。これに対して、本実施形態では、P型カラム領域5の深さがセル領域1から外周に向かうに連れて徐々に浅くなっていることから、P型カラム領域5の形状を理想的な等電位分布の形状に近づけることが可能となる。このため、より電界集中を緩和することが可能となり、更なる耐圧向上を図ることが可能となる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してカラム繰り返し方向におけるチャージバランスの変化のさせ方を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図8は、本実施形態にかかる半導体装置のSJ構造の平面レイアウト図である。この図に示すように、本実施形態の半導体装置では、カラム繰り返し方向において、カラムピッチについてはセル領域1から外周方向に向かっても変化させないで一定にしつつ、P型カラム領域5の幅をセル領域1から外周方向に向かうに連れて狭くなるようにしている。このように、P型カラム領域5の幅が徐々に狭くなるようにすることで、N型カラム領域4とP型カラム領域5との電荷量のバランスをセル領域1から外周方向に向かって連続的に変化させている。
このように、カラム繰り返し方向においてP型カラム領域5の幅を変化させるようにしても、周辺領域2をN型電荷量が支配的となるNリッチ領域としつつ、セル領域1から外周方向に向かって連続的にN型電荷量がP型電荷量よりも大きくなるように変化させられる。したがって、第1実施形態と同様の効果を得ることができる。
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してSJ構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図9(a)は、本実施形態にかかる半導体装置のSJ構造の平面レイアウト図であり、図9(b)、(c)は、それぞれ図9(a)のF−F断面とG−G断面でのN型カラム領域4の不純物濃度分布を示した図である。
図9(a)に示すように、本実施形態では、紙面左右方向をカラム長手方向として、P型カラム領域5をカラム長手方向においてセル領域1から周辺領域2に至るまで一定幅としている。ただし、周辺領域2では、N型カラム領域4の不純物濃度をカラム長手方向およびカラム繰り返し方向において変化させており、N型カラム領域4の電荷量がセル領域1から外周方向に向かうに連れて大きくなるようにしている。
このように、N型カラム領域4の不純物濃度がセル領域1から外周方向に向かうに連れて高くなるようにしても、周辺領域2をN型電荷量が支配的となるNリッチ領域としつつ、セル領域1から外周方向に向かって連続的にN型電荷量がP型電荷量よりも大きくなるように変化させられる。したがって、第1実施形態と同様の効果を得ることができる。
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対して周辺領域2でのSJ構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図10は、本実施形態にかかる半導体装置のSJ構造の平面レイアウト図である。この図に示すように、本実施形態では、セル領域1では、紙面左右方向をカラム長手方向とし、その垂直方向をカラム繰り返し方向としてN型カラム領域4およびP型カラム領域5が繰り返し配置されたSJ構造とされている。一方、周辺領域2では、セル領域1の周囲を囲むように、多重枠状にP型カラム領域5が備えられている。本実施形態の場合、セル領域1が四角形状とされていることから、周辺領域2におけるP型カラム領域5も四角枠状とされ、コーナ部において電界集中を緩和できるように、コーナ部を丸めてある。
このような構造において、多重枠状に配置されたP型カラム領域5の間隔をセル領域1の外周方向に向かうに連れて大きくしている。これにより、N型カラム領域4の電荷量がセル領域1から外周方向に向かうに連れて大きくなるようにしている。
このように、多重枠状に配置されたP型カラム領域5の間隔をセル領域1の外周方向に向かうに連れて大きくしても、周辺領域2をN型電荷量が支配的となるNリッチ領域としつつ、セル領域1から外周方向に向かって連続的にN型電荷量がP型電荷量よりも大きくなるように変化させられる。したがって、第1実施形態と同様の効果を得ることができる。
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態は、第1実施形態に対してSJ構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図11は、本実施形態にかかる半導体装置のSJ構造の平面レイアウト図である。この図に示すように、本実施形態では、セル領域1および周辺領域2の両方において、P型カラム領域5をドット状に点在させている。セル領域1では、N型カラム領域4とP型カラム領域5におけるカラム比が1:1の比率とされている。そして、周辺領域2においてP型カラム領域5の形成されている割合をセル領域1よりも小さくし、その割合がセル領域1から外周方向に向かうに連れて徐々に小さくなるようにしている。これにより、N型カラム領域4の電荷量がセル領域1から外周方向に向かうに連れて大きくなるようにしている。
このような構成とすれば、SJ構造をストライプ状のPNカラムとせず、P型カラム領域5をドット状に点在させた構造とした場合であっても、周辺領域2をN型電荷量が支配的となるNリッチ領域としつつ、セル領域1から外周方向に向かって連続的にN型電荷量がP型電荷量よりも大きくなるように変化させられる。したがって、第1実施形態と同様の効果を得ることができる。
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態では、第1〜第5実施形態と異なる部分について説明する。図12は、本発明の第6実施形態に係る半導体装置の断面図であり、図1のA−A断面に対応する図である。
この図に示すように、N型カラム領域4およびp型カラム領域5を半導体基板6の表面まで形成しておき、p型層7をエピタキシャル成長ではなくイオン注入によって形成することもできる。
このように、イオン注入によってp型層7を形成する場合、半導体基板6の表面までN型カラム領域4が形成された状態にできることから、第1実施形態で示したようなN+型領域22(図2参照)を形成しなくても、ドリフト領域の周囲のN型エピタキシャル領域と最外周電極21との電気的な接続を図ることができる。
(他の実施形態)
上記各実施形態で示された半導体装置の構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、半導体素子はMOSFETに限らず、ダイオード等でも良い。また、MOSFETはトレンチゲート型ではなく、プレーナ型でも良い。また、SJ構造についても、上記した構造に限るものではない。すなわち、セル領域1では隣り合うPNカラムの全体でのP型電荷量とN型電荷量が一致させられ、周辺領域2ではN型電荷量が支配的となるNリッチ領域としつつ、セル領域1から外周方向に向かって連続的にN型電荷量がP型電荷量よりも大きくなるように変化させた構造であれば良い。
また、上記各実施形態では、第1導電型をN型、第2導電型をP型とする場合について説明したが、第1導電型をP型、第2導電型をN型とする半導体装置についても、本発明を適用することができる。つまり、上記各実施形態で説明した各部の導電型を反転させた構造についても、本発明を適用することができる。
また、チャージバランス変化領域27の構造に応じて、コーナー部の余剰濃度勾配を繰り返し方向、およびそれと垂直方向における余剰濃度勾配よりも小さくさせるようにすると好ましい。
例えば、図4(a)に示した構造では、繰り返し方向において並べられた各P型カラム領域5の幅が一定となるようにし、先細り形状とされた端部のテーパ角も一定としている。そして、繰り返し方向においてセル領域1の外周方向に向かうほど、P型カラム領域5のピッチが大きくなるようにしている。このような構造とする場合には、繰り返し方向およびそれと垂直方向の両方において、セル領域1の外周方向に向かうほど余剰濃度が小さくなる。
このため、図4(a)に示した構造のコーナー部では、繰り返し方向、およびそれと垂直方向におけるチャージバランス変化領域27よりも、更に余剰濃度勾配が大きくなる。つまり、コーナー部では、繰り返し方向およびそれと垂直方向での余剰濃度を合わせた余剰濃度となることから、余剰濃度勾配がより大きくなる。
_繰り返し方向における余剰濃度が同じ部分とその垂直方向における余剰濃度が同じ部分とを線で結び、余剰濃度が同じ場所を示す線を等余剰濃度線と定義する。
図4(a)に示した構造の場合、コーナー部における等余剰濃度線ついては図13(a)に示すようになる。コーナー部の等余剰濃度線は繰り返し方向と垂直方向と比較して密になっている。これは、コーナー部の耐圧が繰り返し方向と垂直方向との耐圧よりも低いことを示唆している。
このため、図13(b)に示すように、コーナー部での等余剰濃度線がセル領域1の外周方向に向かうに連れて徐々に曲率が大きくなるような、Pカラム領域5とNカラム領域4のカラム形状を形成する。これにより、コーナー部の等余剰濃度線は繰り返し方向と垂直方向と比較して疎になっている。これは、コーナー部の耐圧が繰り返し方向と垂直方向との耐圧よりも高いことを示唆しており、より理想的な構造にすることができる。
なお、上記各実施形態では、N型カラム領域4とP型カラム領域5を構成するN型不純物やP型不純物の濃度自体は一定で、これらの形成面積(体積)をセル領域1の外周方向に向かうに連れて変化させることでチャージバランス変化領域27を構成している。同様に、N型カラム領域4とP型カラム領域5の形成面積(体積)を深さ方向において変化させることで、深さ方向においてもチャージバランスを変化させるチャージバランス変化構造を構成するようにしている。これは、N型カラム領域4やP型カラム領域5を構成するN型不純物やP型不純物の濃度が一定である方が製造工程の簡素化を可能にできるためである。しかしながら、N型カラム領域4やP型カラム領域5の製造工程を不純物濃度別に複数回に分けて行えば、これらを構成するN型不純物やP型不純物の濃度を変化させることもできる。このため、第3実施形態のように、N型カラム領域4やP型カラム領域5を構成するN型不純物やP型不純物の濃度をセル領域1の外周方向に向かうに連れて変化させ、外周方向に向かうほどP型不純物がN型不純物よりも低くなるようにして、チャージバランス変化領域27を構成しても良い。同様に、N型カラム領域4とP型カラム領域5を構成するN型不純物やP型不純物の濃度を深さ方向において変化させ、深くなるほどP型不純物がN型不純物よりも低くなるようにして、チャージバランスを変化させるようにしても良い。
要するに、チャージバランス変化領域27は、セル領域1の外周方向に向かうに連れて第1導電型電荷量となるN型電荷量よりも第2導電型電荷量となるP型電荷量が徐々に小さくなればよいのである。深さ方向についても、深くなるほど第1導電型電荷量となるN型電荷量よりも第2導電型電荷量となるP型電荷量が徐々に小さくなればよい。このため、例えばP型カラム領域5内のP型不純物濃度を一定にしつつ、N型カラム領域4内のN型不純物濃度がセル領域1の外周方向に向かうに連れて大きくなるようにしても良い。
同様に、第5実施形態のようにP型カラム領域5をドット状に点在させた構造の場合には、セル領域1の外周方向に向かうに連れてP型カラム領域5を構成するドットの形成面積(体積)を小さくするようにしてチャージバランス変化領域27を構成しても良い。
なお、第1実施形態では、第1実施形態で説明したN型カラム領域4およびP型カラム領域5の形状に合わせて、N型電荷量やP型電荷量の関係を第1テーパ角および第2テーパ角の大小関係として説明した。具体的には、第1実施形態では、チャージバランス変化領域27について、第2テーパ角の方が第1テーパ角よりも大きくすることで、周辺領域2においてセル領域1よりも耐圧が高くなるようにすることが可能にした。しかしながら、第2〜第6実施形態の構造、もしくは、N型カラム領域4やP型カラム領域5を構成するN型不純物濃度やP型不純物をセル領域1の外周方向や深さ方向において変化させる場合についても、同様のことが言える。すなわち、第1導電型カラム領域(N型カラム領域4)と第2導電型カラム領域(P型カラム領域5)とについて、以下の関係が成り立てばよい。
第1導電型カラム領域(N型カラム領域4)および第2導電型カラム領域(P型カラム領域5)の繰り返し単位をカラムピッチとする。また、余剰濃度N(余剰濃度=(第2導電型電荷量−第1導電型電荷量)/カラムピッチ)とする。そして、この場合のチャージバランス変化領域27におけるセル領域1から外周方向へ向かう余剰濃度勾配をdN/dx=(N1−N2)/xとする。本式において、N1は、セル領域1と周辺領域2との境界位置での第2導電型電荷量(P型カラム領域5のP型電荷量)と第1導電型電荷量(N型カラム領域4のN型電荷量)との差をカラムピッチで割った濃度である。N2は、セル領域1から外周方向に向かった先端位置(最外周)での第2導電型電荷量(P型カラム領域5のP型電荷量)と第1導電型電荷量(N型カラム領域4のN型電荷量)との差をカラムピッチで割った濃度である。xは、第2導電型カラム領域のうちのセル領域1の最外周位置から外周方向先端位置までの長さである。また、セル領域1における深さ方向の余剰濃度勾配をdN/dz=(N3−N4)/zとする。本式において、N3は、セル領域1の表面位置での第2導電型電荷量(P型電荷量)と第1導電型電荷量(N型カラム領域4のN型電荷量)との差をカラムピッチで割った濃度である。N4は、セル領域1の最深位置での第2導電型電荷量(P型電荷量)と第1導電型電荷量(N型カラム領域4のN型電荷量)との差をカラムピッチで割った濃度である。zは、セル領域1の表面位置から最深位置までの距離、つまり第2導電型カラム領域の深さである。
このように定義した各余剰濃度勾配について、dN/dx≦dN/dzとなるようにすることで、等電位線の間隔がセル領域1内よりも周辺領域2の方が広くなり、電界集中が疎になる。したがって、周辺領域2においてセル領域1よりも耐圧が高くなるようにすることが可能となる。
また、チャージバランス変化領域27のうちの最内周位置、つまり余剰濃度に変化勾配が設けられる変化の開始点については、セル領域1と周辺領域2の境界位置に限るものではない。例えば、周辺領域2内に余剰濃度の変化の開始点が位置していても良い。上記実施形態では、セル領域1と周辺領域2の境界位置をチャージバランス変化領域27の開始位置としていたため、xをセル領域1と周辺領域2との境界位置から周辺領域2の最外周までの距離で定義したが、基本的にはチャージバランス変化領域27のうちの最内周位置から最外周位置までがxとなる。
1 セル領域
2 周辺領域
3 ドレイン層
4 N型カラム領域
5 P型カラム領域
6 半導体基板
7 P型層
9 半導体素子
12 ソース電極
17 ゲート電極
27 チャージバランス変化領域

Claims (10)

  1. ドリフト領域としての第1導電型カラム領域(4)および第2導電型カラム領域(5)が第1導電型層(3)の上に形成され、前記第1導電型カラム領域(4)および前記第2導電型カラム領域(5)によってスーパージャンクション構造が構成された半導体基板(6)を備え、
    前記半導体基板(6)のうち半導体素子(9)が形成された領域がセル領域(1)とされ、当該セル領域(1)の外周に設けられた領域が周辺領域(2)とされている半導体装置であって、
    前記セル領域(1)では、前記スーパージャンクション構造での第1導電型電荷量と第2導電型電荷量が等しくされ、
    前記周辺領域(2)では、前記セル領域(1)の外周方向に向かうに連れて、前記スーパージャンクション構造での第1導電型電荷量が徐々に第2導電型電荷量よりも多くされるチャージバランス変化領域(27)が備えられていることを特徴とする半導体装置。
  2. 前記スーパージャンクション構造は、前記第1導電型カラム領域(4)および前記第2導電型カラム領域(5)が、前記第1導電型層(3)の面方向と平行な一方向をカラム長手方向とし、該カラム長手方向に対する垂直方向をカラム繰り返し方向として繰り返し交互に形成されることで構成され、
    前記第2導電型カラム領域(5)は、前記カラム長手方向の先端部において徐々に幅が狭くされた先細り形状とされることで前記第1導電型カラム領域(4)との境界面が前記カラム繰り返し方向に対して傾斜させられたテーパ面とされていることを特徴とする請求項1に記載の半導体装置。
  3. 前記スーパージャンクション構造は、前記セル領域(1)と前記周辺領域(2)の両方において前記カラム繰り返し方向における前記第2導電型カラム領域(5)の寸法が等しく、前記第1導電型カラム領域(4)および前記第2導電型カラム領域(5)の繰り返し単位であるカラムピッチが、前記セル領域(1)では等しく、前記周辺領域(2)では前記セル領域(1)の外周方向に向かうに連れて前記セル領域(1)よりも広くされていることを特徴とする請求項2に記載の半導体装置。
  4. 前記スーパージャンクション構造は、前記周辺領域(2)において前記セル領域(1)から外周方向に向かうに連れて前記カラム繰り返し方向における前記第2導電型カラム領域(5)の寸法が小さくされ、前記第1導電型カラム領域(4)および前記第2導電型カラム領域(5)の繰り返し単位であるカラムピッチが、前記セル領域(1)と前記周辺領域(2)とで一定とされていることを特徴とする請求項2に記載の半導体装置。
  5. 前記第2導電型カラム領域(5)は、前記セル領域(1)から外周に向かうに連れて深さが浅くなっていることを特徴とする請求項2ないし4のいずれか1つに記載の半導体装置。
  6. 前記第1導電型カラム領域(4)は、前記周辺領域(2)において、前記セル領域(1)から外周に向かうに連れて第1導電型不純物濃度が高くなっていることを特徴とする請求項1に記載の半導体装置。
  7. 前記スーパージャンクション構造は、前記セル領域(1)では、前記第1導電型カラム領域(4)および前記第2導電型カラム領域(5)が、前記第1導電型層(3)の面方向と平行な一方向をカラム長手方向とし、該カラム長手方向に対する垂直方向をカラム繰り返し方向として繰り返し交互に形成されることで構成され、前記周辺領域(2)では、前記第2導電型カラム領域(5)が前記セル領域(1)の周囲を囲む多重枠状で構成され、
    前記周辺領域(2)において、前記多重枠状で構成された前記第2導電型カラム領域(5)の間隔が前記セル領域(1)の外周方向に向かうに連れて大きくされていることを特徴とする請求項1に記載の半導体装置。
  8. 前記スーパージャンクション構造は、前記第1導電型カラム領域(4)に対して前記第2導電型カラム領域(5)がドット状に点在させられた構成とされ、
    前記第1導電型カラム領域(4)の形成されている割合が前記セル領域(1)よりも前記周辺領域(2)の方が小さく、当該割合が前記セル領域(1)の外周方向に向かうに連れて小さくされていることを特徴とする請求項1に記載の半導体装置。
  9. 前記スーパージャンクション構造は、深さ方向においても、第1導電型電荷量と第2導電型電荷量との関係が徐々に変化するチャージバランス変化構造を備えており、
    第1導電型カラム領域(4)および第2導電型カラム領域(5)の繰り返し単位をカラムピッチとし、
    余剰濃度N(余剰濃度=(第2導電型電荷量−第1導電型電荷量)/カラムピッチ)としたとき、
    前記チャージバランス変化領域(27)のうちの最内周位置での余剰濃度をN1、前記セル領域(1)から外周方向に向かった前記チャージバランス変化領域(27)のうちの最外周位置での余剰濃度をN2、前記チャージバランス変化領域(27)の最内周位置から最外周位置までの長さをxとしたときの前記チャージバランス変化領域(27)における余剰濃度の外周方向へ向かう濃度変化勾配dN/dx=(N1−N2)/xと、
    前記セル領域(1)の表面位置での余剰濃度をN3、前記セル領域(1)の最深位置での余剰濃度をN4、前記セル領域(1)の表面位置から最深位置までの距離をzとしたときの前記チャージバランス変化構造における余剰濃度の深さ方向の濃度変化勾配をdN/dz=(N3−N4)/zとが、
    dN/dx≦dN/dzの関係を満たしていることを特徴とする請求項1ないし8のいずれか1つに記載の半導体装置。
  10. 前記周辺領域(2)の最外周での余剰濃度N2と前記セル領域(1)の最深位置での余剰濃度N4とが、
    N2>N4の関係を満たしていることを特徴とする請求項1ないし9のいずれか1つに記載の半導体装置。
JP2012178674A 2011-09-27 2012-08-10 半導体装置 Active JP5849894B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2012178674A JP5849894B2 (ja) 2011-12-01 2012-08-10 半導体装置
CN201610320436.8A CN105789271B (zh) 2011-09-27 2012-09-04 半导体器件
US14/238,915 US9478621B2 (en) 2011-09-27 2012-09-04 Semiconductor device
PCT/JP2012/005577 WO2013046544A1 (ja) 2011-09-27 2012-09-04 半導体装置
CN201280047129.7A CN103828054B (zh) 2011-09-27 2012-09-04 半导体器件

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011263799 2011-12-01
JP2011263799 2011-12-01
JP2012178674A JP5849894B2 (ja) 2011-12-01 2012-08-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2013138171A true JP2013138171A (ja) 2013-07-11
JP5849894B2 JP5849894B2 (ja) 2016-02-03

Family

ID=48913637

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012178674A Active JP5849894B2 (ja) 2011-09-27 2012-08-10 半導体装置

Country Status (1)

Country Link
JP (1) JP5849894B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018019069A (ja) * 2016-07-19 2018-02-01 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
JP2022110144A (ja) * 2017-12-19 2022-07-28 ラピスセミコンダクタ株式会社 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363263A (ja) * 2003-06-04 2004-12-24 Nec Electronics Corp 半導体装置およびその製造方法
JP2006024770A (ja) * 2004-07-08 2006-01-26 Toshiba Corp 半導体装置
JP2006073615A (ja) * 2004-08-31 2006-03-16 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
US20090159969A1 (en) * 2006-04-11 2009-06-25 Stmicroelectronics S.R.L. Process for manufacturing a semiconductor power device comprising charge-balance column structures and respective device
JP2010177373A (ja) * 2009-01-28 2010-08-12 Sony Corp 半導体装置及び半導体装置の製造方法
JP2011165856A (ja) * 2010-02-09 2011-08-25 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2013084912A (ja) * 2011-09-27 2013-05-09 Denso Corp 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363263A (ja) * 2003-06-04 2004-12-24 Nec Electronics Corp 半導体装置およびその製造方法
JP2006024770A (ja) * 2004-07-08 2006-01-26 Toshiba Corp 半導体装置
JP2006073615A (ja) * 2004-08-31 2006-03-16 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
JP2006073740A (ja) * 2004-09-01 2006-03-16 Toshiba Corp 半導体装置及びその製造方法
US20090159969A1 (en) * 2006-04-11 2009-06-25 Stmicroelectronics S.R.L. Process for manufacturing a semiconductor power device comprising charge-balance column structures and respective device
JP2010177373A (ja) * 2009-01-28 2010-08-12 Sony Corp 半導体装置及び半導体装置の製造方法
JP2011165856A (ja) * 2010-02-09 2011-08-25 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2013084912A (ja) * 2011-09-27 2013-05-09 Denso Corp 半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018019069A (ja) * 2016-07-19 2018-02-01 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
DE112017003089T5 (de) 2016-07-19 2019-04-04 Fuji Electric Co., Ltd. Halbleitervorrichtung und deren herstellungsverfahren
US10741648B2 (en) 2016-07-19 2020-08-11 National Institute Of Advanced Industrial Science And Technology Semiconductor device and manufacturing method thereof
JP2022110144A (ja) * 2017-12-19 2022-07-28 ラピスセミコンダクタ株式会社 半導体装置
JP7297976B2 (ja) 2017-12-19 2023-06-26 ラピスセミコンダクタ株式会社 半導体装置

Also Published As

Publication number Publication date
JP5849894B2 (ja) 2016-02-03

Similar Documents

Publication Publication Date Title
JP4635067B2 (ja) 半導体装置及びその製造方法
JP4945594B2 (ja) 電力用半導体装置
JP5396756B2 (ja) 半導体装置
JP5537996B2 (ja) 半導体装置
JP6534813B2 (ja) 半導体装置および半導体装置の製造方法
JP6324805B2 (ja) 半導体装置およびその製造方法
JP6231396B2 (ja) 半導体装置及び半導体装置の製造方法
US9478621B2 (en) Semiconductor device
JP2009088345A (ja) 半導体装置
JP2014027182A (ja) 半導体装置
WO2016158015A1 (ja) 半導体装置
JP7165778B2 (ja) 半導体装置
TW201533901A (zh) 半導體裝置
US20110291181A1 (en) Semiconductor device and method for manufacturing same
JP5754425B2 (ja) 半導体装置
JP6488204B2 (ja) 半導体装置の製造方法
JP5691550B2 (ja) 半導体装置
WO2013046544A1 (ja) 半導体装置
JP2007012801A (ja) 半導体装置
US20160079350A1 (en) Semiconductor device and manufacturing method thereof
JP5849894B2 (ja) 半導体装置
JP6065555B2 (ja) 半導体装置
JP2024001369A (ja) 半導体装置
JP2015070185A (ja) 半導体装置及びその製造方法
WO2017090183A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130919

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140603

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140801

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150217

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150416

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151117

R151 Written notification of patent or utility model registration

Ref document number: 5849894

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250