JP2013120840A - 積層基板 - Google Patents

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Abstract

【課題】 本発明は、高温下でも反りが発生しにくい積層基板を提供することを目的とする。
【解決手段】 絶縁基板の主面及び裏面の少なくとも一方に金属層を有する積層基板であって、前記金属層は前記絶縁基板の縁に沿った額縁部と該額縁部より内側の電極パターン形成部とを有し、前記額縁部は前記積層基板の内側から縁に至るまで前記額縁部を横断するように２以上の溝が形成されることにより複数領域に分断されたものであることを特徴とする積層基板。
【選択図】 図１

Description

本発明は、絶縁基板の主面及び裏面の少なくとも一方に金属層を有する積層基板に関する。
近年の地球環境問題の解決を目指した省エネルギー活動により、青色ＬＥＤや白色ＬＥＤ等の需要が急増している。近年の技術進歩によって一層の高輝度化が進んだ結果、ＬＥＤ等の半導体素子からの発熱も増加し、この発熱を効果的に放熱して半導体素子の機能低下を防ぐ必要が求められている。
一般に、半導体素子を基板に実装するためには、図２に示すように、半導体素子８を実装基板１３上に固定し、電極７’に金線等（ボンディングワイヤ１１）で接続し、封止材９で封止するワイヤボンディング実装方式がある。半導体素子８の実装基板１３への固定は、樹脂又は放熱フィラーを充填した樹脂（ダイボンドペースト１０）を用いる。しかしながら、これらの樹脂系ペーストでは、昨今の高機能化に伴う半導体素子８からの高発熱の放熱が十分ではない。
一方で、図３に示すように放熱対策として、半導体素子８をはんだ１２で直接電極７’に接続して、実装基板１３上に固定し、封止材９で封止するフリップチップ実装方式がある。この場合、信頼性向上や環境対策などの理由で、高融点の金系はんだや鉛フリーはんだが用いられることが多い。
ここで用いられる半導体素子、特にＬＥＤの実装基板又は電子部品などの実装基板としては、エポキシ樹脂をガラスクロスに含浸させた白色ガラスエポキシ基材が広く使われている。高融点はんだが採用されることでリフロー時の温度が上がったり、高輝度化によって部品の発熱が大きくなったりしたことに加え、発光時の光の影響も大きくなったことにより、エポキシ樹脂が劣化しやすくなっているが、汎用性が高いため広く使われている。
また、放熱性の良い基板として、絶縁層がエポキシ樹脂、硬化剤及び無機フィラーを高充填したものである金属ベース回路基板が使われている。その他の材料として、価格が高く大型基板には対応できない上、樹脂基板に比べて設計の自由度が少ない、落下などの衝撃によって割れてしまうなどの問題点があるが、耐熱性が要求される実装基板にはセラミックスも使用されている（特許文献１）。
その他、耐候性、耐熱性等の特性に優れており、種々の用途に使用されているシリコーン樹脂によるプリプレグ、積層板及び金属張積層板、金属ベース基板をＬＥＤの実装基板または電気電子部品等の実装基板として使用することが検討されている。
一般的な積層基板（実装基板）の上方からの写真を図６に示す。従来の積層基板は絶縁基板上に金属層を有し、金属層は絶縁基板の縁に沿った額縁部４’（銅箔または銅箔上にめっきしたもの）とその内側に電極パターン形成部６’とを有する。一般的に、額縁部４’は、はんだによって半導体素子を固定する際に、積層基板を固定するための治具を取り付ける箇所となる。また、額縁部が電極と同じ厚みであれば、はんだリフロー装置の高さ方向の調整がしやすくなる。さらに、額縁部４’は、半導体素子を固定した積層基板に、次工程で金型モールド成型法によってレンズ成型する場合に、金型押えとしての機能も有する。
特開２００６−２７８８０８号公報
従来より、積層基板へ半導体素子を固定する際に、３００℃以上のはんだリフロー温度では、額縁部の金属と絶縁基板との熱膨張係数には大きな差があるため、積層基板に反りが発生して半導体素子の固定が十分にできないという問題があった。
本発明は、上記課題を解決するためになされたものであり、高温下でも反りが発生しにくい積層基板を提供することを目的とする。
上記課題を解決するため、本発明では、絶縁基板の主面及び裏面の少なくとも一方に金属層を有する積層基板であって、
前記金属層は前記絶縁基板の縁に沿った額縁部と該額縁部より内側の電極パターン形成部とを有し、
前記額縁部は前記積層基板の内側から縁に至るまで前記額縁部を横断するように２以上の溝が形成されることにより複数領域に分断されたものであることを特徴とする積層基板を提供する。
これにより、額縁部の金属と絶縁基板の熱膨張係数に差があっても、額縁部が額縁部を横断する２以上の溝を有することにより複数領域に分断されたものであるので、高温時の膨張差が緩和され、高温下でも反りが発生しにくい積層基板となる。
また、前記溝は、前記額縁部の前記積層基板の内側から縁までの幅以上の長さを有することが好ましい。
これにより、本発明の積層基板を用いて半導体素子を実装した場合に、封止材が溝を介して積層基板の外へ流れ出す前に封止が完了するか、又は封止材が流動性を失う程度に硬化することが可能となるので、封止材の充填不良などを防止して半導体素子の封止を適切に行うことができる積層基板となる。
さらに、前記絶縁基板は、繊維基材に樹脂組成物を含浸させて硬化させたものであることが好ましい。
従来、このような繊維基板に樹脂組成物を含浸させて硬化させた絶縁基板を用いたプラスチック実装基板へ半導体素子をはんだによって固定する場合は、額縁部の金属と基板である樹脂との熱膨張係数に大きな差があるため、３００℃以上のはんだリフロー温度をかけたときに基板に反りが発生して半導体の固定ができないという問題があったが、本発明の積層基板であればこのような絶縁基板であっても高温下でも反りが発生しにくいものとなる。さらに、このような絶縁基板であれば設計の自由度が高く、セラミック基板などと比較して安価であり、その上衝撃による割れ、カケなどのセラミック基板特有の問題も回避できるものとなる。
また、前記繊維基材はガラス繊維であり、及び／又は前記樹脂組成物はシリコーン樹脂組成物であることが好ましい。
これにより、前述の繊維基材に樹脂組成物を含浸させて硬化させた絶縁基板の利点に加えて、より耐候性、耐熱性等の特性に優れており、かつ高温下でも一層反りが発生しにくい積層基板となる。
さらに、前記積層基板は、ＬＥＤを多数個取りで製造する際に使用するものであることが好ましい。
このように、高温下で反りが発生しにくい本発明の積層基板を使用することで、より効率よくＬＥＤを多数個取りで製造することが可能となる。
以上説明したように、本発明の積層基板であれば、高温下でも反りが発生しにくい積層基板となる。また、絶縁基板として繊維基材に樹脂組成物を含浸させたプリプレグなどを用いたとしても反りが発生しにくく、その上、ガラス繊維やシリコーン樹脂組成物からなる絶縁基板であれば耐候性、耐熱性等の特性にも優れるものとなる。
本発明の積層基板の第１態様の上方からの写真である。 ワイヤボンディング実装方式で半導体素子を実装した基板の断面図である。 フリップチップ実装方式で半導体素子を実装した基板の断面図である。 本発明の積層基板の第２態様の上面図および断面図である。 本発明の積層基板の第３態様の上面図および断面図である。 従来の積層基板の上方からの写真である。
以下、本発明の積層基板について詳細に説明するが、本発明はこれらに限定されるものではない。前述のように、高温下でも反りが発生しにくい積層基板が望まれていた。
本発明者らは、上記課題を達成するため鋭意検討を重ねた結果、３００℃を超えるはんだリフロー温度をかけたときの積層基板の反り発生の要因が金属層の繋がった額縁部（ＬＥＤ等の作製時は必要だが、ダイシング後は廃棄される部分）にあることを見出し、額縁部が額縁部を横断する２以上の溝を有することにより複数領域に分断されたものであれば、３００℃を超えるはんだリフロー温度においても反りが発生しにくい積層基板となることを見出して、本発明を完成させた。以下、図面を参照して本発明についてより詳細に説明する。
〔積層基板〕
図１、４、５に本発明の積層基板１の第１〜第３態様を示す。図１、４、５に例示するように、本発明は、絶縁基板２の主面及び裏面の少なくとも一方に金属層３を有する積層基板１であって、金属層３は絶縁基板２の縁に沿った額縁部４と該額縁部４より内側の電極パターン形成部６とを有し、額縁部４は積層基板１の内側から縁に至るまで額縁部４を横断するように２以上の溝５ａが形成されることにより複数領域に分断された積層基板１である。
〔絶縁基板〕
本発明における絶縁基板２は、その主面及び裏面の少なくとも一方に金属層３を有するものである。このような絶縁基板２としては、特に制限はされず、ＬＥＤの実装基板または電子部品等の実装基板として用いられるセラミック基板、樹脂基板、繊維基材に樹脂組成物を含浸させて硬化させた基板などを用いることができる。
この中でも、特に繊維基材に樹脂組成物を含浸させて硬化させた絶縁基板であることが好ましい。本発明の積層基板１であれば、額縁部４の金属と絶縁基板２との熱膨張係数に大きな差があっても、高温下で反りが発生しにくいものとなる。さらに、このような絶縁基板２であれば設計の自由度が高く、セラミック基板などと比較して大型化しても安価であり、その上割れなどのセラミック基板特有の問題も回避できるものとなる。
繊維基材としては、特に制限されないが、例えば、ガラス繊維、炭素繊維、石英ガラス繊維、金属繊維等の無機繊維、芳香族ポリアミド繊維、ポリイミド繊維、ポリアミドイミド繊維等の有機繊維、さらには炭化ケイ素繊維、炭化チタン繊維、ボロン繊維、アルミナ繊維等が例示され、製品特性に応じていかなるものも使用することができる。また、最も好ましい繊維基材としてはガラス繊維、石英繊維、炭素繊維等が例示される。中でも絶縁性の高いガラス繊維が繊維基材として好ましい。
樹脂組成物としては、特に制限されないが、例えば、シリコーン樹脂、エポキシ樹脂などが例示される。中でも、耐候性、耐熱性等の特性に優れており、かつ高温下でも一層反りが発生しにくい絶縁基板とするためにはシリコーン樹脂組成物が好ましい。
さらに、繊維基材と樹脂組成物の組み合わせとしては、ガラス繊維とシリコーン樹脂組成物の組み合わせが好ましい。これにより、前述の繊維基材に樹脂組成物を含浸させて硬化させた絶縁基板の利点に加えて、より耐候性、耐熱性等の特性に優れており、かつ高温下でも一層反りが発生しにくい積層基板となる。
その他、放熱性の向上を目的として樹脂組成物へ無機フィラー等を充填させることもできる。
〔金属層〕
本発明における金属層３は、絶縁基板２の主面及び裏面の少なくとも一方に形成されたものであり、絶縁基板２の縁に沿った額縁部４と該額縁部４より内側の電極パターン形成部６とを有する。このような金属層３は、特に制限されず、銅など通常の積層基板１の電極に用いられる金属を用いることができる。また、金属層３は無電解Ｎｉ−Ｐｄ−Ａｕメッキ等のメッキを施したものであっても良い。なお、額縁部４と電極パターン形成部６を金属層３に形成する方法は特に制限されず金属層をパターンエッチングする等して行えばよい。
〔額縁部〕
本発明における額縁部４は、図１、４、５に示されるように積層基板１の内側から縁に至るまで額縁部４を横断するように２以上の溝５ａが形成されることにより複数領域に分断されたものである。
複数領域に分断されることにより、額縁部４の金属と絶縁基板２の熱膨張係数に差があっても、高温時の膨張差が緩和され、高温下でも反りが発生しにくい積層基板１となる。なお、このような溝５ａを形成する方法は特に制限されずエッチング等で行えばよい。
なお、額縁部４は、はんだによって半導体素子を固定する際に、積層基板１を固定するための治具を取り付ける箇所となる。また、はんだリフロー装置の高さ方向の調整をしやすくするために、額縁部４が電極７と同じ厚みであることが好ましい。さらに、額縁部４は、半導体素子を固定した積層基板１に、次工程で金型モールド成型法によってレンズ成型する場合に、金型押えとしての機能を有する。
額縁部４に形成される溝の形状は額縁部を横断するものであれば特に制限されず、例えば図１、４、５に例示されるような形状とすることができる。すなわち、図４に示されるように、額縁部４の積層基板１の内側から縁までの幅と同じ長さの溝５ａとすることができ、図５に示されるように、額縁部４の積層基板１の内側から縁までの幅以上の長さの溝５ａとすることができ、また、図１に示されるように、積層基板１の内側から縁に至るまで額縁部４を横断した溝５ａであって分岐溝５ｃを有するものとすることもできる。なお、額縁部４の積層基板１の内側から縁までの幅とは図４、５においてｄで示すような幅を言う。
特に、額縁部４に形成される溝５ａの長さは、額縁部４の積層基板１の内側から縁までの幅ｄ以上であることが好ましい。本発明の積層基板１の電極パターン形成部６に半導体素子を実装した後、電極パターン形成部６を封止材で封止するが、この際に封止材が電極パターン形成部６から溝５ａを介して積層基板１の外へ流れる恐れがある。そのため、封止材が積層基板１の外へ流れ出て封止材量が減少しないように溝５ａの長さを額縁部４の積層基板１の内側から縁までの幅以上とすることが好ましい。これにより、封止材が溝５ａを介して積層基板１の外へ流れ出す前に封止が完了するか、又は封止材が流動性を失う程度に硬化することが可能となり、封止材９の充填不良などを防止して半導体素子８の封止をより適切に行うことができる積層基板１となる。
なお、額縁部４は、積層基板１の内側から縁に至るまで額縁部４を横断する２以上の溝５ａを有するものであれば、これ以外の溝を有してもよい。例えば、図１に例示されるように、額縁部４を横断しない溝５ｂを有しても良いし、額縁部４を横断する溝５から分岐する分岐溝５ｃを有しても良い。さらに、溝の断面形状も特に制限されない。丸溝、角溝、Ｖ字型溝等いずれでもよい。
〔電極パターン形成部〕
本発明における電極パターン形成部６は、搭載される半導体素子に応じた電極パターンが形成された部分である。既に図２、３で説明したように、この電極パターン形成部６の電極７上に半導体素子が搭載される。電極パターンの形状は半導体素子の大きさ種類等により適宜決定することができ、特に制限されない。
さらに、図１、４、５で示される電極パターンからも分かるように、本発明の積層基板１は、半導体素子、特にＬＥＤをＣＯＢ（Ｃｈｉｐ ｏｎ Ｂｏａｒｄ）にて、多数個取りで製造する際に使用するものであることが好ましい。高温下で反りが発生しにくい本発明の積層基板１を使用することで、より効率よくＬＥＤを多数個取りで製造することが可能となる。
以下、実施例及び比較例を示して本発明をより詳細に説明するが、本発明はこれらに限定されるものではない。
〔実施例１〕
シリコーン樹脂組成物をガラス繊維基材に含浸させて硬化したシリコーン樹脂含浸ガラス繊維基板（５０ｍｍ×１００ｍｍ×０．５ｍｍ）を絶縁基板として用意した。この絶縁基板上に厚さ７０μｍの銅層を積層し、この銅層に対して無電解Ｎｉ（厚さ５μｍ）−Ｐｄ（厚さ０．０１μｍ）−Ａｕ（厚さ０．０５μｍ）メッキを施した。この金属層に対してエッチングにより額縁部と電極パターン形成部を形成した。さらに、額縁部に積層基板の内側から縁に至るまで額縁部を横断するように６つの溝を設け、図５に示すような積層基板Ｉを作製した。ここで、溝は額縁部の幅の３倍の長さ（１５ｍｍ）とし、額縁部は繊維基板の縁から５ｍｍの幅とした。
この積層基板Ｉに対して、はんだリフロー温度に相当する温度（３００℃）で１分間放置をして積層基板の反りを測定した。反りの測定は、３００℃雰囲気中から、同じく３００℃に加熱した２０ｍｍ厚の鉄板上に取り出し、最も鉄板から離れた距離までを反りとして測定した。なお、３回の平均値を測定値とした。その結果を表１に示す。
〔実施例２〕
エポキシ樹脂組成物をガラス繊維基材に含浸させて硬化したエポキシ樹脂含浸ガラス繊維基板（５０ｍｍ×１００ｍｍ×０．５ｍｍ）を絶縁基板として用いたこと以外は実施例１と同様にして積層基板ＩＩを作製した。積層基板ＩＩについても実施例１と同様に反りを測定した。その結果を表１に示す。
〔実施例３〕
溝を額縁部の幅と同じ長さとしたこと以外は実施例１と同様にして、図４に示すような積層基板ＩＩＩを作製した。積層基板ＩＩＩについても実施例１と同様に反りを測定した。その結果を表１に示す。
〔比較例１〕
溝を設けないものとした以外は実施例１と同様にして積層基板ＩＶを作製した。積層基板ＩＶについても実施例１と同様に反りを測定した。その結果を表１に示す。
〔比較例２〕
額縁部に、図１に例示した額縁部を横断しない溝５ｂのような溝（長さ３ｍｍ）のみを設けたこと以外は実施例１と同様にして積層基板Ｖを作製した。積層基板Ｖについても実施例１と同様に反りを測定した。その結果を表１に示す。
Figure 2013120840
表１に示されるように、額縁部を横断する溝を有する本発明の積層基板であれば、はんだリフロー温度３００℃以上の高温下でも反りが発生しにくい積層基板となり、さらに、絶縁基板として繊維基材に樹脂組成物を含浸させたプリプレグなどを用いたとしても反りが発生しにくいことが分かった。
次に、実施例１の積層基板Ｉと実施例３の積層基板ＩＩＩを用いてＬＥＤ素子を多数個取りで作製した。その結果、どちらの基板を用いた場合であっても、反りによる剥離なくＬＥＤ素子を封止することができた。さらに、実施例１の積層基板Ｉを用いた場合では、額縁部の溝から基板の外へ封止樹脂が流出することがなく所望の形状にＬＥＤ素子を封止することができた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…積層基板、 ２…絶縁基板、 ３…金属層、 ４，４’…額縁部、 ５ａ…溝、 ５ｂ…額縁部を横断しない溝、 ５ｃ…分岐溝、 ６，６’…電極パターン形成部、 ７，７’…電極、 ８…半導体素子、 ９…封止材、 １０…ダイボンドペースト、 １１…ボンディングワイヤ、 １２…はんだ、 １３…実装基板、 ｄ…額縁部の積層基板の内側から縁までの幅

Claims (5)

  1. 絶縁基板の主面及び裏面の少なくとも一方に金属層を有する積層基板であって、
    前記金属層は前記絶縁基板の縁に沿った額縁部と該額縁部より内側の電極パターン形成部とを有し、
    前記額縁部は前記積層基板の内側から縁に至るまで前記額縁部を横断するように２以上の溝が形成されることにより複数領域に分断されたものであることを特徴とする積層基板。
  2. 前記溝は、前記額縁部の前記積層基板の内側から縁までの幅以上の長さを有することを特徴とする請求項１に記載の積層基板。
  3. 前記絶縁基板は、繊維基材に樹脂組成物を含浸させて硬化させたものであることを特徴とする請求項１又は請求項２に記載の積層基板。
  4. 前記繊維基材はガラス繊維であり、及び／又は前記樹脂組成物はシリコーン樹脂組成物であることを特徴とする請求項３に記載の積層基板。
  5. 前記積層基板は、ＬＥＤを多数個取りで製造する際に使用するものであることを特徴とする請求項１乃至請求項４のいずれか１項に記載の積層基板。

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170013510A (ko) * 2015-07-28 2017-02-07 (주)포인트엔지니어링 칩 기판 제조 방법 및 칩 패키지 제조 방법
JP2019176192A (ja) * 2014-12-26 2019-10-10 日亜化学工業株式会社 発光装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324857U (ja) * 1986-07-31 1988-02-18
JPH036084A (ja) * 1989-06-02 1991-01-11 Rohm Co Ltd 電子部品製造用基板
JP2002076530A (ja) * 2000-09-05 2002-03-15 Matsushita Electric Ind Co Ltd プリント回路基板およびプリント回路基板の製造方法
JP2006041269A (ja) * 2004-07-28 2006-02-09 Kyocera Corp 多数個取り配線基板
JP2006190814A (ja) * 2005-01-06 2006-07-20 Hitachi Aic Inc 発光素子用の配線基板
JP2007042768A (ja) * 2005-08-02 2007-02-15 Ngk Spark Plug Co Ltd 配線基板集合体
JP2009123874A (ja) * 2007-11-14 2009-06-04 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2009290080A (ja) * 2008-05-30 2009-12-10 Ngk Spark Plug Co Ltd 多層配線基板の中間製品、多層配線基板の製造方法
JP2010089493A (ja) * 2008-09-11 2010-04-22 Shin-Etsu Chemical Co Ltd シリコーン積層基板、その製造方法、シリコーン積層基板製造用シリコーン樹脂組成物及びｌｅｄ装置
WO2010143597A1 (ja) * 2009-06-08 2010-12-16 日本カーバイド工業株式会社 回路基板の製造方法、及び、これにより製造される回路基板、及び、これに用いられる回路基板用母基板
JP2011127074A (ja) * 2009-12-21 2011-06-30 Risho Kogyo Co Ltd プリプレグ、積層板、及び金属箔張り積層板

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6324857U (ja) * 1986-07-31 1988-02-18
JPH036084A (ja) * 1989-06-02 1991-01-11 Rohm Co Ltd 電子部品製造用基板
JP2002076530A (ja) * 2000-09-05 2002-03-15 Matsushita Electric Ind Co Ltd プリント回路基板およびプリント回路基板の製造方法
JP2006041269A (ja) * 2004-07-28 2006-02-09 Kyocera Corp 多数個取り配線基板
JP2006190814A (ja) * 2005-01-06 2006-07-20 Hitachi Aic Inc 発光素子用の配線基板
JP2007042768A (ja) * 2005-08-02 2007-02-15 Ngk Spark Plug Co Ltd 配線基板集合体
JP2009123874A (ja) * 2007-11-14 2009-06-04 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2009290080A (ja) * 2008-05-30 2009-12-10 Ngk Spark Plug Co Ltd 多層配線基板の中間製品、多層配線基板の製造方法
JP2010089493A (ja) * 2008-09-11 2010-04-22 Shin-Etsu Chemical Co Ltd シリコーン積層基板、その製造方法、シリコーン積層基板製造用シリコーン樹脂組成物及びｌｅｄ装置
WO2010143597A1 (ja) * 2009-06-08 2010-12-16 日本カーバイド工業株式会社 回路基板の製造方法、及び、これにより製造される回路基板、及び、これに用いられる回路基板用母基板
JP2011127074A (ja) * 2009-12-21 2011-06-30 Risho Kogyo Co Ltd プリプレグ、積層板、及び金属箔張り積層板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019176192A (ja) * 2014-12-26 2019-10-10 日亜化学工業株式会社 発光装置
KR20170013510A (ko) * 2015-07-28 2017-02-07 (주)포인트엔지니어링 칩 기판 제조 방법 및 칩 패키지 제조 방법
KR102297387B1 (ko) 2015-07-28 2021-09-03 (주)포인트엔지니어링 칩 기판 제조 방법 및 칩 패키지 제조 방법

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