JP2013098332A - リードフレームおよび半導体装置 - Google Patents

リードフレームおよび半導体装置 Download PDF

Info

Publication number
JP2013098332A
JP2013098332A JP2011239444A JP2011239444A JP2013098332A JP 2013098332 A JP2013098332 A JP 2013098332A JP 2011239444 A JP2011239444 A JP 2011239444A JP 2011239444 A JP2011239444 A JP 2011239444A JP 2013098332 A JP2013098332 A JP 2013098332A
Authority
JP
Japan
Prior art keywords
lead
region
chip mounting
semiconductor device
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011239444A
Other languages
English (en)
Other versions
JP2013098332A5 (ja
JP5953703B2 (ja
Inventor
Shinji Watanabe
信二 渡辺
Akihisa Sakaemori
昭久 栄森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2011239444A priority Critical patent/JP5953703B2/ja
Priority to CN201210423881.9A priority patent/CN103094238B/zh
Priority to US13/659,557 priority patent/US8928136B2/en
Publication of JP2013098332A publication Critical patent/JP2013098332A/ja
Publication of JP2013098332A5 publication Critical patent/JP2013098332A5/ja
Application granted granted Critical
Publication of JP5953703B2 publication Critical patent/JP5953703B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/183Connection portion, e.g. seal
    • H01L2924/18301Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】チップをGND接続して電気的特性を安定化すると共に、パッケージを小型化するためのリードフレームおよび半導体装置を提供する。
【解決手段】表面に設けられたチップ搭載領域11と、前記チップ搭載領域と同一面内方向の複数の凹凸部を含むリード領域13Aと、前記凹部に配置された端子12とを備え、前記リード領域の表面からの厚みは、前記端子の表面からの厚みよりも小さいリードフレーム10。
【選択図】図5

Description

本技術は、例えば半導体チップ等のチップが搭載されるリードフレームおよびこのリードフレームを備えた半導体装置に関する。
近年、電子機器の小型化、高密度化に対応するため、例えば半導体チップ等のチップが樹脂で封止されたパッケージの小型化が進んでいる。このようなパッケージの形態として、リードフレームを用いたものがある。このリードフレームを用いた小型パッケージの例としては、例えばQFN(Quad Flat Non-leaded Package)やSON(Small Outline Non-leaded Package)等が挙げられ、所謂ノンリード型のものが注目されている。
このパッケージ型の半導体装置では、リードフレームの中央部のチップ搭載領域に半導体チップが配置され、このチップ搭載領域の周囲の外部端子に半導体チップの電極パッドが接続されて、信号が伝達される(例えば、特許文献1,2)。また、この半導体チップをグラウンド(GND)接続させることにより、電気的特性が安定化する。
特開2009−278117 特開2006−222471
しかしながら、半導体チップをGND接続させる場合、特許文献1のようにダイパッド(チップ搭載領域)で接続すると、半導体チップの周囲に接続領域(ボンドエリア)が必要となる。また、特許文献2では、実装端子間にGND端子を配置しているため、GND端子の数だけ半導体チップの周囲の外部端子数が増加する。即ち、特許文献1,2のいずれの方法でも半導体装置のパッケージサイズが大きくなる、という問題が生じていた。
本技術はかかる問題点に鑑みてなされたもので、その目的は、チップをGND接続して電気的特性を安定化し、かつ、よりパッケージサイズを小型化することが可能なリードフレームおよびこのリードフレームを備えた半導体装置を提供することにある。
本技術のリードフレームは、表面に設けられたチップ搭載領域と、チップ搭載領域と同一面内方向の複数の凹凸部を含むリード領域と、凹部に配置された端子とを備え、リード領域の表面からの厚みは、端子の表面からの厚みよりも小さいものである。
本技術の半導体装置は、半導体チップおよびリードフレームを備え、リードフレームは、表面に設けられたチップ搭載領域と、チップ搭載領域と同一面内方向の複数の凹凸部を含むリード領域と、凹部に配置された端子とを有すると共に、リード領域の表面からの厚みが、端子の表面からの厚みよりも小さく、半導体チップは、チップ搭載領域に搭載されると共に、第1配線により端子に、第2配線によりリード領域にそれぞれ電気的に接続されているものである。
本技術のリードフレームおよび半導体装置では、リード領域の表面からの厚みが端子の表面からの厚みよりも小さいので、パッケージした際にリード領域の裏面は封止樹脂で覆われ、封止樹脂から露出されない。
本技術のリードフレームおよび半導体装置によれば、リード領域の表面からの厚みを端子の表面からの厚みよりも小さくするようにしたので、チップの周囲の外部端子の数を増やすことなく、チップを端子とは異なる電位、例えばGND接続することができる。また、チップ搭載領域にボンドエリアを設ける必要もない。よって、チップをGND接続し、かつチップのパッケージサイズを小型化することができる。
本開示の一実施の形態に係る半導体装置の構成を表す平面図である。 図1のII−II線に沿った断面図である。 図1のIII−III線に沿った断面図である。 図1のIV−IV線に沿った断面図である。 図1に示したリードフレームの構成を表す平面図である。 図1に示した半導体装置の実装方法の一例を表す断面図である。 (A)図1に示した半導体装置の製造方法を工程順に表す平面図、(B)(A)のB−B線に沿った断面図である。 (A)図7に続く工程を表す平面図、(B)(A)のB−B線に沿った断面図である。 (A)図8に続く工程を表す平面図、(B)(A)のB−B線に沿った断面図、(C)(A)のC−C線に沿った断面図である。 (A)図9に続く工程を表す平面図、(B)(A)のB−B線に沿った断面図である。 (A)図10に続く工程を表す平面図、(B)(A)のB−B線に沿った断面図である。 (A)図11に続く工程を表す平面図、(B)(A)のB−B線に沿った断面図である。 (A)図12に続く工程を表す平面図、(B)(A)のB−B線に沿った断面図である。 比較例1に係る半導体装置の構成を表す断面図である。 比較例2に係る半導体装置の構成を表す図である。 変形例1に係る半導体装置の構成を表す断面図である。 (A)変形例2に係るリードフレームの構成を表す表面の平面図、(B)裏面の平面図である。 図17に示したリードフレームに半導体チップを搭載した場合の構成を表す断面図である。
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
1.実施の形態(一の半導体チップを有する例)
2.変形例1(複数の半導体チップを有する例)
3.変形例2(リードフレームを複数有する例)
〔実施の形態〕
図1は本開示の一実施の形態に係る半導体装置(半導体装置1)の上面構成を表したものである。図2は図1のII−II線に沿った断面構成、図3は図1のIII−III線に沿った断面構成、図4は図1のIV−IV線に沿った断面構成をそれぞれ表している。半導体装置1はQFNパッケージされたものであり、リードフレーム10の表面に設けられた半導体チップ21が封止樹脂41で覆われている。
図5(A)はリードフレーム10の表面、図5(B)はその裏面の平面構成をそれぞれ表すものである。図5の斜線で表した領域は、図5(A)は表面から、図5(B)は裏面からそれぞれ一定の厚みだけ削られ、他の部分に比べて薄くなっている箇所を表している。
リードフレーム10は、例えばメッキされた銅(Cu)により構成され、チップ搭載領域11(ダイパッド)、端子12(信号端子)、リード領域13Aおよび端子12とリード領域13Aとの間の間隙14を有している。間隙14と端子12との間には端子12を支持する張出部15(図2)が設けられている。図5(A)の斜線領域は張出部15、図5(B)の斜線領域はリード領域13Aである。
チップ搭載領域11はリードフレーム10の中央部に矩形状に設けられ、チップ搭載領域11の周囲にリード領域13Aが設けられている。チップ搭載領域11およびリード領域13Aは連結され、一体化している。このチップ搭載領域11に半導体チップ21が搭載されている。リード領域13Aはその周縁にチップ搭載領域11と同一面内方向の複数の凹凸部を有しており、これら複数の凸部の各々がGNDリード13である。ここでは、リード領域13A(GNDリード13)がチップ搭載領域11を囲む四辺全てに設けられている。
端子12は間隙14を間にしてリード領域13Aの凹部にそれぞれ設けられ、リード領域13Aおよびチップ搭載領域11とは電気的に分離されている。換言すれば、端子12はGNDリード13(リード領域13Aの凸部)間に配置されている。また、端子12とチップ搭載領域11との間にはリード領域13Aが存在しているため、端子12はその三方向がリード領域13Aに囲まれている。この端子12は裏面において封止樹脂41から露出され(図2)、ワイヤ31(第1配線)を介して半導体チップ21の電極パッドと電気的に接続されている。一方、半導体チップ21の別の電極パッドはワイヤ31(第2配線)によりGNDリード13に電気的に接続され、GND接続されている。換言すれば、端子12と半導体チップ21を電気的接続するワイヤ31は信号線、GNDリード13と半導体チップ21を電気的に接続するワイヤ31はGND線である。このように、端子12とGNDリード13とを設けることにより、端子12を介して伝達される信号が高周波である場合にも、高周波信号が互いに分離(アイソレーション)され、信号間の干渉を抑えて半導体装置1の高周波特性を向上させることができる。また、全ての端子12間にはGNDリード13が存在するので、ワイヤ31をいずれのGNDリード13に接続することも可能となり、配線の自由度を高めることができる。
端子12は、図4に表したように、その配列方向(GNDリード13との並び方向)の断面形状の側壁(側面)が湾曲線の台形状となっている。なお、側壁は直線状であってもよい。端子12の断面形状を台形状にすることで、端子12の裏面の大きさが確保され、半導体装置1の電気的特性を安定化することができる。
本実施の形態のリードフレーム10では、リード領域13Aの表面からの厚みT2が端子12の表面からの厚みT1に比べて小さい(図2〜図4)。例えば、T1が0.125mmのとき、T2は0.04〜0.09mm程度である。このように、リード領域13Aの厚みT2を端子12の厚みT1よりも小さくすることにより、リード領域13Aの裏面は封止樹脂41に覆われる(図3)。即ち、各々のGNDリード13は外部端子としての機能を有するものではないため、端子12間のピッチP1(図5)を小さくすることができる。よって、半導体チップ21の周囲の外部端子の数を少なくして、半導体装置1を小型化することができる。ピッチP1は、例えば0.4mmであり、端子12とGNDリード13との間のピッチP2は、例えば0.2mmである。
このようなリード領域13Aを含むリードフレーム10は、例えば図6に表したように、ハンダ42を間にして実装基板43に実装され、GND接続される。即ち、一体化したチップ搭載領域11およびリード領域13A全体がGND端子となる。実装基板43への実装時に半導体装置1では、封止樹脂41内での端子12とGNDリード13との間のピッチP2に比べて、封止樹脂41から露出した端子12間のピッチP1が大きくなるため(図5(A))、実装基板43への接続を容易に行うことができる。
また、本実施の形態のリードフレーム10はリード領域13Aがチップ搭載領域11と一体化していることにより、その強度が向上し、反りや変形の発生を防止することができる。このような反りや変形の発生が抑制されたリードフレーム10では、その搬送が容易となるため、薄い銅箔でリードフレーム10を作製して歩留りを向上させることができる。また、チップ搭載領域11に、リード領域13Aが一体化されていることで、放熱面積が大きくなり、半導体装置1の放熱性も向上する。更に、リード領域13Aが連結しているため、チップ搭載領域11よりも大きなサイズの半導体チップ21の搭載を容易に行うことができる。リードフレーム10に張出部15を設けることにより、チップ搭載領域11よりも大きな半導体チップ21を搭載した場合にも、半導体チップ21と端子12との接触を防ぐと共に端子12の大きさを維持しつつ、小型化することが可能となる。
半導体チップ21は接着剤22によりチップ搭載領域11に固定され、その電極パッドはワイヤ31により端子12、GNDリード13にそれぞれワイヤボンディングされている。半導体チップ21は、例えば、NPN縦型トランジスタ(NPN Trs)、PNP縦型トランジスタ(V−PNP Trs)、Pチャネル型MOSトランジスタ(PMOS)、Nチャネル型MOSトランジスタ(NMOS)、MOS容量および抵抗(ポリシリコン抵抗)等の複数の半導体素子により構成されている。ワイヤ31は、導電性の金属、例えば金(Au)線からなる。
封止樹脂41は半導体チップ21をリードフレーム10に封止するものであり、半導体チップ21およびワイヤ31、更に、リードフレーム10の表面およびリード領域13Aの裏面を覆っている。封止樹脂41は、例えばエポキシ樹脂等の絶縁性樹脂により構成されている。
この半導体装置1は、例えば次のようにして製造することができる。
まず、図7に表したように、チップ搭載領域11、端子12、リード領域13A、間隙14および張出部15を有するリードフレーム10の裏面にテープ53を貼り合わせる。このリードフレーム10はリードフレームシートに支持部16により支持されている。テープ53は、後の工程で封止樹脂41を形成する際に、リードフレーム10の裏面に樹脂バリが生成するのを防ぐためのものであり、例えば、ポリイミドテープ等からなる。リードフレーム10へのチップ搭載領域11、端子12、リード領域13A、間隙14および張出部15の形成は、金属板を例えば打ち抜きプレス加工やエッチング加工等の適当な加工方法により所定形状にパターニングして行う。
リードフレーム10にテープ53を貼り合わせた後、チップ搭載領域11に半導体チップ21を接着剤22により着設する(図8)。
次いで、半導体チップ21の電極パッドと端子12、GNDリード13とをそれぞれワイヤ31により電気的に接続する(図9)。
続いて、封止樹脂41によりリードフレーム10の表面およびリード領域13Aの裏面、半導体チップ21、ワイヤ31を完全に被覆した後(図10)、リードフレーム10からテープ53を剥離する(図11)。
続いて、封止樹脂41の表面に製品名等のマーク54を刻印した後(図12)、図13に表したようにカッター等により切断線54でリードフレームシートからリードフレーム10を切り離す。以上の工程により、図1〜4に示した半導体装置1が完成する。
本実施の形態の半導体装置1では、リード領域13Aの厚みT2が端子12の厚みT1よりも小さいので、半導体チップ21をGND接続してもパッケージサイズが小型化される。
以下、比較例1,2を用いてこれについて詳細に説明する。
図14は、比較例1に係る半導体装置100の断面構成を表したものである。この半導体装置100では、半導体チップ21の電極パッドをチップ搭載領域111(ダイパッド)にワイヤ31により電気的に接続してGND接続している。このような場合には、チップ搭載領域111に接続領域111A(ボンドエリア)が必要となるため、半導体装置100のパッケージサイズが大きくなる。また、チップ搭載領域111を半導体チップ21よりも小さくすることはできない。
図15は、比較例2に係る半導体装置101の断面構成を表したものであり、図15(A)は平面構成、図15(B)は図15(A)のB−B線に沿った断面構成を表している。この半導体装置101では、チップ搭載領域121に一体化したGNDリード123により半導体チップ21のGND接続がなされている。しかしながら、GNDリード123の裏面は封止樹脂41から露出しているため、GNDリード123は外部端子として機能し、半導体チップ21の周囲の外部端子の数が増加する。即ち、GNDリード123と端子12との間のピッチP100を小さくすることができず、半導体装置101のパッケージサイズは大きくなる。
これに対し、半導体装置1では、リード領域13Aの厚みT2が端子12の厚みT1よりも小さいので、リード領域13A(GNDリード13)の裏面は封止樹脂41で覆われる。これにより、一体化したチップ搭載領域11およびリード領域13AがGND端子として機能するため、半導体チップ21の周囲の外部端子の数を増加させることなく、半導体チップ21をGND接続することができる。また、チップ搭載領域11に接続領域を設ける必要もない。よって、半導体装置1を小型化することができる。
また、リード領域13Aの凹部に端子12が配置され、端子12がGNDリード13に囲まれているので、半導体装置1の高周波特性が向上する。
更に、チップ搭載領域11およびリード領域13Aが一体化されているので、リードフレーム10の強度および放熱性が増す。加えて、チップ搭載領域11よりも大きなサイズの半導体チップ21を搭載することも容易に行うことができる。
以上、本実施の形態では、リード領域13Aの厚みT2を端子12の厚みT1よりも小さくするようにしたので、半導体チップ21の周囲の外部端子の数を増やすことなく、また、チップ搭載領域11に接続領域を設けることなく半導体チップ21をGND接続することができる。よって、半導体チップ21をGND接続し、かつ半導体装置1を小型化することができる。
以下、本技術の変形例について説明するが、上記実施の形態と共通の構成要素については同一符号を付してその説明は省略する。
〔変形例1〕
図16は、変形例1に係る半導体装置(半導体装置2)の断面構成を表したものである。この半導体装置2は、一のチップ搭載領域11に半導体チップ(半導体チップ21A,21B,21C)を複数有している点で、上記実施の形態の半導体装置1と異なる。この点を除き、この半導体装置2は上記実施の形態の半導体装置1と同様の構成を有し、その作用および効果も同様である。
半導体チップ21A,21B,21Cは互いの電極パッド同士がワイヤ31により電気的に接続され、リードフレーム10(チップ搭載領域11)に搭載されている。即ち、この半導体装置1は所謂マルチチップの構成を有するものである。
〔変形例2〕
変形例2に係る半導体装置(半導体装置3)は、チップ搭載領域(チップ搭載領域11A,11B,11C)が複数設けられたリードフレーム50を有するものである。この点を除き、この半導体装置3は上記実施の形態の半導体装置1と同様の構成を有し、その作用および効果も同様である。
図17,図18に表したように、リードフレーム50は間隙により分離された3つのチップ搭載領域11A,11B,11Cを有するものであるが、チップ搭載領域11A,11B,11C各々に一体化したリード領域13Aは共通であり連結している。例えば、複数の半導体チップ21A,21B,21Cを半導体装置3に搭載させる場合(図18)に、電源電位ごとにチップ搭載領域11A,11B,11Cを分けるようにしてもよい。リードフレーム50では複数のGNDリード13が一体化されているので(リード領域13A)、チップ搭載領域11A,11B,11Cを分割しても一のリードフレーム50で半導体チップ21A,21B,21Cを保持することが可能となる。
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形可能である。例えば、上記実施の形態では、リード領域13AをGND接続する場合について説明したが、GND以外の電位に接続するようにしてもよい。
また、上記実施の形態等では、半導体装置1のパッケージがQFN型である場合について説明したが、QFN型以外のパッケージ型、例えばSON等であってもよい。
更に、例えば、上記実施の形態等において説明した各部の材料および厚み、または形成方法および形成条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の形成方法および形成条件としてもよい。
なお、本技術は、以下のような構成も可能である。
(1)表面に設けられたチップ搭載領域と、前記チップ搭載領域と同一面内方向の複数の凹凸部を含むリード領域と、前記凹部に配置された端子とを備え、前記リード領域の表面からの厚みは、前記端子の表面からの厚みよりも小さいリードフレーム。
(2)前記リード領域は前記チップ搭載領域と一体化し、前記リード領域と前記端子とは電気的に分離されている前記(1)記載のリードフレーム。
(3)前記端子の断面形状は台形状である前記(1)または(2)記載のリードフレーム。
(4)中央部に前記チップ搭載領域、前記チップ搭載領域の周囲に前記リード領域が設けられ、
前記リード領域の凹部全てに前記端子が配置されている前記(1)乃至(3)のうちいずれか1つに記載のリードフレーム。
(5)半導体チップおよびリードフレームを備え、前記リードフレームは、表面に設けられたチップ搭載領域と、前記チップ搭載領域と同一面内方向の複数の凹凸部を含むリード領域と、前記凹部に配置された端子とを有すると共に、前記リード領域の表面からの厚みが、前記端子の表面からの厚みよりも小さく、前記半導体チップは、前記チップ搭載領域に搭載されると共に、第1配線により前記端子に、第2配線により前記リード領域にそれぞれ電気的に接続されている半導体装置。
(6)前記半導体チップは前記チップ搭載領域よりも大きい前記(5)記載の半導体装置。
(7)前記半導体チップと共に前記リードフレームの表面と前記リード領域の裏面とが封止樹脂に覆われ、前記端子の裏面は前記封止樹脂から露出されている前記(5)または(6)記載の半導体装置。
(8)前記半導体チップおよび前リードフレームはQFN(Quad Flat Non-leaded Package)パッケージされている前記(5)乃至(7)のうちいずれか1つに記載の半導体装置。
(9)前記リード領域は前記チップ搭載領域と一体化し、前記リード領域と前記端子とは電気的に分離されている前記(5)乃至(8)のうちいずれか1つに記載の半導体装置。
(10)前記第1配線は信号線、前記第2配線はグラウンド(GND)線である前記(5)乃至(9)のうちいずれか1つに記載の半導体装置。
(11)一の前記チップ搭載領域に前記半導体チップを複数有する前記(5)乃至(10)のうちいずれか1つに記載の半導体装置。
(12)前記リードフレームは間隙により分離された複数のチップ搭載領域を有し、前記複数のチップ搭載領域それぞれのリード領域は共通である前記(9)または(10)記載の半導体装置。
1・・・半導体装置、10,10A,10B,50・・・リードフレーム、11,11A,11B,11C・・・チップ搭載領域、12・・・端子、13・・・GNDリード、13A・・・リード領域、14・・・間隙、15・・・張出部、21,21A,21B,21C・・・半導体チップ、31・・・ワイヤ、41・・・封止樹脂。

Claims (12)

  1. 表面に設けられたチップ搭載領域と、
    前記チップ搭載領域と同一面内方向の複数の凹凸部を含むリード領域と、
    前記凹部に配置された端子とを備え、
    前記リード領域の表面からの厚みは、前記端子の表面からの厚みよりも小さい
    リードフレーム。
  2. 前記リード領域は前記チップ搭載領域と一体化し、前記リード領域と前記端子とは電気的に分離されている
    請求項1記載のリードフレーム。
  3. 前記端子の断面形状は台形状である
    請求項1記載のリードフレーム。
  4. 中央部に前記チップ搭載領域、前記チップ搭載領域の周囲に前記リード領域が設けられ、
    前記リード領域の凹部全てに前記端子が配置されている
    請求項1記載のリードフレーム。
  5. 半導体チップおよびリードフレームを備え、
    前記リードフレームは、
    表面に設けられたチップ搭載領域と、
    前記チップ搭載領域と同一面内方向の複数の凹凸部を含むリード領域と、
    前記凹部に配置された端子とを有すると共に、前記リード領域の表面からの厚みが、前記端子の表面からの厚みよりも小さく、
    前記半導体チップは、前記チップ搭載領域に搭載されると共に、第1配線により前記端子に、第2配線により前記リード領域にそれぞれ電気的に接続されている
    半導体装置。
  6. 前記半導体チップは前記チップ搭載領域よりも大きい
    請求項5記載の半導体装置。
  7. 前記半導体チップと共に前記リードフレームの表面と前記リード領域の裏面とが封止樹脂に覆われ、
    前記端子の裏面は前記封止樹脂から露出されている
    請求項5記載の半導体装置。
  8. 前記半導体チップおよび前リードフレームはQFN(Quad Flat Non-leaded Package)パッケージされている
    請求項7記載の半導体装置。
  9. 前記リード領域は前記チップ搭載領域と一体化し、前記リード領域と前記端子とは電気的に分離されている
    請求項5記載の半導体装置。
  10. 前記第1配線は信号線、前記第2配線はグラウンド(GND)線である
    請求項5記載の半導体装置。
  11. 一の前記チップ搭載領域に前記半導体チップを複数有する
    請求項5記載の半導体装置。
  12. 前記リードフレームは間隙により分離された複数のチップ搭載領域を有し、
    前記複数のチップ搭載領域それぞれのリード領域は共通である
    請求項9記載の半導体装置。
JP2011239444A 2011-10-31 2011-10-31 リードフレームおよび半導体装置 Expired - Fee Related JP5953703B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011239444A JP5953703B2 (ja) 2011-10-31 2011-10-31 リードフレームおよび半導体装置
CN201210423881.9A CN103094238B (zh) 2011-10-31 2012-10-24 引线框架和半导体器件
US13/659,557 US8928136B2 (en) 2011-10-31 2012-10-24 Lead frame semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011239444A JP5953703B2 (ja) 2011-10-31 2011-10-31 リードフレームおよび半導体装置

Publications (3)

Publication Number Publication Date
JP2013098332A true JP2013098332A (ja) 2013-05-20
JP2013098332A5 JP2013098332A5 (ja) 2014-11-27
JP5953703B2 JP5953703B2 (ja) 2016-07-20

Family

ID=48171542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011239444A Expired - Fee Related JP5953703B2 (ja) 2011-10-31 2011-10-31 リードフレームおよび半導体装置

Country Status (3)

Country Link
US (1) US8928136B2 (ja)
JP (1) JP5953703B2 (ja)
CN (1) CN103094238B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6352009B2 (ja) * 2013-04-16 2018-07-04 ローム株式会社 半導体装置
CN103337488B (zh) * 2013-06-05 2016-09-14 吉林华微斯帕克电气有限公司 一种引线框架
JP6413709B2 (ja) * 2014-12-02 2018-10-31 富士電機株式会社 半導体装置およびその製造方法
US9966326B2 (en) * 2015-03-16 2018-05-08 Unisem (M) Berhad Lead frames with wettable flanks
JP6507779B2 (ja) * 2015-03-26 2019-05-08 セイコーエプソン株式会社 電気光学装置、電気光学装置の製造方法、および電子機器
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
JP6772087B2 (ja) * 2017-02-17 2020-10-21 新光電気工業株式会社 リードフレーム及びその製造方法
US10679929B2 (en) * 2017-07-28 2020-06-09 Advanced Semiconductor Engineering Korea, Inc. Semiconductor package device and method of manufacturing the same
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices
CN110828442A (zh) * 2019-11-04 2020-02-21 弘凯光电(深圳)有限公司 封装结构及其制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621319A (ja) * 1992-06-30 1994-01-28 Nec Corp 半導体装置用リードフレーム
JPH11340405A (ja) * 1998-05-22 1999-12-10 Fujitsu Quantum Devices Kk リードフレーム、半導体装置およびその製造方法
JP2002026190A (ja) * 2000-07-03 2002-01-25 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP2002261187A (ja) * 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
JP2008227531A (ja) * 2002-07-01 2008-09-25 Renesas Technology Corp 半導体装置
JP2010087537A (ja) * 2010-01-18 2010-04-15 Renesas Technology Corp 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084753A (en) * 1989-01-23 1992-01-28 Analog Devices, Inc. Packaging for multiple chips on a single leadframe
JP2811170B2 (ja) * 1996-06-28 1998-10-15 株式会社後藤製作所 樹脂封止型半導体装置及びその製造方法
DE19808193B4 (de) * 1998-02-27 2007-11-08 Robert Bosch Gmbh Leadframevorrichtung und entsprechendes Herstellungsverfahren
KR100526844B1 (ko) * 1999-10-15 2005-11-08 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조방법
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor
TW447059B (en) * 2000-04-28 2001-07-21 Siliconware Precision Industries Co Ltd Multi-chip module integrated circuit package
JP2001313363A (ja) * 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
US6661082B1 (en) * 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6720207B2 (en) * 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
US7425756B2 (en) 2002-04-30 2008-09-16 Renesas Technology Corp. Semiconductor device and electronic device
JP2004071801A (ja) * 2002-08-06 2004-03-04 Shinko Electric Ind Co Ltd リードフレーム及びその製造方法
US20040124508A1 (en) * 2002-11-27 2004-07-01 United Test And Assembly Test Center Ltd. High performance chip scale leadframe package and method of manufacturing the package
JP2005191342A (ja) * 2003-12-26 2005-07-14 Renesas Technology Corp 半導体装置およびその製造方法
US7247937B2 (en) * 2005-01-06 2007-07-24 Via Technologies, Inc. Mounting pad structure for wire-bonding type lead frame packages
US7301225B2 (en) * 2006-02-28 2007-11-27 Freescale Semiconductor, Inc. Multi-row lead frame
JP4652281B2 (ja) 2006-05-29 2011-03-16 パナソニック株式会社 樹脂封止型半導体装置
US7556987B2 (en) * 2006-06-30 2009-07-07 Stats Chippac Ltd. Method of fabricating an integrated circuit with etched ring and die paddle
CN101601133B (zh) * 2006-10-27 2011-08-10 宇芯(毛里求斯)控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法
CN101308832B (zh) * 2007-05-17 2010-06-16 南茂科技股份有限公司 用于无引线封装的引线框、其封装结构及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621319A (ja) * 1992-06-30 1994-01-28 Nec Corp 半導体装置用リードフレーム
JPH11340405A (ja) * 1998-05-22 1999-12-10 Fujitsu Quantum Devices Kk リードフレーム、半導体装置およびその製造方法
JP2002026190A (ja) * 2000-07-03 2002-01-25 Dainippon Printing Co Ltd 樹脂封止型半導体装置
JP2002261187A (ja) * 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
JP2008227531A (ja) * 2002-07-01 2008-09-25 Renesas Technology Corp 半導体装置
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2007012857A (ja) * 2005-06-30 2007-01-18 Renesas Technology Corp 半導体装置
JP2010087537A (ja) * 2010-01-18 2010-04-15 Renesas Technology Corp 半導体装置

Also Published As

Publication number Publication date
US8928136B2 (en) 2015-01-06
CN103094238A (zh) 2013-05-08
JP5953703B2 (ja) 2016-07-20
US20130105957A1 (en) 2013-05-02
CN103094238B (zh) 2017-07-14

Similar Documents

Publication Publication Date Title
JP5953703B2 (ja) リードフレームおよび半導体装置
US6627977B1 (en) Semiconductor package including isolated ring structure
US8102035B2 (en) Method of manufacturing a semiconductor device
US6909168B2 (en) Resin encapsulation semiconductor device utilizing grooved leads and die pad
TW575955B (en) Leadframe and method of manufacturing a semiconductor device using the same
US9275945B2 (en) Method of manufacturing semiconductor device and semiconductor device
WO2004004005A1 (ja) 半導体装置およびその製造方法
US20050051877A1 (en) Semiconductor package having high quantity of I/O connections and method for fabricating the same
KR101440933B1 (ko) 범프 기술을 이용하는 ic 패키지 시스템
JP2014183142A (ja) 半導体装置、半導体装置の製造方法
JPH09312375A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
JP2005026466A (ja) 半導体装置およびリードフレーム
JPH11121644A (ja) 個別半導体装置およびその製造方法
JP2005085089A (ja) Icカードおよびその製造方法
JP2010103348A (ja) 半導体装置及びその製造方法
US20170018487A1 (en) Thermal enhancement for quad flat no lead (qfn) packages
JP2016201447A (ja) モールドパッケージ
JP2007150044A (ja) 半導体装置
JP4409528B2 (ja) 半導体装置
JP2015060876A (ja) 半導体装置の製造方法
US11810840B2 (en) Semiconductor device
KR100708046B1 (ko) 반도체패키지용 섭스트레이트
JP2002164496A (ja) 半導体装置およびその製造方法
JP2010177692A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141015

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141015

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150817

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160301

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160419

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160530

R151 Written notification of patent or utility model registration

Ref document number: 5953703

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees