JP2013038764A - 信号処理装置 - Google Patents

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Abstract

【課題】 抵抗及び小さな静電容量を用いた回路により、検出素子の出力信号を直流成分を除いて増幅する小型な信号処理装置を得る。
【解決手段】 入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、第１のオペアンプの反転入力端子と出力端子とに接続された第２のインピーダンスと、基準電圧が非反転入力端子に入力され、出力端子が第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、第２のオペアンプの反転入力端子と出力端子とに接続された第１の静電容量と第１のスイッチと、第２のスイッチを介して第１のオペアンプの出力端子と前記第２のオペアンプの反転端子とに接続された第３の抵抗と、第３のスイッチを介して第１のオペアンプの出力端子と第２のオペアンプの反転端子とに接続された第４の抵抗とを備えた。
【選択図】 図２

Description

この発明は、検出素子の個体バラツキや電源電圧変動、温度変動による検出素子の出力変動を補正し、正確な検出出力信号を出力する信号処理装置に関するものである。
例えば、磁気センサ装置は、磁界を印加した時に抵抗値が変化するという性質を有した磁気抵抗効果素子を使用したセンサ装置である。
紙幣等の微小磁性パターンを磁気抵抗素子のブリッジ接続を用いて検出する磁気センサ装置において、紙幣等に使用されている磁性パターンの磁化量は微小であるため、磁気抵抗効果素子の抵抗値の変化は微小であり、ブリッジ接続された磁気抵抗効果素子の中点から取り出される出力信号も微小である。そこで、この出力信号を１０００倍など高利得で増幅する必要があるが、磁気抵抗素子の個体バラツキや電源電圧変動、温度変動により中点電圧が変動するため高利得で増幅すると増幅器の飽和を招き、正しい検出波形を得られなくなる。
このような問題を対策する方法として、検出信号に含まれる直流成分を除いて変化分のみを増幅する方法があり、実開平０５−０８５０６０号公報（特許文献１参照）では静電容量及び抵抗で構成されるハイパスフィルタを用いて検出信号の直流成分を除去している。
実開平０５−０８５０６０号公報
特許文献１では静電容量、抵抗で構成されるハイパスフィルタが用いられているため、検出信号に低周波成分まで含まれるとき、μＦオーダの大きな静電容量が必要であり、ハイパスフィルタの実装に大きな面積を要し、信号処理回路が大型化する課題がある。
この発明は上記のような問題点を解決するためになされたものであり、抵抗及び小さな静電容量を用いた回路により、検出素子の出力信号を直流成分を除いて低周波信号まで増幅する小型な信号処理装置を得るものである。
この発明に係る信号処理装置は、入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
この第１の静電容量に並列に接続された第１のスイッチと、
直列に接続された第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
直列に接続された第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗とを備えたものである。
また、この発明に係る信号処理装置は、被検出体が通過する通過部と、
１つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプ・サーボアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記ＤＣクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記ＤＣクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記ＤＣクランプ・サーボアンプは、
前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
直列に接続され、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
直列に接続され、前記アンプ制御信号に基づきオン／オフする第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗とを具備したものである。
また、この発明に係る信号処理装置は、入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
この第１の静電容量に並列に接続された第１のスイッチと、
直列に接続された第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗とを備えたものである。
また、この発明に係る信号処理装置は、被検出体が通過する通過部と、
１つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
前記被検出体の前記通過部への進入を検知する検知手段と、
前記検知手段から出力される検知信号が入力される制御部と、
複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプアンプと、
前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
前記参照信号が増幅された前記ＤＣクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記ＤＣクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
前記ＤＣクランプアンプは、
前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
直列に接続され、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗とを具備したものである。
この発明によれば、定常時は、出力電圧が基準電圧で保持され、信号入力時は、保持されていた基準電圧を基準に入力信号を増幅することにより、入力信号の直流成分を除いた信号が増幅され、所定の周波数範囲の信号が増幅された安定した出力信号が得られ、大容量の静電容量を必要としない小型な信号処理装置が得られる。
この発明の実施の形態１における信号処理装置の構成図である。 この発明の実施の形態１におけるチャネル増幅器及び出力増幅器の構成図である。 この発明の実施の形態１における信号処理装置の動作フロー図である。 この発明の実施の形態１における信号処理装置の動作モード表である。 中点電圧補正工程におけるＳｉｇＯｕｔ端子の電圧波形を示す図である。 中点電圧補正工程におけるチャネル増幅器及び出力増幅器の周波数特性を示す図である。 読取制御回路における各入出力信号のタイミングチャートを示す図である。 信号読出時におけるチャネル増幅器及び信号読出時における出力増幅器の周波数特性を示す図である。 不要波抑圧工程における差動増幅器でＳＩＧとＲＳが差動合成されて同相の不要波が抑圧されることを示す図である。 この発明の他の実施例を示す図である。 高速信号読出時におけるチャネル増幅器の周波数特性を示す図である。 高速信号読出時における中点電圧補正工程におけるＳｉｇＯｕｔ端子の電圧波形を示す図である。 この発明の実施の形態３における差動増幅器出力の中点電圧バラツキを示す表である。 この発明の実施の形態４におけるＣＭＯＳプロセスによる相補型スイッチの回路図である。 この発明の実施の形態５におけるチャネル増幅器の構成図である。 この発明の実施の形態５における信号処理装置の動作モード表である。 この発明の実施の形態６における信号処理装置の構成図である。 この発明の実施の形態７におけるチャネル増幅器、出力増幅器の構成図である。 図１８で示される回路をチャネル増幅器４１、４１ａ及び出力増幅器６１、６１ａに用いた信号処理装置の構成図である。 この発明の実施の形態１０におけるチャネル増幅器の構成図である。 この発明の実施の形態１０における信号処理装置の動作モード表である。 この発明の実施の形態１１におけるチャネル増幅器、出力増幅器の構成図である。 この発明の実施の形態１２における信号処理装置の構成図である。 この発明の実施の形態１３における信号処理装置の構成図である。 この発明の実施の形態１４における信号処理装置の構成図である。 この発明の実施の形態１５における読取制御回路における各入出力信号のタイミングチャートを示す図である。 この発明の実施の形態１６における読取制御回路における各入出力信号のタイミングチャートを示す図である。 この発明の実施の形態１７における信号処理装置の動作モード表である。 この発明の実施の形態１７における信号処理装置の動作モード表である。 この発明の実施の形態１７における信号処理装置の動作モード表である。
実施の形態１．
図１は、この発明の実施の形態１における信号処理装置の構成図である。図１においては、検出信号を出力する検出装置として、紙幣に含まれる磁気成分を検出する磁気センサ装置を用いている場合を示している。
図１において、センサ部１００は、磁気センサ装置の磁気抵抗効果（ＭＲ）素子２と磁気抵抗効果（ＭＲ）素子３とをブリッジ接続し、その両端をＭＲ用電源端子１とＧＮＤに接続し、ＭＲ素子２とＭＲ素子３との接続点である中点電圧を取り出す構成となったものが複数形成されているＭＲチップ１０をライン状に並べたものである。
読出・増幅ＩＣ２０は、センサ部１００の各ＭＲ素子２、３の中点と繋がるチャネル増幅器４と、チャネルスイッチ５と、２０チャネル程度ずつを纏めて出力する出力増幅器６と、出力バッファ７と、出力スイッチ８と、チャネルスイッチ５と出力スイッチ８の制御回路９と、センサ部１００の一番端の紙幣などの被検知物が通過しない箇所に配置されたリファレンス信号用ＭＲ素子２ａとリファレンス信号用ＭＲ素子３ａとのブリッジ接続の中点が繋がるチャネル増幅器４ａと、常にオン状態、又は、全てのチャネルスイッチ５のオン状態と同期して、オン／オフ状態を繰り返すチャネルスイッチ５ａと、出力増幅器６ａと、出力バッファ７ａと、常にオン状態、又は、全ての出力スイッチ８のオン状態と同期して、オン／オフ状態を繰り返す出力スイッチ８ａとを集積化し、出力スイッチ８の出力を併合した信号出力（ＳＩＧ）と出力スイッチ８ａの出力をリファレンス信号出力（ＲＳ）するものである。
読出・増幅ＩＣ２０の信号出力（ＳＩＧ）とリファレンス信号出力（ＲＳ）とは差動増幅器１５に入力され、差動増幅器１５の出力は、アナログディジタル変換器（ＡＤＣ）１１でディジタル変換され、ディジタル信号処理回路１２で信号処理される。
さらには、紙幣検知器１３と、紙幣検知器１３からの信号に基づきチャネル増幅器４、４ａ、チャネルスイッチ５、５ａ、出力増幅器６、６ａ及び出力スイッチ８、８ａを制御する読出制御回路１４から構成される。
図２は、この発明の実施の形態１におけるチャネル増幅器及び出力増幅器の構成図である。チャネル増幅器４、４ａ及び出力増幅器６、６ａは図２に示す構成となっており、センサ部１００の各ＭＲの中点電圧は、オペアンプＯｐ１で構成されるボルテージフォロアアンプ２０２に繋がるＳｉｇＩｎ端子２０１に入力され、その出力は、Ｏｐ３（第２のオペアンプ）、Ｃ１（第１の静電容量）、Ｒ３（第３の抵抗）、Ｒ４（第４の抵抗）、Ｒ５、Ｒ６、ＳＷ１（第１のスイッチ）、ＳＷ２（第２のスイッチ）及びＳＷ３（第３のスイッチ）で構成されるＤＣフィードバック回路２０４によりＯｐ２（第１のオペアンプ）の非反転入力端子の電位が決定される、Ｒ１（第１のインピーダンス）、Ｒ２（第２のインピーダンス部）及びＣ２（第２のインピーダンス部）から構成される反転増幅器２０３に入力され、ＳｉｇＯｕｔ端子２０５に出力される。なお、反転増幅器２０３とＤＣフィードバック回路２０４でＤＣクランプ・サーボアンプを形成している。
Ｒ５とＲ６との直列抵抗はＭＲ用電源１とＧＮＤとの間に５００Ωの抵抗を９０本直列接続した４５ｋΩの抵抗であり、スイッチ（図示しない）により、ケース１としてＲ５＝２８．５ｋΩ／Ｒ６＝１６．５ｋΩ、ケース２としてＲ５＝２２．５ｋΩ／Ｒ６＝２２．５ｋΩに切り替えられ、ＭＲ用電源１を４．５Ｖとすることで、Ｒ５とＲ６との接続点である中点電圧はケース１として１．６５Ｖ、ケース２として２．２５Ｖに設定される。
ＳＷ１〜ＳＷ３は、それぞれ読出制御回路１４で生成される制御信号であるＮＯＭ、ＳＥＲ及びＣＬＡでオン／オフ制御される。Ｏｐ２、３の電源端子は図示しないが、Ｏｐ１と同様に読出・増幅ＩＣ用電源２０６に接続されている。
この発明の実施の形態１に係る信号処理装置の動作について、図３及び図４を用いて説明する。図３は、この発明の実施の形態１における信号処理装置の動作フロー図であり、図４は、この発明の実施の形態１における信号処理装置の動作モード表である。
初期調整工程（Ｓ１）において、図４の動作モード（Ｓ１）に示すように、チャネル増幅器４、４ａ、出力増幅器６、６ａともに、図２のＳＷ１をオン、ＳＷ２とＳＷ３をオフとするとＤＣフィードバック回路２０４はボルテージフォロアアンプと同じ構成となり、Ｒ５とＲ６との中点電圧が反転増幅器２０３の非反転入力端子へ印加され、Ｒ５とＲ６との中点電圧でオフセットされ、ＳｉｇＩｎ端子２０１に入力された信号のＤＣ電位をＲ２／Ｒ１倍した出力がＳｉｇＯｕｔ端子２０５に得られる。
紙幣検知工程（Ｓ２）において、紙幣が搬送路を通過すると紙幣検知器１３がＨレベルを出力する。
中点電圧補正工程（Ｓ３）において、図４の動作モード（Ｓ３）に示すように、紙幣検知前及び紙幣と紙幣との間の紙幣未検知期間において、ＳＷ３をオン、ＳＷ１とＳＷ２をオフで動作させると、各チャネル増幅器４、４ａ及び各出力増幅器６、６ａはＳｉｇＩｎ端子２０１への入力に対するＳｉｇＯｕｔ端子２０５の電圧が、Ｒ５とＲ６との中点電圧の１．６５Ｖとなるようにフィードバックが掛かり、ＳｉｇＯｕｔ端子２０５の電圧は、１．６５Ｖのバイアス電圧で安定する。例えば、Ｃ１＝６０ｐＦとし、Ｒ４＝５００Ωの低抵抗とすると、ＳｉｇＯｕｔ端子２０５の電圧が、１．６５Ｖのバイアス電圧に安定するまでの時間は、図５に示すように約２０μ秒と短い時間で安定し、また、図６に示すようにＳｉｇＯｕｔ端子２０５に出力されるカットオフ周波数の下限が１ＭＨｚ程度以上と高いため、当該磁気センサ装置で検出する信号は通過されない。この時、ＳｉｇＯｕｔ端子２０５が１．６５Ｖに安定したときの図２のＯｐ３のＣ１の両端子間に印加されている電圧が、バイアス電位としてＣ１とＯｐ３に記憶される。その後、ＳＷ３をオフにしてこのバイアス電位の状態を保持する。なお、図５は、中点電圧補正工程におけるＳｉｇＯｕｔ端子の電圧波形を示す図であり、図６は、中点電圧補正工程のＳＷ３がオンの状態におけるチャネル増幅器及び出力増幅器の周波数特性を示す図である。
読出開始信号（ＳＩ）オン工程（Ｓ４）において、中点電圧補正工程（Ｓ３）において、読出制御回路１４から出力されるＣＬＡ信号がＬレベル（ＳＷ３オフ）になった後、読出制御回路１４から出力される読出開始信号（ＳＩ）がＨレベルになる。紙幣検知工程（Ｓ２）→中点電圧補正工程（Ｓ３）→読出開始信号（ＳＩ）オン工程（Ｓ４）になる時の各信号の変化のタイミングを図７に示す。なお、ＳＩは規定するライン数を読み出すまでライン周期ごとにＨレベルとなり、図３の読出開始信号（ＳＩ）オン工程（Ｓ４）から後述する規定ライン数読出終了判定工程（Ｓ９）が繰り返される。
ＳＷ３がオフになり、図４の（Ｓ４）〜（Ｓ９）のモードに示すようにＳＷ１〜ＳＷ３がオフされると、各チャネル増幅器４、４ａ及び各出力増幅器６、６ａは中点電圧補正工程（Ｓ３）で保持したバイアス電圧で動作する。すなわち、各チャネル増幅器４、４ａは、バイアス電圧を基準にセンサ部１００の各ＭＲ素子２、３の中点及びＭＲ素子２ａ、３ａの中点からの入力信号を増幅し、各出力増幅器６、６ａは、バイアス電圧を基準に各チャネルスイッチ５、５ａからの入力信号を増幅するので、各チャネル増幅器４、４ａ及び各出力増幅器６、６ａへの入力信号に含まれる直流成分が除かれて、増幅される。
図２のＣ１の電荷が回路等へリークしＣ１のバイアス電位が低下するとともにバイアス電圧は変化するが、紙幣サイズのものを読み取る場合、搬送速度０．５ｍ／秒〜２ｍ／秒では１００ｍ秒程度でＣ１のバイアス電位を保持できれば良く、ＭＯＳＦＥＴを用いたオペアンプであれば数十ｐＦの低静電容量で必要期間保持可能である。また、この時の図２の回路の周波数特性は図８に示すとおりで通過帯域は数Ｈｚ〜１ＭＨｚ程度となり、低周波領域の検出信号まで増幅されるので、当該磁気センサで検出する信号が増幅される。なお、図８は、信号読出時におけるチャネル増幅器及び信号読出時における出力増幅器の周波数特性を示す図である。
信号１ライン読出工程（Ｓ５）において、読出・増幅ＩＣ２０のＣＨ１〜ＣＨ３９に繋がった各ＭＲブリッジの中点電圧の直流成分を除いた信号が増幅され、制御回路９により順にチャネルスイッチ５及び出力スイッチ８がオン／オフされ、増幅された信号がＣＨ１からＣＨ３９まで順にＳＩＧ端子へシリアルデータ形式に変換されて出力される。
ＲＳに出力される読出・増幅ＩＣ２０のＣＨ４０に繋がるＭＲ素子２ａとＭＲ素子３ａとから成るＭＲブリッジ部は紙幣などの検知物が通過しないため、出力信号は直流成分＋不要成分となる。また、ＭＲ素子２ａ及びＭＲ素子３ａは、複数のＭＲ素子２及び複数のＭＲ素子３と同じセンサ部１００に構成されているため、ＣＨ４０から出力される不要成分は、ＣＨ１乃至ＣＨ３９から出力される不要成分とほぼ同相の信号となる。
不要成分抑圧工程（Ｓ６）において、図９に示すようにＳＩＧとＲＳを差動増幅器１５で差動合成することにより電源電圧変動、クロックの干渉などのＳＩＧとＲＳに同相で重畳されている不要成分が抑制される。すなわち、図９のＡ部のＣＨ１読出区間で示すように、ＳＩＧ及びＲＳに同相・同振幅の不要成分が重畳しているときは、不要成分が打ち消されて増幅された信号が差動増幅器１５から出力される。図９のＢ部のＣＨ２読出し区間で示すように、ＳＩＧ及びＲＳに同相・異振幅の不要成分が重畳しているときは、不要成分が抑圧されて増幅されることにより、Ｓ／Ｎ比が向上された信号が差動増幅器１５から出力される。なお、図９は、不要波抑圧工程における差動増幅器でＳＩＧとＲＳが差動合成されて同相の不要波が抑圧されることを示す図である。
アナログディジタル変換工程（Ｓ７）において、差動増幅器１５から出力されるアナログ信号をＡＤＣ１１においてディジタル化する。
データ一時保存工程（Ｓ８）において、ディジタル信号処理回路１２にて、アナログディジタル変換工程（Ｓ７）のデータを一時保存する。
規定ライン数読出終了判定工程（Ｓ９）において、設定したライン数(紙幣通過期間)の読出が終了するまで読出開始信号（ＳＩ）オン工程（Ｓ４）〜規定ライン数読出終了判定工程（Ｓ９）を繰り返す。終了後は次の信号処理工程（Ｓ１０）のフローへ進むのと並行して中点電圧補正工程（Ｓ２）へ戻る。
信号処理工程（Ｓ１０）において、ディジタル信号処理回路１２にて、一時保存したデータを信号処理し、磁気センサ検出データとして出力する。
このように、この発明の実施の形態１によれば、紙幣検知前及び紙幣と紙幣との間の紙幣未検知期間においては、チャネル増幅器４の出力電圧はバイアス電圧で保持され、紙幣を検知するとバイアス電圧の保持が開放され、保持されていたバイアス電圧を基準に検出信号を増幅するため、各ＭＲブリッジの中点電圧の直流成分を除いた信号が増幅され、低周波信号まで増幅された安定した出力信号が得られる。
すなわち、磁気センサ装置の各ＭＲブリッジの中点電圧の直流成分が除かれるため、この中点電圧のＣＨ間のばらつきが補正されるので、各ＣＨのＭＲブリッジをライン状に配置する場合において有効である。
また、この発明の実施の形態１によれば、チャネル増幅器４、４ａ及び出力増幅器６、６ａの静電容量は数十ｐＦの小さな容量値で構成されるため、実装面積の小さい、小型な信号処理装置が得られる。また、静電容量は数十ｐＦの小さな容量値で構成されるためＩＣの構成要素として取り込むことが可能であり、オペアンプ及び抵抗と共にＩＣチップ化されることにより、さらに小型化される。
この発明の実施の形態１では、検出素子として磁気抵抗効果素子を用いた磁気センサ装置としたが、イメージセンサ装置のように、複数の受光素子を有する検出素子について、適用しても良い。
図１において、出力バッファ７、７ａは、それぞれ出力増幅器６、６ａの出力側に設けられていたが、図１０に示すようにＳＩＧ端子と差動増幅器１５との間に出力バッファ７を、ＲＳ端子と差動増幅器１５との間に出力バッファ７ａを設けても良い。この場合、出力バッファ７の数が１個に減少するので、信号処理装置の小型化、省電力化の効果が得られる。また、出力スイッチ８、８ａのオン抵抗を、差動増幅器１５に対して見えなくする効果も得られる。
実施の形態２．
この発明の実施の形態２について、図１１及び図１２を用いて説明する。図１１は、高速信号読出時におけるチャネル増幅器の周波数特性を示す図であり、図１２は、高速信号読出時における中点電圧補正工程におけるＳｉｇＯｕｔ端子の電圧波形を示す図である。
検出信号の周波数特性が数十ｋＨｚ以上の高域側に集中している場合は、ＤＣフィードバック回路２０４をＣ１、Ｒ３の時定数で追従するサーボ動作を行うことにより、チャネル増幅器４の出力をバイアス電圧に安定させても良い。
図２の回路において、図４の※高速信号読出時に示すように、ＳＷ２を常にオンとすることにより、ＤＣフィードバック回路２０４はＣ１、Ｒ３の時定数で追従するサーボ動作を行い、チャネル増幅器４、４ａの出力は、バイアス電圧で継続的に安定される。このときの信号読出モード時の図２の回路の周波数特性は、例えば、Ｃ１＝６０ｐＦ、Ｒ３＝５ＭΩの高抵抗とすると、図１１に示すように通過帯域の下限は数十ｋＨｚ以上であり、検出信号の増幅においては十分な周波数帯域である。
サーボ動作においては、図１２に示すようにバイアス電圧の安定までの時間が数百μ秒と長いため、数十μ秒の短時間でバイアス電圧を安定化させるためには、ＳＷ３をオンする図４のＳ２’のモードとする。
すなわち、紙幣未検知期間においては、ＳＷ１をオフ状態とし、ＳＷ２をオン状態とすることにより、ＤＣフィードバック回路２０４をサーボ動作させ、さらにＳＷ３をオン状態とすることにより、短時間でチャネル増幅器４、４ａの出力はバイアス電圧に保持され、図２の回路の周波数特性は、図６の周波数特性と同様の特性となるため、当該磁気センサ装置で検出する信号はチャネル増幅器４、４ａを通過されない。
紙幣検知期間において、ＳＷ３をオフ状態に切り替えることにより、ＤＣフィードバック回路２０４をサーボ動作させつつ、図２の回路の周波数特性は図１１に示すように通過帯域は数十ｋＨｚ〜１ＭＨｚ程度となるので、チャネル増幅器４、４ａの出力がバイアス電圧を基準にセンサ部１００の各ＭＲ素子２、３の中点及びＭＲ素子２ａ、３ａの中点からの入力信号が増幅された信号が出力され、各ＭＲ素子２、３から成るＭＲブリッジ及びＭＲ素子２ａ、３ａから成るＭＲブリッジの中点電圧の直流成分を除いた安定した出力信号が得られる。
読出・増幅ＩＣ２０の出力増幅器６、６ａは、Ｓ２’、Ｓ３’においては、それぞれＳ２、Ｓ３と同様に動作させ、Ｓ４’〜Ｓ９’の信号読出においては、チャネル増幅器４、４ａ及びチャネルスイッチ５、５ａのバラツキにより各チャネルを順に読み出す際の不安定動作を回避するため、ＤＣフィードバック回路２０４はＤＣフィードバックを行わない固定バイアスモードで動作させる。
この発明の実施の形態２によれば、チャネル増幅器４の出力は、ＤＣフィードバック回路２０４のサーボ動作により、紙幣未検知期間及び紙幣検知期間の共に継続的にバイアス電圧で安定された状態で、バイアス電圧を基準に検出信号が増幅された信号が出力され、各ＭＲブリッジの中点電圧の直流成分を除いた安定した出力信号が得られる。
実施の形態３．
この発明の実施の形態３について、図１３を用いて説明する。図１３は、この発明の実施の形態３における差動増幅器出力の中点バラツキを示す表であり、図１の信号処理装置において、初段のチャネル増幅器４、４ａ、２段目の出力増幅器６、６ａ及び三段目の差動増幅器１５のそれぞれの利得配分に対する信号読出時における差動増幅器１５出力の中点電圧のバラツキを示している。
図１３に示すように、初段のチャネル増幅器４、４ａの利得を出力増幅器６、６ａや差動増幅器１５より大きくすることにより、図２に示す回路において、図４のＳ３及びＳ３’の中点電圧補正時に、Ｏｐ３の演算増幅器の動作により、Ｏｐ３の反転入力端子に入力されるＳｉｇＯｕｔ端子２０５の電圧が、Ｏｐ３の非反転入力端子に入力されるＲ５−Ｒ６の中点電圧と同じとなるとなるようにＯｐ３の出力電圧が決まるため、Ｏｐ１、及び、Ｏｐ２のＤＣオフセットは見えなくなるが、Ｏｐ３自体のＤＣオフセットは補正されず、ＳｉｇＯｕｔ端子２０５の電圧はＯｐ３のＤＣオフセット分、Ｒ５−Ｒ６の中点電圧から変動し、後段の増幅器の利得でその変動は利得倍され、図４のＳ４〜Ｓ９及びＳ４’〜Ｓ９’の信号読出の動作モード時に補正されずに残るため、あるトータル利得を実現する場合に初段のチャネル増幅器において増幅を担うＯｐ２の利得配分を大きくして、後段の利得を下げることで、変動の増幅を抑制でき、図１の差動増幅器１５出力における変動量（中点電圧バラツキ）を抑える効果がある。同様の仕組みが出力増幅器６、６ａのＯｐ３のＤＣオフセットによる変動と差動増幅器１５の利得にも当てはまり、差動増幅器１５の利得を低くすると、チャネル増幅器４、４ａ、及び、出力増幅器６、６ａのそれぞれのＯｐ３のＤＣオフセットにより変動の増幅を抑えることが可能である。
実施の形態４．
この発明の実施の形態４について、図１４を用いて説明する。図１４は、図２におけるＳＷ３の回路であり、ＳＷ−ＣＯＮＴ端子にＣＬＡ信号が入力することにより、ＶＩＮ−ＶＯＵＴ間がオン／オフする。
ＳＷ３を図１４に示すＣＭＯＳプロセスによる半導体で形成されたＮ形ＭＯＳＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＰ形ＭＯＳＦＥＴを組み合わせた相補型などのスイッチとすることにより、Ｓ３の中点電圧補正の動作モード時のＳＷ３のオン→オフのスイッチングによるコンデンサＣ１に蓄えられた電荷の変動を抑えられ、ＳｉｇＯｕｔ端子２０５の電圧変動が抑制され、図１における差動増幅器１５出力における変動量（中点電圧バラツキ）を抑える効果がある。
実施の形態５．
この発明の実施の形態５について、図１５、図１６を用いて説明する。図１５は、この発明の実施の形態５におけるチャネル増幅器の構成図であり、図１６は、この発明の実施の形態５における信号処理装置の動作モード表である。図１５は、図２の回路に、ボルテージフォロアアンプ２０２の出力とＳｉｇＯｕｔ端子２０５との間をオン／オフするＳＷ５と、ＤＣフィードバック回路２０４の出力とＳｉｇＯｕｔ端子２０５との間をオン／オフするＳＷ４とが追加されたチャネル増幅器である。図１５において、図２と同一の構成要素には同一符号を付し、その説明を省略する。
図１６は、図１の信号処理装置において、チャネル増幅器４、４ａに図１５の回路を用いた信号処理装置の動作モード表である。
図１３に示すように、初段のチャネル増幅器４、４ａの利得を出力増幅器６、６ａや差動増幅器１５より大きくしたとき、初期調整時には信号処理装置の利得は数十倍で対応可能なため、チャネル増幅器を図１５に示す回路とし、図１６のように制御し、Ｓ１の初期調整時、図１５のＯｐ２をバイパスさせることでチャネル増幅器の利得を下げ、回路の飽和を防げる。また、チャネル増幅器のＯｐ２、Ｏｐ３はこの時不要となるため、Ｏｐ２及びＯｐ３のバイアスをオフすることにより消費電流が低減される効果もある。
実施の形態６．
この発明の実施の形態６について、図１７を用いて説明する。図１７は、この発明の実施の形態６における信号処理装置の構成図であり、図１のチャネルスイッチ５ａを変更し、チャネル増幅器４ａの出力を出力増幅器６ａの入力及び出力増幅器６の入力の両方に接続できるようにチャネルスイッチ５ｂとチャネルスイッチ５へ接続に変更したものである。図１７において、図１と同一の構成要素には同一符号を付し、その説明を省略する。
図１７の読出・増幅ＩＣ２１の回路とすることにより、ＲＳ出力に繋がるＣＨ４０はＳＩＧにも繋がっており、また、ＲＳ出力用のチャネルスイッチ５ｂがＲＳＯＮＬ信号でオン／オフが切り替えられるようになっているため、リファレンス信号用ＭＲ素子３ａと繋がる場合のみ、チャネルスイッチ５ｂをオンとし、読出・増幅ＩＣ２１の１品種のＩＣとＭＲチップ１０を多数並べることで多チャンネルのセンサが構成される。また、ＲＳＯＮＬ信号は“Ｌ”レベルの時にオン、“Ｈ”レベルの時にオフとし、図１７に示すようにＩＣ内部で本端子をプルアップしておくことで、リファレンス信号用ＭＲ素子３ａと繋がる場合のみ本端子を接地すれば良く、実装も容易である効果もある。
実施の形態７．
この発明の実施の形態７について、図１８を用いて説明する。図１８は、この発明の実施の形態７におけるチャネル増幅器、出力増幅器の構成図である。図１８は、図１において高速信号読出が要求されない信号処理装置において使用されるチャネル増幅器の構成図である。図１８において、図２と同一の構成要素には同一符号を付し、その説明を省略する。
検出信号の周波数特性が数十ｋＨｚ以上の高域側に集中することがない場合は、サーボ動作を行うことがないため、図１８のようにサーボ用の時定数とするための抵抗（図２のＲ３＝５ＭΩ）とスイッチ（図２のＳＷ２）を省略することにより、回路の小型化を図ることが可能となる。図２のＳＷ２を省略したことにより、図１８において、ＳＷ２は図２のＳＷ３に相当する。なお、検出信号の周波数特性が数十ｋＨｚ以上の高域側に集中する場合でも、出力増幅器はサーボ動作させないため出力増幅器は図１８の構成とすることが可能である。また、図１５の回路においても同様にして小型化を図ることが可能である。
実施の形態８．
図１９は、図１８で示される回路をチャネル増幅器４１、４１ａ及び出力増幅器６１、６１ａに用いた信号処理装置の構成図である。図１０と同一の構成要素には同一符号を付し、その説明を省略する。図１９の信号処理装置において、チャネル増幅器４１、４１ａ及び出力増幅器６１、６１ａ並びに差動増幅器１５の利得配分を、この発明の実施の形態３の図１３と同様に、チャネル増幅器４１、４１ａの利得が出力増幅器６１、６１ａや差動増幅器１５より高くすることにより、この発明の実施の形態３と同様に作用効果により、差動増幅器１５出力における変動量（中点電圧バラツキ）を抑える効果がある。
実施の形態９．
図１８で示されるチャネル増幅器４１、４１ａ及び出力増幅器６１、６１ａのＳＷ２に、図１４で示されるＣＭＯＳプロセスによる半導体で形成されたＮ形ＭＯＳＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＰ形ＭＯＳＦＥＴを組み合わせた相補型スイッチを用いることにより、この発明の実施の形態４と同様に、Ｓ３の紙幣検知の動作モード時のＳＷ２のオン→オフのスイッチングによるコンデンサＣ１に蓄えられた電荷の変動を抑えられ、ＳｉｇＯｕｔ端子２０５の電圧変動が抑制され、図１９における差動増幅器１５出力における変動量（中点電圧バラツキ）を抑える効果がある。
実施の形態１０．
この発明の実施の形態１０について、図２０、図２１を用いて説明する。図２０は、この発明の実施の形態１０におけるチャネル増幅器の構成図であり、図２１は、この発明の実施の形態５における信号処理装置の動作モード表である。図２０は、図１８の回路に、ボルテージフォロアアンプ２０２の出力とＳｉｇＯｕｔ端子２０５との間をオン／オフするＳＷ４と、ＤＣフィードバック回路２０４の出力とＳｉｇＯｕｔ端子２０５との間をオン／オフするＳＷ３とが追加されたチャネル増幅器である。図２０において、図１８と同一の構成要素には同一符号を付し、その説明を省略する。
図２１は、図１９の信号処理装置において、チャネル増幅器４１、４１ａに図２０の回路を用いた信号処理装置の動作モード表である。
この発明の実施の形態５と同様に、図１３に示すように、初段のチャネル増幅器４１、４１ａの利得を出力増幅器６１、６１ａや差動増幅器１５より大きくしたとき、初期調整時には信号処理装置の利得は数十倍で対応可能なため、チャネル増幅器を図２０に示す回路とし、図２１のように制御し、Ｓ１の初期調整時、図２０のＯｐ２をバイパスさせることでチャネル増幅器の利得を下げ、回路の飽和を防げる。また、チャネル増幅器のＯｐ２、Ｏｐ３はこの時不要となるため、Ｏｐ２及びＯｐ３のバイアスをオフすることにより消費電流が低減される効果もある。
実施の形態１１．
この発明の実施の形態１１について、図２２を用いて説明する。図２２は、この発明の実施の形態１１におけるチャネル増幅器及び出力増幅器の構成図であり、図１８から抵抗Ｒ２に並列に接続されているコンデンサＣ２を削除したものである。所定の位相余裕での動作で、性能を満足する場合には、コンデンサＣ２を省略することができ、回路の小型化の効果が得られる。なお、コンデンサＣ２の省略は、図２、図１５及び図２０の回路についても同様の作用効果が得られる。
実施の形態１２．
この発明の実施の形態１２について、図２３を用いて説明する。図２３は、この発明の実施の形態１２における信号処理装置の構成図である。図２３において、図１０と同一の構成要素には同一符号を付し、その説明を省略する。
図１０（この発明の実施の形態１）においては、ＣＨ４０の出力信号は、ＲＳ信号として差動増幅器１５に入力し、同相の不要波成分の除去信号として使用されていたが、電源電圧変動、クロックの干渉などの同相の不要波成分が小さい場合や、信号処理装置の出力信号に、この発明の実施の形態１で実現されるＳ／Ｎ比が要求されない場合においては、図２３に示すように、ＣＨ４０の出力信号も出力増幅器６に入力され、この発明の実施の形態１と同様の動作により、ＳＩＧ端子にＣＨ１からＣＨ４０までのシリアルデータが出力される。
この発明の実施の形態１においては、ＭＲチップ１０のＣＨ１〜ＣＨ４０の内、１つのＣＨはＲＳ信号用に使用していたが、この発明の実施の形態１２においては、ＭＲチップ１０の全てのＣＨがＳＩＧ信号として使用されるので、紙幣等の被検知物の解像度の向上や読取範囲の拡大が可能となる。また、ＲＳ信号用の回路を削除することで小型化が可能となる。
実施の形態１３．
この発明の実施の形態１３について、図２４を用いて説明する。図２４は、この発明の実施の形態１３における信号処理装置の構成図である。図２４において、図１９と同一の構成要素には同一符号を付し、その説明を省略する。
図１９（この発明の実施の形態８）においては、ＣＨ４０の出力信号は、ＲＳ信号として差動増幅器１５に入力し、同相の不要波成分の除去信号として使用されていたが、電源電圧変動、クロックの干渉などの同相の不要波成分が小さい場合や、信号処理装置の出力信号に、この発明の実施の形態１で実現されるＳ／Ｎ比が要求されない場合においては、図２４に示すように、ＣＨ４０の出力信号も出力増幅器６に入力され、この発明の実施の形態８と同様の動作により、ＳＩＧ端子にＣＨ１からＣＨ４０までのシリアルデータが出力される。
この発明の実施の形態８においては、ＭＲチップ１０のＣＨ１〜ＣＨ４０の内、１つのＣＨはＲＳ信号用に使用していたが、この発明の実施の形態１３においては、ＭＲチップ１０の全てのＣＨがＳＩＧ信号として使用されるので、紙幣等の被検知物の解像度の向上や読取範囲の拡大が可能となる。また、ＲＳ信号用の回路を削除することで小型化が可能となる。
実施の形態１４．
この発明の実施の形態１４について、図２５を用いて説明する。図２５は、この発明の実施の形態１４における信号処理装置の構成図であり、図１７（この発明の実施の形態６）において、図１８（この発明の実施の形態７）で示される回路をチャネル増幅器４１、４１ａ及び出力増幅器６１、６１ａに用いた信号処理装置の構成図である。図２５において、図１７と同一の構成要素には同一符号を付し、その説明を省略する。
この発明の実施の形態１４の動作は、この発明の実施の形態６、７と同様であり、この発明の実施の形態６、７と同様の作用効果が得られる。
実施の形態１５．
この発明の実施の形態１５について、図２６を用いて説明する。図２６は、この発明の実施の形態１５における読取制御回路における各入出力信号のタイミングチャートを示す図であり、図７（この発明の実施の形態１）において、チャネル増幅器と出力増幅器を制御するクランプ信号を独立させ、出力増幅器用のクランプ信号が、チャネル増幅器用のクランプ信号よりも後にオフするようにしている。
図２６のタイミングチャートすることにより、チャネル増幅器のクランプ動作がオフした後に、出力増幅器のクランプ動作がオフするので、信号処理装置が安定に動作する効果がある。
実施の形態１６．
この発明の実施の形態１６について、図２７を用いて説明する。図２７は、この発明の実施の形態１６における読取制御回路における各入出力信号のタイミングチャートを示す図であり、図７（この発明の実施の形態１）において、チャネル増幅器と出力増幅器を制御するクランプ信号を独立させ、出力増幅器用のクランプ信号が、チャネル増幅器用のクランプ信号よりも前にオフするようにしている。
図２７のタイミングチャートすることにより、出力増幅器のクランプ動作がオフした後に、チャネル増幅器のクランプ動作がオフするので、信号処理装置が安定に動作する効果がある。
実施の形態１７．
この発明の実施の形態１７について、図２８〜図３０を用いて説明する。図２８は、図４（この発明の実施の形態１）において出力増幅器のクランプ信号（ＣＬＡ）をオフに固定した信号処理装置の動作モード表であり、図２９は、図１６（この発明の実施の形態５）において出力増幅器のクランプ信号（ＣＬＡ）をオフに固定した信号処理装置の動作モード表であり、図３０は、図２１（この発明の実施の形態１０）において出力増幅器のクランプ信号（ＣＬＡ）をオフに固定した信号処理装置の動作モード表である。
チャネル間ばらつきに比較的余裕がある場合においては、この発明の実施の形態１７の動作モード表で信号処理装置を動作させる場合、出力増幅器のＣ１とＳＷ１と、ＳＷ２〜ＳＷ３（図２）、ＳＷ２（図１８、図２２）とそれに直列に接続されている抵抗が不要となるので、回路の小型化が可能となる。
１・・電源端子
２、２ａ、３、３ａ・・磁気抵抗効果（ＭＲ）素子
４、４ａ、４１、４１ａ・・チャネル増幅器
５、５ａ、５ｂ・・チャネルスイッチ
６、６ａ、６１、６１ａ・・出力増幅器
７、７ａ・・出力バッファ
８、８ａ・・出力スイッチ
９・・制御回路
１０・・ＭＲチップ
１１・・アナログディジタル変換器
１２・・ディジタル信号処理回路
１３・・紙幣検知器
１４・・読出制御回路
１５・・差動増幅器
２０、２１・・読出・増幅ＩＣ
１００・・センサ部
２０１・・ＳｉｇＩｎ端子
２０２・・ボルテージフォロアアンプ
２０３・・反転増幅器
２０４・・ＤＣフィードバック回路
２０５・・ＳｉｇＯｕｔ端子
２０６・・電源端子

Claims (48)

  1. 入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続された第１のスイッチと、
    直列に接続された第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    直列に接続された第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗とを備えた信号処理装置。
  2. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第２のスイッチがオフ状態であり前記第３のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項１に記載の信号処理装置。
  3. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチがオフ状態であり前記第２のスイッチ及び前記第３のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項１に記載の信号処理装置。
  4. 前記第３のスイッチは、Ｎ形ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＰ形ＭＯＳＦＥＴを用いた相補型スイッチであり、
    前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第２のスイッチがオフ状態であり前記第３のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項１に記載の信号処理装置。
  5. 前記第３のスイッチは、Ｎ形ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＰ形ＭＯＳＦＥＴを用いた相補型スイッチであり、
    前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチがオフ状態であり前記第２のスイッチ及び前記第３のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項１に記載の信号処理装置。
  6. 入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続された第１のスイッチと、
    直列に接続された第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    直列に接続された第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗と、
    前記第１のオペアンプの出力端子に直列に接続された第４のスイッチと、
    前記第１のインピーダンスの入力側と前記第４のスイッチの出力側との間に接続された第５のスイッチとを備えた信号処理装置。
  7. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第２のスイッチ及び前記第５のスイッチがオフ状態であり前記第３のスイッチ及び前記第４のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
    前記第５のスイッチがオン状態であり前記第４のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項６に記載の信号処理装置。
  8. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第５のスイッチがオフ状態であり前記第２のスイッチ及び前記第３のスイッチ及び前記第４のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
    前記第５のスイッチがオン状態であり前記第４のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項６に記載の信号処理装置。
  9. 入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続された第１のスイッチと、
    直列に接続された第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗とを備えた信号処理装置。
  10. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチがオフ状態であり前記第２のスイッチがオン状態から、前記第２のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項９に記載の信号処理装置。
  11. 前記第２のスイッチは、Ｎ形ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＰ形ＭＯＳＦＥＴを用いた相補型スイッチであり、
    前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチがオフ状態であり前記第２のスイッチがオン状態から、前記第２のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項９に記載の信号処理装置。
  12. 入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続された第１のスイッチと、
    直列に接続された第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    前記第１のオペアンプの出力端子に直列に接続された第３のスイッチと、
    前記第１のインピーダンスの入力側と前記第３のスイッチ出力側との間に接続された第４のスイッチとを備えた信号処理装置。
  13. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第４のスイッチがオフ状態であり前記第２のスイッチ及び前記第３のスイッチがオン状態から、前記第２のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
    前記第４のスイッチがオン状態であり前記第３のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項１２に記載の信号処理装置。
  14. 被検出体が通過する通過部と、
    １つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプ・サーボアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記参照信号が増幅された前記ＤＣクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記ＤＣクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記ＤＣクランプ・サーボアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗とを具備した信号処理装置。
  15. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第２のスイッチがオフ状態であり前記第３のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項１４に記載の信号処理装置。
  16. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチがオフ状態であり前記第２のスイッチ及び前記第３のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項１４に記載の信号処理装置。
  17. 前記第３のスイッチは、Ｎ形ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＰ形ＭＯＳＦＥＴを用いた相補型スイッチであり、
    前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第２のスイッチがオフ状態であり前記第３のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項１４に記載の信号処理装置。
  18. 前記第３のスイッチは、Ｎ形ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＰ形ＭＯＳＦＥＴを用いた相補型スイッチであり、
    前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチがオフ状態であり前記第２のスイッチ及び前記第３のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項１４に記載の信号処理装置。
  19. 被検出体が通過する通過部と、
    １つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプ・サーボアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記参照信号が増幅された前記ＤＣクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記ＤＣクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記ＤＣクランプ・サーボアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗と、
    前記第１のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン／オフする第４のスイッチと、
    前記第１のインピーダンスの入力側と前記第４のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン／オフする第５のスイッチとを具備した信号処理装置。
  20. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第２のスイッチ及び前記第５のスイッチがオフ状態であり前記第３のスイッチ及び前記第４のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
    前記第５のスイッチがオン状態であり前記第４のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項１９に記載の信号処理装置。
  21. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第５のスイッチがオフ状態であり前記第２のスイッチ及び前記第３のスイッチ及び前記第４のスイッチがオン状態から、前記第３のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
    前記第５のスイッチがオン状態であり前記第４のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項１９に記載の信号処理装置。
  22. 前記ＤＣクランプ・サーボアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項１４〜請求項２１のいずれかに記載の信号処理装置。
  23. 被検出体が通過する通過部と、
    １つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記参照信号が増幅された前記ＤＣクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記ＤＣクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記ＤＣクランプアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗とを具備した信号処理装置。
  24. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチがオフ状態であり前記第２のスイッチがオン状態から、前記第２のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項２３に記載の信号処理装置。
  25. 前記第２のスイッチがＮ形ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とＰ形ＭＯＳＦＥＴを用いた相補型スイッチであり、
    前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチがオフ状態であり前記第２のスイッチがオン状態から、前記第２のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力される請求項２３に記載の信号処理装置。
  26. 被検出体が通過する通過部と、
    １つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記参照信号が増幅された前記ＤＣクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記ＤＣクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記ＤＣクランプアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    前記第１のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン／オフする第３のスイッチと、
    前記第１のインピーダンスの入力側と前記第３のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン／オフする第４のスイッチとを具備した信号処理装置。
  27. 前記第１のオペアンプの出力端子が前記基準電圧に保持される前記第１のスイッチ及び前記第４のスイッチがオフ状態であり前記第２のスイッチ及び前記第３のスイッチがオン状態から、前記第２のスイッチがオフ状態に切り替わることにより、前記第１のオペアンプの出力端子は、前記基準電圧を基準とし、前記入力信号を所定の値で増幅された信号が出力され、
    前記第４のスイッチがオン状態であり前記第３のスイッチがオフ状態にある場合において、前記入力信号が出力される請求項２６に記載の信号処理装置。
  28. 前記ＤＣクランプアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項２３〜請求項２７のいずれかに記載の信号処理装置。
  29. 前記第２のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項１〜請求項２８のいずれかに記載の信号処理装置。
  30. 前記第２のインピーダンスは、抵抗で構成されている請求項１〜請求項２８のいずれかに記載の信号処理装置。
  31. 被検出体が通過する通過部と、
    １つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプ・サーボアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記参照信号が増幅された前記ＤＣクランプ・サーボアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記ＤＣクランプ・サーボアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記参照信号が入力されるＤＣクランプ・サーボアンプの出力が、
    参照信号出力制御信号に基づきオン／オフする、前記参照信号が入力されるＤＣクランプ・サーボアンプの出力に直列に接続されたスイッチと、
    前記パラレル・シリアル変換部とへ出力される信号処理装置。
  32. 前記ＤＣクランプ・サーボアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗とを具備した請求項３１に記載の信号処理装置。
  33. 前記ＤＣクランプ・サーボアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗と、
    前記第１のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン／オフする第４のスイッチと、
    前記第１のインピーダンスの入力側と前記第４のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン／オフする第５のスイッチとを具備した請求項３１に記載の信号処理装置。
  34. 前記ＤＣクランプ・サーボアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項３１に記載の信号処理装置。
  35. 前記第２のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項３２〜請求項３４のいずれかに記載の信号処理装置。
  36. 前記第２のインピーダンスは、抵抗で構成されている請求項３２〜請求項３４のいずれかに記載の信号処理装置。
  37. 被検出体が通過する通過部と、
    前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプ・サーボアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記ＤＣクランプ・サーボアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗とを具備した信号処理装置。
  38. 被検出体が通過する通過部と、
    前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプ・サーボアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプ・サーボアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記ＤＣクランプ・サーボアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第３のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第４の抵抗と、
    前記第１のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン／オフする第４のスイッチと、
    前記第１のインピーダンスの入力側と前記第４のスイッチの出力側との間に接続され前記アンプ制御信号に基づきオン／オフする第５のスイッチとを具備した信号処理装置。
  39. 被検出体が通過する通過部と、
    前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記ＤＣクランプアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗とを具備した信号処理装置。
  40. 被検出体が通過する通過部と、
    前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記シリアルデータが入力され、所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記ＤＣクランプアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    前記第１のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン／オフする第３のスイッチと、
    前記第１のインピーダンスの入力側と前記第３のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン／オフする第４のスイッチとを具備した信号処理装置。
  41. 前記第２のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項３７〜請求項４０のいずれかに記載の信号処理装置。
  42. 前記第２のインピーダンスは、抵抗で構成されている請求項３７〜請求項４０のいずれかに記載の信号処理装置。
  43. 被検出体が通過する通過部と、
    １つは前記通過部の外に設けられ参照信号を出力し、他は前記通過部に設けられ前記検出体に含まれる情報を検出信号として出力する複数の検出素子と、
    前記被検出体の前記通過部への進入を検知する検知手段と、
    前記検知手段から出力される検知信号が入力される制御部と、
    複数の前記検出素子にそれぞれ接続され、前記検出素子から出力された参照信号又は検出信号を入力信号とし、前記制御部から出力されるアンプ制御信号に基づき、前記入力信号を所定の基準電圧を基準として所定の値で増幅し出力する複数のＤＣクランプアンプと、
    前記制御部から出力される信号制御信号に基づき、前記検出信号が増幅された前記ＤＣクランプアンプのそれぞれからの出力信号を併合し、シリアルデータに変換して出力するパラレル・シリアル変換部と、
    前記参照信号が増幅された前記ＤＣクランプアンプの出力信号と前記シリアルデータとが入力され、前記参照信号が増幅された前記ＤＣクランプアンプの出力信号と前記シリアルデータとの差分を所定の値で増幅して出力する差動増幅器と、
    この差動増幅器の出力信号をディジタル信号に変換して信号処理するディジタル信号処理部とを備え、
    前記参照信号が入力されるＤＣクランプアンプの出力が、
    参照信号出力制御信号に基づきオン／オフする、前記参照信号が入力されるＤＣクランプアンプの出力に直列に接続されたスイッチと、
    前記パラレル・シリアル変換部とへ出力される信号処理装置。
  44. 前記ＤＣクランプアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗とを具備した請求項４３に記載の信号処理装置。
  45. 前記ＤＣクランプアンプは、
    前記入力信号が第１のインピーダンスを介して反転入力端子に入力される第１のオペアンプと、
    この第１のオペアンプの反転入力端子に一方が接続され、前記第１のオペアンプの出力端子に他方が接続された第２のインピーダンスと、
    前記基準電圧が非反転入力端子に入力され、出力端子が前記第１のオペアンプの非反転入力端子に接続された第２のオペアンプと、
    この第２のオペアンプの反転入力端子に一方が接続され、前記第２のオペアンプの出力端子に他方が接続された第１の静電容量と、
    この第１の静電容量に並列に接続され、前記アンプ制御信号に基づきオン／オフする第１のスイッチと、
    直列に接続された、前記アンプ制御信号に基づきオン／オフする第２のスイッチを介して、前記第１のオペアンプの出力端子に一方が接続され、前記第２のオペアンプの反転端子に他方が接続された第３の抵抗と、
    前記第１のオペアンプの出力端子に直列に接続され、前記アンプ制御信号に基づきオン／オフする第３のスイッチと、
    前記第１のインピーダンスの入力側と前記第３のスイッチ出力側との間に接続され前記アンプ制御信号に基づきオン／オフする第４のスイッチとを具備した請求項４３に記載の信号処理装置。
  46. 前記ＤＣクランプアンプは、利得が前記パラレル・シリアル変換部及び前記差動増幅器より大きい請求項４３に記載の信号処理装置。
  47. 前記第２のインピーダンスは、抵抗と静電容量との並列回路で構成されている請求項４４〜請求項４６のいずれかに記載の信号処理装置。
  48. 前記第２のインピーダンスは、抵抗で構成されている請求項４４〜請求項４６のいずれかに記載の信号処理装置。
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