JP6067198B1 - 半導体集積回路、センサ読取装置及びセンサ読取方法 - Google Patents

Abstract

センサ読取装置において、センサアレイ（１１）に含まれる各センサ素子からのセンサ信号を増幅して出力する機能を有するＩＣチップ（１０）は、各センサ素子に接続された複数のチャネルアンプ（１１１−１〜ｎ）を備える。出力スイッチ（１１４）が導通され、ＩＣチップ（１０）が出力状態にあるときは、チャネルスイッチ（１１２−１〜ｎ）を順次切り替えて、チャネルアンプ（１１１−１〜ｎ）からセンサ増幅信号を順次出力する。出力スイッチ（１１４）が遮断され、ＩＣチップ（１０）が非出力状態にあるときに、チャネルアンプ（１１１−１〜ｎ）のオペアンプのバイアス電流を低減させて低消費電力状態とするとともに、オペアンプの利得を低減する。

Description

本発明は、複数のセンサ素子から成るセンサアレイから取り出された電気信号を順次読み取る機能を有する半導体集積回路、センサ読取装置及びセンサ読取方法に関する。

従来より、複数のセンサ素子を一列に並べて構成されたセンサアレイを用いて画像を読み取る技術が活用されている。紙などに磁気インクで印刷された磁気情報を読取るための磁気読取装置においては、センサ素子として磁気を電気情報に変換するＭＲ（Magnetro Resistive：磁気抵抗）センサが用いられる。各センサ素子に対し１つずつ接続されたチャネルアンプの出力をスイッチで順次選択することで画像を読み取ることができる。

このような読取装置において、センサ素子から出力される電気信号の振幅は微弱である。このため、その電気信号を増幅するチャネルアンプは、大きな利得により信号レベルを高くするとともに、アンプで発生する雑音レベルを低く抑えて高いＳＮＲ（Signal to Noise Ratio：信号対雑音比）を確保する必要がある。また、チャネルアンプにおいて、センサ素子の出力信号から直流成分を除いて高いＳＮＲを得る技術も知られている（例えば、特許文献１）。

ここで、チャネルアンプは低雑音化を実現するためバイアス電流が高くなっている。チャネルアンプはセンサ素子の個数だけ必要とされるため、例えばチャネルアンプのバイアス電流を１ｍＡ、電源電圧を５Ｖとすると、５００個のセンサ素子を用いる装置においては、消費電流は５００ｍＡ、消費電力としては２．５Ｗに達する。これにより、装置に電力を供給する電源の高容量化に伴う高コスト化や、装置の発熱により装置内部に搭載される部品の寿命低下を引き起こすという問題があった。

これらの問題に対し、チャネルアンプの出力に接続されたスイッチが導通状態にあるチャネルアンプのみを駆動状態とし、それ以外の時は低消費電力状態とする制御を行うことで平均消費電力を低減する技術が提案されている（例えば、特許文献２）。この消費電力の低減は、チャネルアンプを構成するオペアンプのバイアス源の電圧値を通常の駆動状態に対し低い値とすることで実現できると説明している。

特開２０１３−３８７６４号公報 特開昭５９−１５４５１１号公報

各チャネルアンプを構成するオペアンプが入力段に差動対トランジスタを備える場合、オペアンプの非反転入力端子と反転入力端子の間に、２つのトランジスタの閾値電圧のずれに起因するオフセット電圧を持つことがある。通常はこのオフセット電圧を０にするようにオペアンプの非反転入力端子に接続する電圧源の電圧値を調整している。

しかし、電圧源の電圧値の調整は、オペアンプが駆動状態の時に行われているため、オペアンプが低消費電力の状態においては、オペアンプのオフセット電圧が駆動状態の値に対し変動し、その結果生じたオフセット電圧がチャネルアンプの大きな利得で増幅される。このため、出力段のオフセット電圧は電源電圧を超過する値となり、オペアンプの出力は電源と同じ電圧を出力する（以下、”張り付く”と表現する）。このとき、オペアンプ内部のトランジスタがオフ又は非飽和状態になる等、異常な状態となる。

このような状態からチャネルアンプが駆動状態に制御されると、オフしたトランジスタが再びオンするまでに時間を要し、チャネルアンプの応答時間が増大する。その結果、走査に必要な収束時間の要求をオーバーするため、クロックの周波数を下げる等の対応が必要となり動作スピードが低下してしまうという問題があった。

本発明では、上記事情に鑑みてなされたものであり、動作スピードの低下を伴わず低消費電力化を実現することが可能な半導体集積回路を提供することを目的とする。

上記目的を達成するため、本発明の半導体集積回路は、複数のセンサ素子から入力されるセンサ信号をそれぞれ増幅する複数の第１増幅器と、複数の第１増幅器の出力に接続され、導通又は遮断の切り替えを行う複数の第１スイッチと、第１スイッチを介して第１増幅器から出力されるセンサ増幅信号を、外部出力端子に対して導通又は遮断の切り替えを行う第２スイッチと、を備える。
さらに、第２スイッチが導通している時に、複数の第１増幅器の出力信号を１つずつ順次出力するように第１スイッチの切り替えを行い、第２スイッチが遮断している時に、複数の第１増幅器のうち少なくとも１つ以上の第１増幅器に対してバイアス電流及び利得を第２スイッチが導通している時の第１設定値より低い第２設定値にする制御を行う制御回路と、を備える。

本発明によれば、動作スピードの低下を伴わず低消費電力化を実現することが可能となる。

実施の形態１に係るセンサ読取装置の構成を示すブロック図である。 実施の形態１に係るＩＣチップの内部構成を示す図である。 実施の形態１に係るチャネルアンプの回路構成を示す図である。 オペアンプの回路構成を示す図である。 実施の形態１に係るセンサ読取装置の動作シーケンスである。 実施の形態１に係るＩＣチップのタイミングチャートである。 実施の形態２に係るセンサ読取装置の動作シーケンスである。 実施の形態２に係るＩＣチップのタイミングチャートである。 実施の形態３に係るチャネルアンプの回路構成を示す図である。 実施の形態４に係るＩＣチップの内部構成を示す図である。 実施の形態４に係るＩＣチップのタイミングチャートである。 他の実施の形態に係るチャネルアンプの回路構成を示す図である。 他の実施の形態に係るチャネルアンプの回路構成を示す図である。

実施の形態１．
本発明の実施の形態１に係るセンサ読取装置１の構成を図１に示す。センサ読取装置１は、図１に示すように、複数のセンサ素子を一列に並べたセンサアレイ１１，２１，３１，４１と、各センサ素子から出力されるセンサ信号を増幅して出力する機能を有するＩＣ（Integrated Circuit：半導体集積回路）チップ１０，２０，３０，４０とを備える。ＩＣチップ１０，２０，３０，４０は、外部から供給されるクロック信号に同期し、かつトリガ信号に対し予め定めた遅延時間経過後に、各センサアレイから入力されるセンサ信号を増幅したセンサ増幅信号を順次選択し出力する。

センサアレイ１１，２１，３１，４１は、それぞれｎ個のセンサ素子を有する。センサアレイ１１，２１，３１，４１に備えられた各センサ素子は、任意の情報を検出する任意の素子であり、互いに同等の性能を有する。本実施の形態では、各センサ素子が、紙などに磁気インクで印刷された磁気情報を検出し、磁気情報を電気情報に変換するＭＲ（Magnetro Resistive：磁気抵抗）センサから構成される場合について説明する。

ＩＣチップ１０，２０，３０，４０は、センサアレイ１１，２１，３１，４１それぞれのｎ個（ｎは２以上の整数）のセンサ素子から出力される電気信号（センサ信号）を増幅して順次出力する。ＩＣチップ１０，２０，３０，４０は、それぞれトリガ入力端子１０１，２０１，３０１，４０１と、クロック入力端子１０２，２０２，３０２，４０２と、トリガ出力端子１０３，２０３，３０３，４０３と、信号出力端子１３１，２３１，３３１，４３１とを有する。

ＩＣチップ１０のトリガ入力端子１０１には外部からトリガ入力信号（ＴＲＧ＿ＩＮ）が入力される。ＩＣチップ１０，２０，３０のトリガ出力端子１０３，２０３，３０３が出力するトリガ出力信号（ＴＲＧ＿ＯＵＴ）は、それぞれＩＣチップ２０，３０，４０のトリガ入力端子２０１，３０１，４０１に入力される。なお、ＩＣチップ４０のトリガ出力端子４０３はどこにも接続せず、当該端子はチップ内部又は外部で終端してもよい。

ＩＣチップ１０，２０，３０，４０のクロック入力端子１０２，２０２，３０２，４０２は互いに短絡され、外部からクロック信号（ＣＬＫ）が入力される。さらに、信号出力端子１３１，２３１，３３１，４３１は互いに短絡され、出力信号（ＯＵＴ）を出力する。

ＩＣチップ１０，２０，３０，４０は互いに同じ構成からなる。図２はＩＣチップ１０の内部構成を示す図である。ＩＣチップ１０について詳細に説明する。ＩＣチップ１０は、図２に示すように、センサアレイ１１のｎ個のセンサ素子から出力される電気的信号（センサ信号）をそれぞれ受けて所定の利得により増幅を行うｎ個のチャネルアンプ１１１と、チャネルアンプの出力信号（センサ増幅信号）を導通または遮断するｎ個のチャネルスイッチ１１２と、を有する。センサアレイ１１のｎ個のセンサ素子のうち、ｐ番目のセンサ素子に、チャネルアンプ１１１−ｐ、チャネルスイッチ１１２−ｐが順に接続されている（ｐは１からｎの整数）。

また、ＩＣチップ１０，２０，３０，４０は、ｎ個のチャネルアンプ１１１からチャネルスイッチ１１２を介して受け取ったセンサ増幅信号のいずれか１つを増幅し出力する出力アンプ１１３と、出力アンプ１１３の出力を導通または遮断する出力スイッチ１１４と、を有する。

さらに、ＩＣチップ１０，２０，３０，４０は、入力されるクロック信号（ＣＬＫ）及びトリガ入力信号（ＴＲＧ＿ＩＮ）に基づいて、チャネルアンプ１１１−１〜ｎ、チャネルスイッチ１１２−１〜ｎ及び出力スイッチ１１３を制御するとともに、トリガ出力信号（ＴＲＧ＿ＯＵＴ）を出力する制御回路１１５と、を有する。制御回路１１５からチャネルアンプ１１１−１〜ｎには、同じ制御信号ｓ１１が入力される。

ここで、チャネルアンプ１１１はセンサ素子からの微弱な信号を増幅するため低雑音化がなされており、そのためバイアス電流が高い。チャネルアンプ１１１はセンサ素子の個数だけ必要とされるため、センサ素子の個数が多い場合には、消費電力が非常に高くなる。そこで、チャネルアンプ１１１は、出力スイッチ１１４が導通し出力状態にあるときのみ駆動状態とし、それ以外の時は低消費電力状態とする制御を行うことで平均消費電力を低減する。

図３はチャネルアンプ１１１の回路構成を示す図である。チャネルアンプ１１１は、低雑音化のためＬＰＦ特性を持たせている。このため、チャネルアンプ１１１は、図３に示すように、前段のオペアンプ１１０１からなるボルテージフォロアアンプと、抵抗１１０４と、後段のオペアンプ１１０２からなる反転増幅器と、を接続した構成となっている。

反転増幅器を構成するオペアンプ１１０２の反転入力端子１１１２と出力端子１１１３の間には、コンデンサ１１０３と、抵抗１１０５と、直列接続された抵抗１１０６及びスイッチ１１０７と、が互いに並列に接続されている。抵抗１１０５の値により反転増幅器の利得が決まるが、スイッチ１１０７が導通されたときには、抵抗１１０６により、利得が低減される構成となっている。

制御回路１１５から全てのチャネルアンプ１１１−１〜ｎへ入力される制御信号ｓ１１は、オペアンプ１１０１、１１０２とスイッチ１１０７に入力される。制御信号ｓ１１は、ＩＣチップ１０が低消費電力状態であるか否かによって切り替える信号である。

反転増幅器を構成するオペアンプ１１０２の回路構成例を図４に示す。図４のオペアンプ１１０２を使用した場合、バイアス源１１２３の電圧を駆動状態に対し低い値とすることで、バイアス電流を低減させ低消費電力状態にすることができる。

オペアンプ１１０２は、主に差動対のトランジスタ１１２１と１１２２のしきい値電圧のずれに起因するオフセット電圧ΔＶｉを非反転入力端子１１１１と反転入力端子１１１２の間に持つ。チャネルアンプ１１１の出力端子１００１の電圧が予め定めた範囲の値（以下、コモン電圧と呼ぶ）となるように、オペアンプ１１０２の非反転入力端子１１１１に印加する電圧源１１００の電圧値を調整している。電圧源１１００の電圧はコモン電圧に対しオフセット電圧を打ち消すため―ΔＶｉだけずれた値となっている。

ここで、スイッチ１１０７を遮断し利得が大きい時の、オペアンプ１１０２のオフセット電圧ΔＶｉがチャネルアンプ１１１の出力電圧に及ぼす影響を説明する。以下の説明において、Ｒ１１０４は抵抗１１０４の抵抗値、Ｒ１１０５は抵抗１１０５の抵抗値、Ｃ１１０３はコンデンサ１１０３の容量である。

まず、チャネルアンプ１１１の入力端子１０００から出力端子１００１を見たときの電圧利得Ａｖは次式で表される。

Ａｖ＝Ｒ１１０５／Ｒ１１０４ （１）

更に、チャネルアンプ１１１のカットオフ周波数ｆｃ及び時定数τは次式で表される。

ｆｃ＝１／（２π・Ｒ１１０５・Ｃ１１０３） （２）

τ＝Ｒ１１０５・Ｃ１１０３ （３）

なお、ここではチャネルアンプ１１１を構成するオペアンプ１１０１及びオペアンプ１１０２の利得がチャネルアンプ１１１の利得Ａｖに対し十分大きく、またＧＢ積（Gain Bandwidth Product：利得帯域幅積）がｆｃに対し十分大きいと仮定している。

また、電圧源１１００からチャネルアンプ１１１の出力端子１００１を見たときの電圧利得Ａｖｏｓは次式で表される。

Ａｖｏｓ＝（Ｒ１１０４＋Ｒ１１０５）／Ｒ１１０４ （４）

式（１）及び（４）より、電圧利得Ａｖｏｓは次式で表される。

Ａｖｏｓ＝１＋Ａｖ （５）

チャネルアンプ１１１において、スイッチ１１０７を遮断している時の、オペアンプ１１０２のオフセットΔＶｉに対する出力電圧の利得は式（５）に等しいため、チャネルアンプ１１１の出力端子１００１において観測されるオフセット電圧ΔＶｏは、次式で表される。

ΔＶｏ＝Ａｖｏｓ・ΔＶｉ （６）
となる。

チャネルアンプ１１１は、センサ素子から出力された微弱なセンサ信号をＩＣチップ１０の出力に接続されるＡＤＣ（Analog to Digital Converter：アナログデジタル変換器）で扱えるようにするため、Ａｖの値は１００程度に設定される。この時Ａｖｏｓは１０１となり、例えば、ΔＶｉ＝１０ｍＶの場合、ΔＶｏは１．０１Ｖとなる。

ここで、チャネルアンプ１１１の駆動状態においてオペアンプ１１０２のオフセット電圧ΔＶｉがゼロとなるように電圧源１１００の電圧値が調整されている。

また、ＩＣチップ１０全体の消費電力を低減させるために、チャネルアンプ１１１は、出力スイッチ１１４が導通し出力状態にあるときに駆動状態とし、出力スイッチ１１４を遮断し非出力状態にあるときは低消費電力状態としている。

オペアンプ１１０１，１１０２のバイアス電流を低減させて低消費電力状態とすると、オペアンプ１１０１，１１０２のオフセット電圧が駆動状態の電圧値に対し変動し、その結果チャネルアンプ１１１の出力電圧はオフセットを持つ。

ここで、説明を簡単にするためにオペアンプ１１０２のみがオフセットを持つこととし、この低消費電力状態におけるオペアンプ１１０２のオフセット電圧ΔＶｉが駆動状態のそれに対し１０ｍＶ程度変動すると仮定すると、式（６）よりチャネルアンプ１１１の出力におけるオフセット電圧ΔＶｏは１．０１Ｖに達する。

オペアンプ１１０２の電源電圧を１．８Ｖ、コモン電圧ＶＣＯＭを０．９Ｖとすると、チャネルアンプ１１１の出力電圧Ｖｏｕｔは、以下の式で表される。

Ｖｏｕｔ＝ＶＣＯＭ＋ΔＶｏ＝１．９１［Ｖ］ （７）

Ｖｏｕｔの値は、電源電圧１．８Ｖを超過している。実際はそのような値は出力できないため、オペアンプ１１０２は電源電圧を出力する（張り付く）。このとき、オペアンプ１１０２は、内部のトランジスタがオフし、又は非飽和状態になるなどバイアスが異常な状態となる。

このような状態からチャネルアンプ１１１が駆動状態に制御されると、オフしたトランジスタが再びオンするまでに時間を要し、チャネルアンプ１１１の応答時間が増大し、走査に必要な収束時間の要求をオーバーするという問題が生じる。

本実施の形態では、この問題を解決するために、チャネルアンプ１１１に利得制御機能を付与し、低消費電力状態には駆動状態よりも低い利得に制御する。具体的には、オペアンプ１１０２からなる反転増幅器において、帰還抵抗である抵抗１１０５に並列に、互いに直列に接続したスイッチ１１０７と抵抗１１０６を接続している。

チャネルアンプ１１１の駆動状態の時には、スイッチ１１０７を遮断し、低消費電力状態の時に、スイッチ１１０７を導通させる。これにより、低消費電力状態の時に抵抗１１０６に電流を流すことにより、抵抗１１０５と抵抗１１０６との合成抵抗値を下げて、オペアンプ１１０２からなる反転増幅器の利得を低減させる。

低消費電力状態、即ちスイッチ１１０７が導通状態にあるときのチャネルアンプ１１１の電圧利得Ａｖｓｔｂは次式で表される。

Ａｖｓｔｂ＝Ｒｆｂ／Ｒ１１０４ （８）

式（８）において、ＲｆｂはＲ１１０５とＲ１１０６を並列接続した場合の合成抵抗値を表す。例えば、Ｒ１１０６＝Ｒ１１０４とすると、式（８）のＡｖｓｔｂはほぼ１となり、オペアンプ１１０２のオフセットΔＶｉを先の計算同様１０ｍＶとすると、ΔＶｉにより生じるチャネルアンプ１１１の出力電圧オフセットΔＶｏは以下のようになる。

ΔＶｏ≒２・ΔＶｉ＝２０ｍＶ （９）

つまり、低消費電力状態にあってもチャネルアンプ出力の張り付きなど異常状態にはならない。これにより、動作スピードの低下を伴わず低消費電力状態への制御を可能とし、センサ読取装置１の低消費電力化を実現することができる。

以上のように構成されたセンサ読取装置１の動作シーケンスを図５に示す。トリガ入力信号（ＴＲＧ＿ＩＮ）により決定される動作開始タイミングを起点として、まずＩＣチップ１０を走査して出力し、次にＩＣチップ２０、ＩＣチップ３０、ＩＣチップ４０と順次走査して出力していく。各ＩＣチップ１０，２０，３０，４０の信号出力端子１３１，２３１，３３１，４３１はそれぞれのＩＣチップ１０，２０，３０，４０が走査する期間のみ出力（オン）状態となり、それ以外は非出力（オフ）状態に制御される。

図６はＩＣチップ１０のタイミングチャートである。ＩＣチップ１０は、図６に示すタイミングで動作することで図５に示すセンサ読取装置１の動作シーケンスを実現する。ＩＣチップ１０は、クロック信号（ＣＬＫ）の立ち上がりに同期して動作する。制御回路１１５は、トリガ入力信号（ＴＲＧ＿ＩＮ）がハイレベルかつクロック信号（ＣＬＫ）の立ち上がりのタイミングで出力スイッチ１１４を導通させてＩＣチップ１０を出力状態にすると同時に選択チャネルのチャネルスイッチ１１２−１を導通させる。そして、次のクロック信号の立ち上がりのタイミングでチャネルスイッチ１１２−１を遮断しチャネルスイッチ１１２−２を導通させる。同様に次のクロック信号の立ち上がりのタイミングでチャネルスイッチ１１２−２を遮断しチャネルスイッチ１１２−３を導通して、順次チャネルスイッチ１１２−３，．．．，１１２−ｎを遮断・導通して２〜ｎ番目のチャネルのデータを順次出力する。

出力スイッチ１１４は、チャネルスイッチ１１２−１〜ｎのいずれかが導通している間は導通して出力状態とし、それ以外は遮断して非出力状態となるよう制御される。さらに、制御回路１１５が次のＩＣチップ２０に入力するトリガ出力信号（ＴＲＧ＿ＯＵＴ）を生成し、出力する。トリガ出力端子１０３から出力されたトリガ出力信号（ＴＲＧ＿ＯＵＴ）は、ＩＣチップ２０のトリガ入力端子２０１にトリガ入力信号（ＴＲＧ−ＩＮ）として入力される。

出力スイッチ１１４が導通して出力状態にあるときは、制御回路１１５から出力される制御信号ｓ１１はローレベルにある。この制御信号ｓ１１を受けて、チャネルアンプ１１１はオペアンプ１１０１，１１０２のバイアス電流を通常の駆動状態の設定値とし、スイッチ１１０７を遮断しオペアンプ１１０２の利得を駆動状態の設定値にする。

出力スイッチ１１４が遮断して非出力状態にあるときは、制御回路１１５から出力される制御信号ｓ１１はハイレベルにある。この制御信号ｓ１１を受けて、チャネルアンプ１１１はバイアス電流を低消費電力状態の設定値に低減させ、スイッチ１１０７を導通しオペアンプ１１０２の利得を低消費電力状態の設定値に低減させる。

ＩＣチップ２０，３０，４０もＩＣチップ１０と同様に走査し、順次データを出力する。

以上説明したように、本実施の形態によれば、センサ読取装置１は、各センサ素子からの信号を増幅して出力する機能を有するＩＣチップ１０において、非出力状態にあるときに、各センサ素子から出力されるセンサ信号を増幅するチャンネルアンプ１１１がオペアンプ１１０１，１１０２のバイアス電流を低減させて低消費電力状態とするとともに、オペアンプ１１０２の利得を低減することとした。これにより、非出力状態にあるときにオペアンプ１１０１，１１０２のオフセット電圧による異常が生じないため、出力状態における動作スピードを低下させることなく低消費電力化を実現することが可能となる。

実施の形態２．
本発明の実施の形態２におけるセンサ読取装置１の構成及びＩＣチップ１０，２０，３０，４０の内部構成は、実施の形態１の構成と同様である。データ出力のタイミング等のセンサ読取装置１の動作の流れが、実施の形態１と異なるため、これらについて図７，８を用いて詳細に説明する。図７は、本実施の形態に係るセンサ読取装置１の動作シーケンスであり、図８はＩＣチップ１０のタイミングチャートである。

トリガ入力信号（ＴＲＧ＿ＩＮ）により決定される動作開始タイミングを起点として、まずＩＣチップ１０を駆動状態にする。具体的には、ＩＣチップ１０の制御回路１１５は、図８に示すように、トリガ入力信号（ＴＲＧ＿ＩＮ）がハイレベルかつクロック信号（ＣＬＫ）の立ち上がりのタイミングから、制御信号ｓ１１をローレベルにする。この制御信号ｓ１１を受けてチャネルアンプ１１１はオペアンプ１１０１，１１０２のバイアス電流を駆動状態の設定値とし、スイッチ１１０７を遮断しオペアンプ１１０２の利得を駆動状態の設定値にする。

トリガ入力信号（ＴＲＧ＿ＩＮ）がハイレベルかつクロック（ＣＬＫ）の立ち上がりのタイミングからｋクロックの期間は、ＩＣチップ１０を駆動状態にして回路を収束させる非出力プリチャージ期間として待機する。

そして、ｋクロックの一定時間経過後に、制御回路１１５は出力スイッチ１１４を導通させてＩＣチップ１０を出力状態にすると同時にチャネルスイッチ１１２−１を導通させる。そして、次のクロック信号の立ち上がりのタイミングでチャネルスイッチ１１２−１を遮断しチャネルスイッチ１１２−２を導通させる。同様に次のクロック信号の立ち上がりのタイミングでスイッチ１１２−２を遮断しスイッチ１１２−３を導通して、順次スイッチ１１２−３，．．．，１１２−ｎを遮断・導通して２〜ｎ番目のチャネルのデータを出力する。

データ出力が終了した時点で、出力スイッチ１１４を遮断して非出力状態となるが、このタイミングで、制御回路１１５から出力される制御信号ｓ１１はハイレベルになる。この制御信号ｓ１１を受けて、チャネルアンプ１１１はオペアンプ１１０１、１１０２のバイアス電流を低消費電力状態の設定値に低減させ、スイッチ１１０７を導通しオペアンプ１１０２の利得を低消費電力状態の設定値に低減させる。

ＩＣチップ１０の制御回路１１５は、（ｎ−ｋ）番目のチャネルのデータを出力しているときのクロック信号の立ち下がりのタイミングでトリガ出力信号（ＴＲＧ−ＯＵＴ）をトリガ出力端子１０３から出力する。トリガ出力端子１０３から出力されたトリガ出力信号（ＴＲＧ−ＯＵＴ）は、ＩＣチップ２０のトリガ入力端子２０１にトリガ入力信号（ＴＲＧ−ＩＮ）として入力される。

ＩＣチップ２０は、ＩＣチップ１０と同様にトリガ入力信号（ＴＲＧ−ＩＮ）とクロック信号（ＣＬＫ）で決定されるタイミングで、非出力プリチャージ期間経過後にデータを走査し出力する。同様にＩＣチップ３０，４０も順次非出力プリチャージ期間経過後にデータを走査し出力する。

このようにして、各ＩＣチップ１０，２０，３０，４０は非出力プリチャージ期間とデータ走査し出力する期間のみ駆動状態とする。そして、非出力プリチャージ期間の後の、データ走査し出力する期間のみ出力スイッチ１１４を導通させて各ＩＣチップ１０，２０，３０，４０の出力端子１３１，２３１，３３１，４３１を出力状態とする。それ以外の期間は各ＩＣチップ１０，２０，３０，４０を低消費電力状態にする。

以上説明したように、本実施の形態によれば、センサ読取装置１は、各センサ素子から出力されるセンサ信号を増幅するチャンネルアンプ１１１の動作シーケンスにおいて、データの非出力状態から出力状態に入る前に一定の非出力プリチャージ期間を設けた。そして、制御回路１１５は、非出力プリチャージ期間にオペアンプ１１０１，１１０２のバイアス電流とオペアンプ１１０２の利得を駆動状態の設定値にして回路を収束させてからデータを出力させることとした。これにより、チャネルアンプ１１１のカットオフ周波数がクロック周波数に対し低い場合においても、安定したデータ出力状態への移行が可能となる。

実施の形態３．
本発明の実施の形態３におけるセンサ読取装置１の構成は、実施の形態１の構成と同様である。また、データ出力のタイミング等のセンサ読取装置１の動作シーケンスは、実施の形態１，２と同様である。実施の形態１，２のＩＣチップ１０，２０，３０，４０に備えられるチャネルアンプ１１１に代えて図９に示すようなチャネルアンプ３１１を備えている。図９はチャネルアンプ３１１の回路構成を示す図である。

本実施の形態に係るチャネルアンプ３１１は、実施の形態１，２に係るチャネルアンプ１１１の構成に加えて、コンデンサ１１０３と直列にスイッチ１１０８を挿入している。スイッチ１１０８は、スイッチ１１０７と同様に制御回路１１５から入力される制御信号ｓ１１に基づいて動作し、チャネルアンプ３１１が駆動状態の時に導通し、低消費電力状態の時に遮断する。

つまり、実施の形態１と同様の動作シーケンスで動作する場合は、スイッチ１１０８は、データ出力状態の時に導通し、非出力状態の時に遮断する。実施の形態２と同様の動作シーケンスで動作する場合は、スイッチ１１０８は、非出力プリチャージ状態及びデータ出力状態の時に導通し、それ以外の期間は遮断する。

このように低消費電力状態の時にコンデンサ１１０３への接続を切断することで、低消費電力状態のチャネルアンプ１１１の出力オフセットΔＶｏはコンデンサ１１０３に充電されず駆動状態の出力の状態を保持できる。このため、低消費電力状態から駆動状態に切り替えた際のチャネルアンプ１１１の出力の収束に時間を要さない為、カットオフ周波数を上げることができ、さらに高速な動作を実現できる。また、実施の形態２と同様の動作シーケンスで動作する場合は、非出力プリチャージ期間を短く設定でき、更に消費電力を低減させることができる。

以上説明したように、本実施の形態によれば、センサ読取装置１は、ＩＣチップ１０，２０，３０，４０に備えられるチャンネルアンプ３１１を構成する反転増幅器の入出力間に、互いに直列接続したコンデンサ１１０３とスイッチ１１０８を挿入した構成とし、低消費電力状態の時にスイッチ１１０８を遮断することとした。これにより、ＩＣチップ１０，２０，３０，４０をさらに高速に動作させる場合であっても安定したデータ出力状態への移行が可能となる。

実施の形態４．
本発明の実施の形態４におけるセンサ読取装置１の構成は、実施の形態１の構成と同様である。実施の形態１〜３のＩＣチップ１０，２０，３０，４０に代えて図１０に示すようなＩＣチップ５０を備えている。図１０はＩＣチップ５０の内部構成を示す図である。また、図１１は、ＩＣチップ５０のタイミングチャートである。

本実施の形態に係るＩＣチップ５０において、制御回路１１５から各チャンネルアンプ１１１−１〜ｎそれぞれに、制御信号ｓ１１−１〜ｎが入力されている。制御信号ｓ１１−ｋ（ｋは１からｎまでの整数）は、チャネルスイッチ１１２−ｋが導通されるタイミングより予め定めた時間だけ早いタイミングでローレベルとなり、チャネルスイッチ１１２−ｋが遮断されるタイミングでハイレベルとなる。

つまり、制御信号ｓ１１−ｋを受けるチャネルアンプ１１１−ｋは、チャネルスイッチ１１２−ｋが遮断から導通に切り替わるタイミングより予め定めた時間だけ早いタイミングからオペアンプ１１０１，１１０２のバイアス電流と利得の値を駆動状態の設定値にする。そして、チャネルスイッチ１１２−ｋが導通から遮断に切り替わるタイミングからオペアンプ１１０１，１１０２のバイアス電流と利得の値を低消費電力状態の設定値にする。これにより、各チャネルアンプ１１１−１〜ｎの駆動状態と低消費電力状態との移行のタイミングはチャネル毎にずれることとなる。

以上説明したように、本実施の形態によれば、センサ読取装置１に備えられたＩＣチップ５０の各チャネルスイッチ１１２が導通に切り替わるタイミングより予め定めた時間だけ早いタイミングからチャネルアンプ１１１を駆動状態にし、チャネルスイッチ１１２が遮断に切り替わるタイミングからチャネルアンプ１１１を低消費電力状態にすることとした。これにより、各チャネルアンプ１１１の低消費電力状態にする時間が延びるため、全体として、消費電力をより低減させることが可能となる。

このように本発明は、複数の第１増幅器が複数のセンサ素子から入力されるセンサ信号をそれぞれ増幅し、それぞれの第１増幅器の出力に接続される第１スイッチで導通又は遮断の切り替えを行い、第１スイッチを介して第１増幅器から出力されるセンサ増幅信号を第２スイッチで導通又は遮断の切り替えを行う。そして、第２スイッチが導通している時に、第１増幅器から出力されるセンサ増幅信号を１つずつ順次出力するように第１スイッチの切り替えを行い、第２スイッチが遮断している時に、少なくとも１つ以上の第１増幅器に対してバイアス電流及び利得を第２スイッチが導通している時の第１設定値より低い第２設定値にする制御を行うこととした。これにより、動作スピードの低下を伴わず半導体集積回路の低消費電力化を実現することが可能となる。

なお、本発明は、上記実施の形態に限定されず、本発明の要旨を逸脱しない範囲での種々の変更は勿論可能である。

例えば、上記実施の形態においては、チャネルアンプ１１１として、オペアンプ１１０１からなるボルテージフォロアアンプと、後段の抵抗１１０４とオペアンプ１１０２からなる反転増幅器と、を接続した電圧増幅型の構成を有しているとしたが、他の構成のものを用いてもよい。図１２、１３は他の実施の形態に係るチャネルアンプ４１１，５１１の回路構成を示す図である。例えば、実施の形態１，２のチャネルアンプ１１１に代えて、図１２に示すようなトランスインピーダンス型のチャネルアンプ４１１を用いてもよい。また、実施の形態３のチャネルアンプ３１１に代えて、図１３に示すようなトランスインピーダンス型のチャネルアンプ５１１を用いてもよい。

また、実施の形態１〜３において、出力スイッチ１１４が非出力状態であるときに、チャネルアンプ１１１，３１１，４１１の全てを低消費電力状態にするとしたが、一部のみを低消費電力状態としてもよい。

また、出力スイッチ１１４が非出力状態であるときに、出力アンプ１１３のバイアス電流及び利得を駆動状態の設定値から低消費電力状態の設定値に低減させてもよい。また、出力アンプ１１３の入出力間に挿入するコンデンサの容量を低消費電力状態において非接続とすることにより、カットオフ周波数を上げるようにしてもよい。

また、センサアレイ１１，２１，３１，４１に備えられるセンサ素子は、磁気情報を検出する磁気センサとしたが、他の任意の情報を検出するセンサであってもよい。例えば、光センサ、圧力センサ等であってもよい。

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施の形態及び変形が可能とされるものである。また、上述した実施の形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。つまり、本発明の範囲は、実施の形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。

１ センサ読取装置、１０，２０，３０，４０，５０ ＩＣチップ、１１，２１，３１，４１ センサアレイ、１０１，２０１，３０１，４０１ トリガ入力端子、１０２，２０２，３０２，４０２ クロック入力端子、１０３，２０３，３０３，４０３ トリガ出力端子、１１１，１１１−１〜ｎ，３１１，４１１，５１１ チャネルアンプ、１１２，１１２−１〜ｎ チャネルスイッチ、１１３ 出力アンプ、１１４ 出力スイッチ、１１５ 制御回路、１３１，２３１，３３１，４３１ 信号出力端子、１０００ 入力端子、１００１ 出力端子、１１０１，１１０２ オペアンプ、１１０４，１１０５，１１０６ 抵抗、１１０３ コンデンサ、１１０７，１１０８ スイッチ、１１００ 電圧源、１１１１ 非反転入力端子、１１１２ 反転入力端子、１１１３ 出力端子、１１２１，１１２２ トランジスタ、１１２３ バイアス源。

Claims (14)

1. 複数のセンサ素子から入力されるセンサ信号をそれぞれ増幅する複数の第１増幅器と、
   複数の前記第１増幅器の出力に接続され、導通又は遮断の切り替えをそれぞれ行う複数の第１スイッチと、
   前記第１スイッチを介して前記第１増幅器から出力されるセンサ増幅信号を、外部出力端子に対して導通又は遮断の切り替えを行う第２スイッチと、
   前記第２スイッチが導通している時に、複数の前記第１増幅器から出力される前記センサ増幅信号を１つずつ順次出力するように前記第１スイッチの切り替えを行い、前記第２スイッチが遮断している時に、複数の前記第１増幅器のうち少なくとも１つ以上の前記第１増幅器に対してバイアス電流及び利得を前記第２スイッチが導通している時の第１設定値より低い第２設定値にする制御を行う制御回路と、
   を備える半導体集積回路。
2. 前記制御回路は、前記第２スイッチを遮断から導通に切り替える時より予め定めた時間だけ前のタイミングで、前記第１増幅器に対して、前記第２設定値に低減していたバイアス電流及び利得を増加させて前記第１設定値にする制御を行う、
   請求項１に記載の半導体集積回路。
3. 前記制御回路は、各々の前記第１スイッチを遮断から導通に切り替える時より予め定めた時間だけ前のタイミングで、当該第１スイッチに接続されている前記第１増幅器に対して、前記第２設定値に低減していたバイアス電流及び利得を増加させて前記第１設定値にする制御を行う、
   請求項１に記載の半導体集積回路。
4. 前記制御回路は、前記第１増幅器がバイアス電流及び利得を前記第２設定値に低減させているとき、当該第１増幅器のカットオフ周波数を上げる、
   請求項１から３のいずれか１項に記載の半導体集積回路。
5. 前記第１スイッチを介して出力される、複数の前記第１増幅器のいずれか１つの前記センサ増幅信号を増幅する第２増幅器を更に備え、
   前記第２スイッチは、前記第２増幅器の出力に接続され、外部出力端子に対して導通又は遮断の切り替えを行い、
   前記制御回路は、前記第２スイッチが遮断している時の前記第２増幅器のバイアス電流及び利得を前記第２スイッチが導通している時の第３設定値より低い第４設定値にする制御を行う、
   請求項１から４のいずれか１項に記載の半導体集積回路。
6. 前記制御回路は、前記第２増幅器がバイアス電流及び利得を前記第４設定値に低減させているとき、当該第２増幅器のカットオフ周波数を上げる、
   請求項５に記載の半導体集積回路。
7. 前記第１増幅器は、第１オペアンプと、第２オペアンプと、前記第１オペアンプの第１出力端子と前記第２オペアンプの第２反転入力端子との間に挿入される第１抵抗と、を備え、
   前記第１オペアンプは、前記センサ素子が出力する信号が第１非反転入力端子に入力され、前記第１出力端子と第１反転入力端子が短絡されており、
   前記第２オペアンプは、第１電圧源が第２非反転入力端子に接続され、前記第２反転入力端子と第２出力端子との間に第２抵抗が挿入され、第１コンデンサが前記第２抵抗と並列に接続され、第３抵抗と第３スイッチとが直列接続されたものが前記第２の抵抗と並列に接続されており、
   前記第３スイッチを導通させることにより、前記第１増幅器の利得を前記第２設定値に低減させる、
   請求項１から６のいずれか１項に記載の半導体集積回路。
8. 前記第１増幅器は、前記センサ素子が出力する信号が反転入力端子に入力され、第１電圧源が非反転入力端子に接続され、前記反転入力端子と出力端子との間に第２抵抗が挿入され、第１コンデンサが前記第２抵抗と並列に接続され、第３抵抗と第３スイッチとが直列接続されたものが前記第２の抵抗と並列に接続された第２オペアンプを備え、
   前記第３スイッチを導通させることにより、前記第１増幅器の利得を前記第２設定値に低減させる、
   請求項１から６のいずれか１項に記載の半導体集積回路。
9. 前記第１増幅器は、第１オペアンプと、第２オペアンプと、前記第１オペアンプの第１出力端子と前記第２オペアンプの第２反転入力端子との間に挿入される第１抵抗と、を備え、
   前記第１オペアンプは、前記センサ素子が出力する信号が第１非反転入力端子に入力され、前記第１出力端子と第１反転入力端子が短絡されており、
   前記第２オペアンプは、第１電圧源が第２非反転入力端子に接続され、前記第２反転入力端子と第２出力端子との間に第２抵抗が挿入され、第３抵抗と第３スイッチとが直列接続されたものが前記第２抵抗と並列に接続され、第１コンデンサと第４スイッチが直列接続されたものが前記第２抵抗と並列に接続されており、
   前記第３スイッチを導通させることにより、前記第１増幅器の利得を前記第２設定値に低減させ、
   前記第１増幅器がバイアス電流及び利得を前記第２設定値に低減させているとき、前記第４スイッチを遮断させることにより、当該第１増幅器のカットオフ周波数を上げる、
   請求項４に記載の半導体集積回路。
10. 前記第１増幅器は、前記センサ素子が出力する信号が反転入力端子に入力され、第１電圧源が非反転入力端子に接続され、反転入力端子と出力端子との間に第２抵抗が挿入され、第３抵抗と第３スイッチとが直列接続されたものが前記第２抵抗と並列に接続され、第１コンデンサと第４スイッチが直列接続されたものが前記第２抵抗と並列に接続された第２オペアンプを備え、
    前記第３スイッチを導通させることにより、前記第１増幅器の利得を前記第２設定値に低減させ、
    前記第１増幅器がバイアス電流及び利得を前記第２設定値に低減させているとき、前記第４のスイッチを遮断させることにより、当該第１増幅器のカットオフ周波数を上げる、
    請求項４に記載の半導体集積回路。
11. 複数のセンサ素子からなるセンサアレイと、前記センサアレイに含まれる前記センサ素子から出力されるセンサ信号を増幅したセンサ増幅信号を順次出力する請求項１から１０のいずれか１項に記載の半導体集積回路と、をそれぞれ２以上備えたセンサ読取装置。
12. 第１の前記半導体集積回路は、第１トリガ信号が入力された以降のクロック信号のタイミングで前記第２スイッチを導通し、前記第１スイッチを切り替えて前記センサ増幅信号を順次出力し、前記センサ増幅信号を出力し終わった時に、第２トリガ信号を第２の前記半導体集積回路に出力し、
    第２の前記半導体集積回路は、前記第２トリガ信号が入力された以降の前記クロック信号のタイミングで前記第２スイッチを導通し、前記第１スイッチを切り替えて前記センサ増幅信号を順次出力する、
    請求項１１に記載のセンサ読取装置。
13. 前記半導体集積回路の制御回路は、トリガ信号が入力されたタイミングで、前記第２設定値に低減させていた前記第１増幅器のバイアス電流及び利得を前記第１設定値に増加させ、前記トリガ信号が入力された以降のクロック数が予め定めた回数以上となるタイミングから、前記第２スイッチを導通させ、前記第１スイッチを順次導通させて、前記センサ増幅信号を出力する、
    請求項１１に記載のセンサ読取装置。
14. 複数のセンサ素子から入力されるセンサ信号を複数の増幅器で増幅する増幅ステップと、
    前記増幅ステップで増幅したセンサ増幅信号を各前記増幅器に接続した複数の第１スイッチで導通又は遮断を切り替えて、前記センサ増幅信号を順次出力する信号切替ステップと、
    前記第１スイッチを介して出力される前記センサ増幅信号を、第２スイッチで外部出力端子に対して導通又は遮断の切り替えを行う出力切り替えステップと、
    前記出力切り替えステップで前記外部出力端子に対して遮断している時には、複数の前記増幅器のうち少なくとも１つ以上の前記増幅器のバイアス電流及び利得を前記外部出力端子に対して導通している時の第１設定値より低い第２設定値にする増幅器設定変更ステップと、
    を有するセンサ読取方法。

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