KR20130009666A

KR20130009666A - 용량성 신호 소스 증폭기를 위한 시스템 및 방법

Info

Publication number: KR20130009666A
Application number: KR1020120076134A
Authority: KR
Inventors: 시에그프리드 알벨; 조세 루이스 세발로스; 마이클 크로프피슈
Original assignee: 인피니언 테크놀로지스 아게
Priority date: 2011-07-14
Filing date: 2012-07-12
Publication date: 2013-01-23
Also published as: CN102882481B; EP2549643A1; KR101408529B1; CN102882481A; EP2549643B9; US8610497B2; EP2549643B1; US20130015919A1

Abstract

일 실시형태에 따르면, 용량성 신호 소스에 의해 제공된 신호를 증폭하는 시스템은 제 1 스테이지 및 제 2 스테이지를 포함한다. 제 1 스테이지는, 용량성 신호 소스의 제 1 단자에 연결되도록 구성된 입력 단자와, 전압 팔로워 디바이스의 출력 단자에 연결된 제 1 단부 및 용량성 신호 소스의 제 2 단자에 연결되도록 구성된 제 2 단부를 갖춘 제 1 캐패시터를 포함하는 전압 팔로워 디바이스를 갖는다. 제 2 스테이지는 전압 팔로워 디바이스의 출력 단자에 용량성으로 연결된 차동 증폭기를 포함한다.

Description

용량성 신호 소스 증폭기를 위한 시스템 및 방법{SYSTEM AND METHOD FOR CAPACITIVE SIGNAL SOURCE AMPLIFIER}

본 발명은 전반적으로 반도체 회로들 및 방법들에 관한 것이며, 보다 구체적으로는, 용량성 신호 소스용 증폭기에 관한 것이다.

오디오 마이크로폰들은 셀룰러 전화기들, 디지털 오디오 리코더들, 개인용 컴퓨터들 및 통신회의 시스템들과 같은 다양한 소비자 애플리케이션들에서 보편적으로 사용된다. 구체적으로, 더 적은 비용의 일렉트릿 콘덴서 마이크로폰(electret condenser microphone: ECM)들이, 대량 생산되는 비용 민감형 애플리케이션들에서 사용된다. ECM 마이크로폰은 일반적으로, 사운드 포트 및 전기적 출력 단자들을 갖춘 소형 패키지에 장착되는 일렉트릿 물질 막을 포함한다. 일렉트릿 물질은 다이아프램에 접착되거나 다이아프램 자체를 형성한다. 대부분의 ECM 마이크로폰들은 또한, 셀룰러 전화기와 같은 표적 애플리케이션 내의 오디오 전단 증폭기에 인터페이싱될 수 있는 전치증폭기를 포함한다. 전단 증폭기의 출력은 추가 아날로그 회로 또는 디지털 프로세싱용 A/D 컨버터에 연결될 수 있다. ECM 마이크로폰이 개별적인 부품들로 구성되기 때문에, 제조 프로세스는 복잡한 제조 프로세스 내에서 다중 단계들을 수반한다. 그 결과, 높은 수준의 사운드 품질을 생성하는 고효율저비용 ECM 마이크로폰은 달성하기가 어렵다.

마이크로전기-기계 시스템(MEMS) 마이크로폰에서, 감압 다이아프램은 집적회로 상에 직접적으로 에칭된다. 이와 같이, 마이크로폰은 각각의 개별적인 부품들로부터 제조되는 것이 아니라, 단일 집적회로 상에 포함된다. MEMS 마이크로폰의 모놀리식 특성은 고효율저비용 마이크로폰을 생성한다.

그러나, 전기 시스템과의 MEMS 마이크로폰 또는 센서의 인터페이싱은 마이크로폰의 매우 높은 출력 임피던스 때문에 많은 어려움을 부과한다. 예를 들어, 전치증폭기에 의한 로딩은 마이크로폰의 출력 신호를 잠재적으로 감쇄시킬 수 있고, MEMS 마이크로폰의 높은 저항 특성은 그것을 불량한 전원 제거 비(power supply rejection ratio: PSRR)로 인한 전원 공급 외란들 및 EMI 외란당하기 쉽게 만든다.

본 발명의 하나 이상의 실시형태들의 세부사항들은 첨부한 도면 및 하기의 설명에서 설명된다. 본 발명의 다른 특징들, 목적들, 및 이점들은 상세한 설명 및 도면들과, 청구범위로부터 명백해질 것이다.

본 발명 및 그 이점들의 보다 완전한 이해를 위해, 이제, 첨부한 도면들과 결부시켜 하기의 설명이 참조된다.
도 1은 종래기술에 따른 증폭기를 예시한다;
도 2a 내지 도 2b는 본 발명의 일 실시형태에 따른 증폭기를 예시한다;
도 3은 본 발명의 다른 실시형태에 따른 증폭기를 예시한다;
도 4는 본 발명의 또 다른 실시형태에 따른 증폭기를 예시한다;
도 5는 예시형태적인 제 1 스테이지 증폭기를 예시한다;
도 6은 예시형태적인 제 2 스테이지 증폭기를 예시한다;
도 7a 내지 7d는 예시형태적인 MEMS 마이크로폰 바이어스 회로의 개략도 및 타이밍도를 예시한다;
도 8은 본 발명의 일 실시형태에 따른 시스템을 예시한다.

현재 바람직한 실시형태들의 구성 및 이용이 하기에서 상세히 설명된다. 그러나, 본 발명은 매우 다양한 특정 문맥들에서 구현될 수 있는 많은 적용 가능한 발명적 개념들을 제공한다는 것이 인식되어야 한다. 설명된 특정 실시형태들은 본 발명을 구성하고 이용하는 특정 방식들을 예시하는 것에 불과하며, 본 발명의 범주를 제한하지 않는다.

본 발명은 특정 문맥에서의 실시형태들, 즉 MEMS 또는 일렉트릿 콘덴서 마이크로폰(ECM)과 같은 용량성 신호 소스용 증폭기에 관하여 설명될 것이다. 그러나, 본 발명은 또한 오디오 시스템들, 통신 시스템들, 센서 시스템들, 및 높은 임피던스 신호 소스들에 인터페이싱하는 다른 시스템들과 같은 다른 타입들의 회로들 및 시스템들에 적용될 수도 있다.

일 실시형태에서, MEMS 마이크로폰에 대한 증폭기는 용량성으로 연결된 이득 부스팅 소스 팔로워 (gain boosted source follower) 스테이지를 포함하는 제 1 스테이지를 갖는다. 이 제 1 스테이지는 MEMS 디바이스에게로 고임피던스 인터페이스를 제공하고, 소스 팔로워 스테이지의 출력에 저하된 출력 임피던스를 제공한다. 또한, 증폭기는 이득 부스팅 소스 팔로워 스테이지의 출력에 연결된 용량성으로 연결된 차동 증폭기를 포함하는 제 2 스테이지를 갖는다. 매우 높은 저항 바이어싱 네트워크를 이용하여, 수 mHz 내지 수십 KHz 이상으로 스패닝하는 대역폭을 갖는 증폭기가 달성되어, 저주파수 센서 및 오디오 애플리케이션들에 적합한 실시형태들을 구성할 수 있다. 설명된 실시형태들 중 일부는 MEMS 마이크로폰 시스템들에 관한 것이지만, 본 발명의 실시형태들은 또한 MEMS 센서들, 용량성 센서들, 및 다른 용량성 및 높은 임피던스 신호 소스들에 관한 것일 수 있다는 것이 인식되어야 한다.

도 1a 는 용량성 소스(104)와 인터페이싱하는 종래기술에 따른 용량성 센서 증폭기(100)를 예시한다. MEMS 마이크로폰, ECM 마이크로폰, 또는 다른 타입의 용량성 신호 소스일 수 있는 용량성 소스(104)는, 일반적으로 대략 1 pF 내지 대략 10 pF 사이의 캐패시턴스를 갖는 캐패시터 Cmic과 직렬로 연결된 전압 소스 Vmic로 표현된다. 증폭기(100)의 대역 내 이득은 대략 Am=C1/C2이다. 증폭기(100)의 전달 특성은 대략 1/(2*pi*C2*R2)의 하위 코너 주파수 및 대략 Gm/(2*pi*C1*Am)의 상위 코너 주파수를 갖는다. C1의 값은 신호 감쇄를 최소화하기 위해 센서 캐패시턴스 Cmic보다 전반적으로 훨씬 더 낮다.

증폭기(100)의 잡음은, 낮은 주파수들에서는 저항기들 R1 및 R2의 잡음에 좌우되고, 더 높은 주파수들에서는 트랜스컨덕턴스 증폭기(102)의 잡음에 좌우된다. 더 높은 주파수들에서, 증폭기(100)의 출력 잡음은 대략 Vnia*(C1+C2+Cmic)/C2인데, 여기서 Vnia는 트랜스컨덕턴스 증폭기(102)의 입력 기준 잡음이다. 큰 값들의 C2는 더 우수한 잡음 성능을 생성하는 것을 알 수 있다. 그러나, C1은 높은 전압 이득을 달성하기 위해서는 C2와 관련하여 충분히 커야하지만 Cmic과 C1 사이의 캐패시턴스 분할로 인해 입력 신호(101)를 감쇄시키는 것을 피하기 위해서는 너무 커서는 안 되기 때문에, C2의 값은 실질적으로는 제한된다.

도 2a는 본 발명의 일 실시형태에 따른 증폭 시스템(200)을 예시한다. MEMS 디바이스(202)는 제 1 스테이지 증폭기(204)에 연결되고, 이 제 1 스테이지 증폭기(204)는 추가로 제 2 스테이지(206)에 연결된다. 제 1 스테이지 증폭기(204)는 트랜지스터 M1과 캐패시터들 C11 및 C22에 기초한 이득 부스팅 소스 팔로워 회로를 구비하고, 제 2 스테이지 증폭기(206)는 용량성 피드백 구성의 완전 차동 증폭기(224)를 구비한다. MEMS 디바이스(202)는 전압 소스 Vmic, 마이크로폰 캐패시턴스 Cmic, 및 기생 캐패시턴스 Cp에 의해 모델링된다. 일 실시형태에서, MEMS 디바이스(202)는 저항 RB와 직렬인 전압 소스 VB에 의해 바이어싱되며, 이 저항 RB는 GΩ 영역의 저항을 갖는다. 저항 RB 및 캐패시터 C2는 전압 소스 VB로부터 유입되는 잡음을 필터링하는 저역 통과 필터를 형성한다. 대안으로, 특정 시스템 및 그의 사양들에 따라서, 더 낮은 저항 값들이 RB에 이용될 수 있다.

일 실시형태에서, 바이어스 디바이스들 VB, RB, 제 1 스테이지(204) 및 제 2 스테이지(206)는 동일한 집적회로(IC)(220) 상에 배치되고, MEMS 마이크로폰(202)은 커넥션 패드들(210, 212)을 거쳐서 IC(220)에 인터페이싱된다. 대안으로, MEMS 마이크로폰(202)은 또한 제 1 스테이지(204) 및 제 2 스테이지(206)와 동일한 IC(220)에 배치될 수도 있는데, 이 경우에 있어서, MEMS 마이크로폰(202)의 단자들은 내부적으로 제 1 스테이지(204) 및 바이어스 저항기 RB에 연결될 수도 있다.

일 실시형태에서, MEMS 마이크로폰(202)의 하나의 단자는 트랜지스터 M1의 게이트에 연결되고, 다른 단자는 캐패시터들 C1 및 C2와 저항 RB에 연결된다. 트랜지스터 M1과 캐패시터들 C11 및 C22의 조합은 이득 부스팅 소스 팔로워 회로를 형성한다. 실시형태들에서, M1은, 트랜지스터 M1의 게이트에서의 신호가 트랜지스터 M1의 소스에서 버퍼링되는 소스 팔로워 또는 전압 팔로워 디바이스로서 구성된다. 트랜지스터 M1의 게이트와 트랜지스터 M1의 소스 사이에는 최소의 위상 변이가 존재하기 때문에, 트랜지스터 M1은 전압 Vmic에 대한 부스팅 효과를 갖는다. 일 실시형태에서, Vmic에 관한 제 1 스테이지(204)의 이득은 대략 G1=1 + C11/C22이며, 이는 Cmic, 기생 캐패시턴스 Cp, M1의 트랜스컨덕턴스, 및 다른 기생 성분들의 효과를 무시한다. 일 실시형태에서, G1은 대략 0 dB와 대략 20 dB 사이에 있도록 설정된다. 대안으로, 특정 시스템 및 그의 사양들에 따라서, G1에 대한 다른 값들이 이용될 수 있다.

일 실시형태에서, M1은 열적 잡음 및 플리커(flicker) 잡음을 감소시키기 위해서 전류 소스 IB를 거쳐서 서브임계 영역에서 바이어싱된다. 또한, 디바이스 M1은 플리커 잡음을 더 감소시키기 위해서 대면적으로 사이즈 조정된다.

일 실시형태에서, 제 2 스테이지(206)는 용량성 피드백 네트워크를 형성하는 캐패시터들 C3P, C3N, C4P 및 C4N과 함께 차동 증폭기(224)를 포함한다. 제 2 스테이지(206)의 전압 이득은 대략 C3/C4이다. 일 실시형태에서, 제 2 스테이지(206)의 이득은 대략 0 dB와 대략 20 dB 사이에 있도록 설정되지만, 이 범위 외부의 이득들도 또한 이용될 수 있다. 높은 저항 피드백 저항기들 RFB는 증폭기(224)의 입력을 바이어싱하는 데 이용된다. 일부 실시형태들에서, 저항기들 RFB는 GΩ 범위에 있다. 대안으로, 특정 애플리케이션 및 그의 사양들에 따라서, 더 낮은 저항 값들이 이용될 수 있다. 일 실시형태에서, 저항기들 RFB는, 도 2b에 도시된 바와 같이, 직렬로 연결된 다이오드 접속 MOS를 사용하여 구현된다. 다이오드 접속 트랜지스터들을 사용함으로써, 도 2a에서의 증폭기(224)의 입력 바이어스 전압들이 드리프트하기 시작하면, 다이오드 접속 트랜지스터들은 도통되고, 그에 의해 일시적인 DC 피드백 경로가 증폭기(224)의 입력을 적절한 바이어스에서 유지하게 할 것이다.

일 실시형태에서, 증폭기(224)는 공통 모드 피드백을 갖는 완전 차동 연산 트랜스컨덕턴스 증폭기(OTA)로서 구현되지만, 대안의 실시형태들에서는, 대칭형 증폭기, 폴디드 캐스코드 증폭기(folded cascode amplifier), 계측 증폭기(instrumentation amplifier), 및 밀러 증폭기를 포함하지만 이들로 국한되지 않는 다른 증폭기 아키텍처들도 사용될 수 있다.

일 실시형태에서, 증폭기 회로 내에 존재하는 캐패시터들과 관련하여 캐패시터 사이즈 Cmic의 영향은, 단자들(210, 212)간의 입력 신호와 동위상으로 제 1 스테이지(204)의 출력에서 C11의 대향 단부를 구동함으로써 구현되는 더 낮은 용량성 부하 때문에 강하게 감소한다. 주파수 특성 중 제 2의 저주파수 코너가 도입되며, 이 저주파수 코너는 소스 팔로워 트랜지스터 M1의 입력 캐패시턴스 Cin과, M1의 게이트에서의 바이어싱 네트워크를 모델링하는 추가 입력 저항 Ri에 의해 규정된다. 일 실시형태에서, Ri는 대략 10 GΩ 내지 대략 1 TΩ 사이에 있다. 대안으로, Ri는 또한 이 범위 외부에도 있을 수 있다. 일부 실시형태들에서, 도 2a에 도시된 구현예는 작은 센서 캐패시터 값들로 우수한 잡음 성능을 달성할 수 있다.

일 실시형태에서, Cmic의 값은 대략 5.5 pF이고, 제 1 스테이지 증폭기(204)의 이득은 대략 1이며, 제 2 스테이지 증폭기(206)의 이득은 대략 5이고, 3 dB 하위 코너 주파수는 대략 20 Hz이며, 3 dB 상위 코너 주파수는 대략 20 kHz이다. 여기서, 출력 부하 캐패시터들 CL은 증폭기(224)의 대역폭을 제한하며, 제 2 스테이지(206)의 출력에 인터페이싱된 A/D 컨버터를 갖는 시스템들에 대한 안티-알리아싱 필터로서 작용할 수도 있다. 대안의 실시형태들에서, 상위 코너 주파수는 상위 대역폭 시스템들 또는 필터링을 요구하지 않는 시스템들에 대해 훨씬 더 높을 수 있다(예를 들어, 200 kHz).

일 실시형태에서, 제 2 스테이지(206)의 열적 잡음은 C22 및 C11을 증가시킴으로써 감소할 수 있다. 제 2 스테이지(206)가 제 1 스테이지(204)에 의해 버퍼링되기 때문에, 캐패시터들 C11 및 C22에서의 증가는 MEMS 마이크로폰(202)의 출력을 직접적으로 로딩하지 않는다. 일부 실시형태들에서, 제 1 스테이지(204)가 최대 이득, 예를 들어 6 dB를 구현하고 제 2 스테이지(206)가 신호 모드 변환, 예를 들어 싱글 엔디드 신호를 차동 신호로 변환하는 데 사용되도록 회로가 구성될 수 있다. 또한, 제 2 스테이지(206)는 제 1 스테이지(204)가 단독으로 30 dB를 제공하지 못할 수도 있기 때문에 민감도의 적응에 이용될 수도 있다.

도 3으로 돌아가면, 본 발명의 추가 실시형태에 따른 증폭 시스템(300)이 예시된다. MEMS 마이크로폰(202)은 제 1 스테이지(304)에 연결되며, 이 스테이지(304)는 도 2a의 제 1 스테이지(204)와 유사하다. 여기서, 부스팅 소스 팔로워 트랜지스터 M1은 PMOS 트랜지스터(320)에 의해 바이어싱되며, 이 PMOS 트랜지스터(320)는 전류 소스(322)로부터 트랜지스터(310)를 통과하는 전류를 미러링한다. 저역 통과 필터는 저항기(312) 및 캐패시터(314)에 의해 형성되어, 트랜지스터(320)의 게이트에서 바이어스 전압을 필터링한다. 일 실시형태에서, 이 저역 통과 필터에 의해 형성된 코너 주파수는 대략 1 mHz 내지 대략 1 Hz 의 범위를 가질 수도 있지만, 대안의 실시형태들에서는 다른 코너 주파수들이 이용될 수 있다.

제 2 스테이지(306)에서, 증폭기(224)의 네거티브 입력은 다이오드 접속 PMOS 디바이스들(330, 331, 332, 333)에 의해 바이어싱되고, 증폭기(224)의 포지티브 입력은 다이오드 접속 PMOS 디바이스들(334, 335, 336, 337)에 의해 바이어싱된다. 다른 실시형태들에서는, 제 2 스테이지(306) 내에서의 노드 전압들의 명목상 예상 신호 스윙에 따라서, 더 많거나 더 적은 다이오드 접속 디바이스들이 직렬로 연결될 수도 있다. 또한, PMOS 디바이스들 이외의 다른 디바이스 타입들, 예를 들어 디폴트에 의해 벌크 노드들이 기판에 연결되지 않는 트리플 웰 NMOS 디바이스들이 피드백 바이어스 저항들에 사용될 수 있다.

일 실시형태에서, MEMS 디바이스(202)는 저역 통과 필터(302)가 후속되는 전압 소스 VB에 의해 바이어싱되며, 그 저역 통과 필터(302)는 명목상으로 1 mHz 내지 대략 1 Hz 사이의 코너 주파수를 갖는다. 바이어스 전압 VB는 대략 3V 내지 대략 60V 사이에 있을 수도 있지만, 사용되는 특정 MEMS 마이크로폰 및/또는 용량성 센서에 따라서, 이 범위 외부의 전압들도 가능하다.

도 4는 제 1 스테이지(402)에 연결된 하나의 단자를 갖는 ECM 마이크로폰의 출력을 증폭하는 데 적합한 예시형태적인 증폭 시스템(400)을 예시한다. 또한, ECM 마이크로폰들을 사용하는 실시형태들에서, 마이크로폰 바이어스 전압은 필수적이지 않다. Vmic 및 내부 캐패시턴스 Cmic에 의해 표현되는 마이크로폰(406)은 제 1 스테이지(402)에 연결되는 ECM 마이크로폰들은 또한 도 3에 예시된 실시형태와 같은 다른 실시형태들에서 사용될 수도 있다는 것이 인식되어야 한다. 제 1 스테이지(402)는 전류 소스(410)에 의해 바이어싱되는 소스 팔로워 PMOS 디바이스 M1을 갖는다. PMOS 디바이스 M1은 더 우수한 잡음 성능을 위해 바람직하게는 서브임계 영역에서 바이어싱된다. 대안의 실시형태들에서는, 다른 트랜지스터 타입, 예를 들어 NMOS 타입의 소스 팔로워 트랜지스터가 사용될 수 있다. 또한, 다른 실시형태들에서, 소스 팔로워 디바이스 M1은 포화 영역에서 바이어싱될 수도 있다.

일 실시형태에서, 제 2 스테이지(404)는 전류 소스(414)에 의해 바이어싱되는 PMOS 트랜지스터들(420, 422)로 구성된 입력 차동 쌍을 갖는 트랜스컨덕턴스 증폭기를 사용하여 구현된다. 트랜지스터들(420, 422)의 드레인 전류들은 다이오드 접속 NMOS 디바이스들(424, 426)을 거쳐서 NMOS 디바이스들(430, 428)에 각각 미러링된다. 대안으로서, 제 2 스테이지(404)의 디바이스 타입들은 반전될 수도 있다. 예를 들어, 트랜지스터들(420, 422)이 NMOS 디바이스들에 의해 구현될 수 있고, 및/또는 트랜지스터들(430, 424, 426, 428)이 PMOS 디바이스들 또는 NMOS 및 PMOS 디바이스들의 상이한 결합들에 의해 구현될 수 있다. 트랜지스터들(430, 428)에 전류를 공급하는 전류 소스들(412, 416)은 출력 노드들 Voutp 및 Voutn의 공통 모드 전압을 사전 정의된 전압으로 및/또는 사전 정의된 전압 범위로 설정하는 공통 모드 피드백(CMFB)에 의해 제어된다. 입력 트랜지스터들(420, 422)은 바이어스 저항기들 R2를 거쳐 바이어싱되며, 이 저항기들 R2는 트랜지스터들(420, 422)에 대한 입력 DC 전압 레벨들을 규정한다. 일부 실시형태들에서, 바이어스 저항기들 R2는 도 2b에 예시된 것들과 같은 다이오드 접속 트랜지스터들을 사용하여 구현되는 가변 저항기들이다. 일 실시형태에서, 제 2 스테이지(404)의 이득은 대략 C1/C2이며, 출력 코너 주파수는 출력 로드 캐패시턴스 CL의 값 및 증폭기(404)의 트랜스컨덕턴스에 의해 설정된다.

일 실시형태에서, 제 1 스테이지(402)는 대략 1의 전압 이득을 가지며, 제 2 스테이지는 대략 5의 전압 이득을 갖도록 설정되고, ECM 마이크로폰(406)은 대략 5.5 pF의 캐패시턴스 Cmic을 갖는다. 일 실시형태에서, 제 1 스테이지(402)는 고역 통과 특성을 갖고, 제 2 스테이지(404)는 대역 통과 특성을 갖는다. 제 2 스테이지(404)와 캐스코드된 제 1 스테이지(402)의 합성 3 dB 대역폭은 대략 20 Hz 내지 대략 20 kHz를 스패닝한다. 이들 값들은 일 실시형태의 일 실시예에 불과하며, 대안의 실시형태들의 이득들, 대역폭들 및 캐패시턴스들은 상이할 수도 있다는 것이 인식되어야 한다.

도 5는 제 1 스테이지 증폭기(500)의 관련 바이어스 회로와 함께 이 제 1 스테이지 증폭기(500)의 일 실시형태를 예시한다. 실시형태들에서, 제 1 스테이지 증폭기(500)는 도 2a, 도 3 및 도 4에 예시된 실시형태들에 대한 제 1 스테이지로서 사용될 수도 있다. PMOS 소스 팔로워 디바이스 M1은 NMOS 트랜지스터들(534, 536)을 거쳐서 접지 전위로 바이어싱된다. 일 실시형태에서, 트랜지스터들(534, 536)은 출력 임피던스를 증가시키는 긴 트랜지스터 길이를 갖는다. 이들 2개의 트랜지스터들은 트랜지스터 M1에 대한 입력 바이어싱 저항기를 구현한다. 디바이스(530)의 게이트를 그의 드레인으로 저항기(532)를 거쳐서 연결함으로써, 트랜지스터들(534, 536)에 대한 VGS는 저항기(532)에 의해 감소한다. 이 구성으로 인해, 트랜지스터들(534, 536)의 VGS는 mV 영역에 있으며, 트랜지스터는 매우 약한 도치(inversion) 상태에 있고, 트랜지스터들(534, 536)의 출력 임피던스는 TΩ 내지 100 GΩ 영역에 있다. 그러나, 트랜지스터들(534, 536)은 완전히 멈추는 것이 아니라는 것이 인식되어야 한다. 일 실시형태에서, 저항기(532)는 대략 300 KΩ 내지 대략 500 KΩ 사이에 있고, 전류 소스의 전류는 대략 400 nA와 대략 5uA 사이에 있다. 대안의 실시형태들에서는, 다른 성분 값들, 전류 레벨들 및 코너 주파수들이 구현될 수 있다. PMOS 디바이스(538)는 ESD 보호를 위해 제공되며, 예를 들어 입력 전압 VIN이 VDD 이상으로 증가하면 전류를 도통시킬 것이다. 대안으로, 특정 애플리케이션 및 그의 사양들에 따라서, 당업계에 공지되어 있는 다른 ESD 보호 방식들이 이용될 수도 있다.

일 실시형태에서, 전류 소스(512)의 전류는 PMOS 디바이스(520)를 거쳐서 PMOS 디바이스 M2에 미러링된다. 디바이스(520)의 게이트에서의 전압은 PMOS 디바이스(526)의 저항 및 캐패시터(528)의 캐패시턴스에 의해 형성된 RC 저역 통과 필터 네트워크에 의해 저역 통과 필터링된다. 일 실시형태에서, 이 RC 저역 통과 네트워크의 코너 주파수는 대략 100 mHz이다. PMOS 디바이스(526)는 PMOS 디바이스(522) 및 저항기(524)에 의해 선형 영역에서 바이어싱된다. 일 실시형태에서, 선택적 스위치들(502, 504)은 노드 전압들이 증폭기의 동작 이전에 그들의 정지 값들로 신속하게 정착하도록 하기 위해 시동 동안에는 폐쇄된다. 이들 저항들을 바이패스시키는 것은 긴 시상수들로 인한 긴 시동 시간을 회피시킨다. 이들 스위치들은, 예를 들 처음 100 ms 또는 200 ms 동작 동안에 폐쇄될 수 있지만, 이 범위 외부의 듀레이션들도 가능하다. 스위치들이 개방된 후, 바이어싱 노드들은 높은 시상수를 갖는다. 스위치들(502, 504)은 시동 시간이 문제가 되지 않는 상황들에서 및/또는 더 작은 시상수들을 갖는 회로들에서 생략될 수 있다.

도 6은 본 발명의 일 실시형태에 따른 제 2 스테이지 증폭기(600)의 회로 레벨 개략도를 예시한다. 실시형태들에서, 제 2 스테이지 증폭기(600)는 도 2a, 도 3 및 도 4에 예시된 실시형태들에 대한 제 2 스테이지로서 사용될 수도 있다. 완전 차동 캐스코드형 증폭기는 전류 소스(682)에 의해 바이어싱되는 디바이스들(626, 628)로 구성된 PMOS 차동 쌍을 갖는다. 이들 디바이스들로부터의 전류는 다이오드 접속 NMOS 디바이스들(630, 632)을 거쳐서 NMOS 디바이스들(640, 638)에 각각 미러링된다. 고임피던스는 NMOS 디바이스들(642, 644)을 갖는 선택적 캐스코드 트랜지스터들(642, 644)에 의해 출력 노드들 VOUTP 및 VOUTN에서 각각 달성된다. 트랜지스터들(642, 644)의 게이트 바이어스 전압은 전압 VCAS에 의해 표현되며, 이 전압 VCAS는 당업계에 공지되어 있는 캐스코드 바이어스 기법들을 이용하여 생성될 수 있다. 일 실시형태에서, 전류 소스들(672, 670)은 또한 캐스코드형 전류 소스들을 사용하여 구현될 수 있지만, 특정 애플리케이션 및 가용 헤드룸(headroom)에 따라서, 당업계에 공지되어 있는 다른 전류 소스 구조들도 사용될 수 있다.

일 실시형태에서, 노드들 VOUTP 및 VOUTN의 공통 모드 출력 레벨은 공통 모드 피드백 회로(690)를 사용하여 전압 VCM으로 설정된다. 전압 VCM은, 예를 들어 당업계에 공지되어 있는 전압 생성 기법들, 예컨대 전원과 접지 사이의 저항성 분압기 또는 밴드갭 전압 기준을 이용하여 생성될 수 있다. 공통 모드 피드백 회로(690)는 VCM에 연결된 NMOS 디바이스들(652, 654)과, VOUTN 및 VOUTP에 각각 연결된 NMOS 디바이스들(650, 656)을 갖는다. 전류 소스들(662, 664, 666, 668)에 의해 공급되는 전류는 저항기들(658, 660) 및 NMOS 디바이스들(650, 652, 654, 656)을 거쳐서 다이오드 접속 NMOS 디바이스들(646, 648) 사이에서 스티어링된다. NMOS 디바이스(546)를 통과한 전류는 NMOS 디바이스들(634, 636)을 거쳐서 PMOS 디바이스들(626, 628)의 드레인들로부터 각각 도통되어, 폐쇄형 공통 모드 루프를 형성한다. 당업계에 공지되어 있는 다른 공통 모드 바이어싱 방식들도 예시형태적인 제 2 스테이지들에 적용될 수 있다는 것이 인식되어야 한다.

일 실시형태에서, 출력들 VOUTP 및 VOUTN과 PMOS 디바이스들(628, 626)의 게이트들 사이에 피드백이 제공된다. 예를 들어, 피드백 네트워크(692)는 제 1 방향으로 배향된 캐패시터 C4P 및 다이오드 접속 PMOS 디바이스들(606, 608)과 제 2 방향으로 배향된 PMOS 디바이스들(610, 612)을 갖는다. 캐패시터 C4P는, 요구되는 회로 밀도 및 신호 선형성에 따라서, 예를 들어 폴리-폴리 캐패시터들, MIM 캐패시터들, 및 게이트 캐패시터들을 사용하여 구현될 수 있다.

일 실시형태에서, PMOS 디바이스들(626, 628)의 게이트들에 DC 바이어스를 제공하는 다이오드 접속 트랜지스터들(606, 608, 610, 612)은 긴 시간 주기 동안 포지티브 및 네거티브 전이들을 증폭기의 바이어스점의 외란으로부터 보호하도록 2개의 방향들로 배향된다. 일부 실시형태들에서는, 2개보다 더 많거나 또는 더 적은 다이오드 접속 트랜지스터들이 직렬로 접속될 수 있다. 직렬로 연결된 더 많은 트랜지스터들을 갖는 실시형태들은 더 느리고 더 어려운 복구 형태의 전치 외란들을 대가로 하여 증폭기 동작의 높은 선형 영역 및 더 낮은 총 고조파 왜곡(THD)을 갖는다. 실시형태들에서는, 특정 애플리케이션 및 그의 사양들에 따라서, 다수의 직렬 바이어싱 디바이스들이 선택된다. 캐패시터 C4N 및 PMOS 디바이스들(618, 620, 622, 624)을 갖는 피드백 네트워크(694)는 전술된 피드백 네트워크(692)의 원리들에 따라서 동작한다. 일 실시형태에서, 피드백 네트워크들(692, 694)의 입력들 및 출력들에 연결된 선택적 스위치들(676, 674, 678, 680)은 증폭기를 더욱 신속하게 바이어싱하기 위해 시동 동안에 폐쇄된다.

실시형태들에서, 제 2 스테이지(600)의 전압 이득은 대략 C3P/(C4P)이다. 또한, 일부 실시형태들에서, 증폭기의 오프셋 및 전원 제거비(PSRR)를 향상시키도록 하기 위해 당업계에 공지되어 있는 기법들을 이용하여, 캐패시터들 C4P 및 C4N이 서로 매칭하도록 구성되고, 캐패시터들 C3P 및 C3N이 서로 매칭하도록 구성된다. 이들 기법들은, 예를 들어 유닛 디바이스들 및 공통 도심(centroid) 레이아웃 기법들을 이용하는 것을 포함할 수 있다. PSRR 및 오프셋 성능은 회로(600) 내의 나머지 능동 및 수동 디바이스들을 매칭하도록 공지되어 있는 레이아웃 및 사이즈 조정 기법들을 이용하여 더 향상될 수 있다.

도 7a 내지 도 7d는 도 2a 및 도 3에 도시된 전압 소스 VB를 구현하는 데 사용될 수도 있는 예시형태적인 바이어스 회로를 예시한다. 도 7a는 MEMS 바이어스 회로(700)의 최상 레벨 개략도를 예시하며, 이 MEMS 바이어스 회로(700)는 대략 3 V와 대략 60 V 사이의 부스팅 전압을 제공하는 데 사용된다. 대안으로, 사용되는 용량성 센서 및/또는 특정 MEMS 마이크로폰에 따라서, 이 범위 외부의 전압들도 가능하다. 일 실시형태에서, 부스팅 출력 전압 VBIAS를 제공하는 데 딕슨(Dickson) 전하 펌프 구조가 사용된다. 전하 펌프는 기능 다이오드 블록들(704, 706, 708, 710, 712)에 연결된 캐패시터들(740, 742, 744, 746, 748)에 의해 형성된다. 일 실시형태에서는 9개의 기능 다이오드 블록들이 사용된다. 대안으로, 요구되는 부스팅 전압에 따라서, 임의의 수의 기능 다이오드 블록들이 사용될 수도 있다. 일 실시형태에서, 기준 전압 VREF가 증폭기(702)에 의해 버퍼링되고, 제 1 기능 다이오드(704)에 급전된다. 클록 발생기(716)는 캐패시터들(740, 742, 744, 746, 748) 및 기능 다이오드 블록들(704, 706, 708, 710, 712)을 구동하는 클록 신호들 Q1, Q1N, Q2, Q2N, Q3 및 Q3N를 제공한다. 마지막 기능 다이오드 블록(712)의 출력은 캐패시터(750) 및 저역 통과 필터(714)에 연결된다.

도 7b는 예시형태적인 기능 다이오드 블록(720)을 예시하며, 이 기능 다이오드 블록(720)은 PMOS 디바이스들(722, 724, 726) 및 입력 연결 캐패시터들(728, 730)을 갖는다. PMOS 디바이스(722)는 기능 다이오드(720)의 입력 IN을 기능 다이오드(720)의 출력 OUT에 연결한 패스 트랜지스터이다. 교차 연결된 트랜지스터들(724, 726) 및 입력 연결 캐패시터들(728, 730)은 기능 다이오드가 비도통 상태에 있는 동안에 트랜지스터(722)를 멈추게 하는 부스팅 클록을 제공한다. 회로(720)를 사용하여, 트랜지스터(722)의 임계 전압으로 인한 비효율성이 회피될 수도 있다. 대안의 실시형태들에서, pn 접합 다이오드, 다이오드 접속 트랜지스터, 또는 다른 적합한 디바이스가 기능 다이오드(720)를 대신하여 사용될 수도 있다.

도 7c는 예시형태적인 클록 발생기(716)의 개략도를 예시하며, 이 클록 발생기(716)는 캐패시터들(740, 742, 744, 746, 748) 및 기능 다이오드들(704, 706, 708, 710, 712)에게로 위상 클록들을 제공한다. 도 7d는 클록 발생기(716)의 타이밍도를 예시한다. 일 실시형태에서, 캐패시터들(740, 742, 744, 746, 748)을 구동하는 클록 신호들 Q1 및 Q1N은 최대 펄스 폭을 갖고, 기능 다이오드들 중 일부를 구동하는 클록 신호들 Q2 및 Q2N은 더 좁은 펄스 폭을 가지며, 나머지 기능 다이오드들을 구동하는 클록 신호들 Q3 및 Q3N은 가장 좁은 펄스 폭을 갖는다. 일 실시형태에서, Q1에 대한 Q2의 상승 에지, Q2에 대한 Q1의 하강 에지, Q2에 대한 Q3의 상승 에지 및 Q3에 대한 하강 에지 Q2는 Tnov1만큼 지연된다. 도 7d에 예시된 것과 같은 예시형태적인 클록 위상 조정 방식을 이용하여, 기능 다이오드들(704, 706, 708, 710, 712)은 캐패시터들(740, 742, 744, 746, 748)을 구동하는 신호들이 상태를 변경하기 전에 안정 상태로 된다. 대안의 예시형태들에서는, 다른 클록 위상 관계들이 이용될 수도 있다.

도 8은 본 발명의 실시형태들을 이용한 시스템(900)을 예시한다. 용량성 센서(902)는 여기에서 설명되는 본 발명의 실시형태들에 따라서 제 1 스테이지(906) 및 제 2 스테이지(908)를 갖춘 집적회로(904)에 연결된다. 일 실시형태에서, 제 2 스테이지(908)의 차동 출력은 A/D 컨버터(910)에 연결된다. 일부 실시형태들에서, A/D 컨버터는 오디오 시그마-델타 컨버터로서 구현된다. 다른 실시형태들에서, A/D 컨버터는, 예를 들어 센서 애플리케이션들에 적합한 저주파수 A/D 컨버터일 수 있다. 실시형태들에서, A/D 컨버터의 출력은 유용한 기능을 수행하도록 프로세서(912)에 연결된다. 시스템(900)에 의해 달성할 수 있는 가능한 애플리케이션들의 실시예들은 전화 시스템들, 디지털 리코더들, 및 원격 센싱 시스템들을 포함하지만, 이들로 국한되지는 않는다.

일부 실시형태들에서, 예를 들어, 용량성 센서(902)는 MEMS 마이크로폰 또는 용량성 압력 센서, ECM, 또는 다른 타입의 플로팅 용량성 신호 소스와 같은 다른 용량성 센서일 수 있다. 대안의 실시형태들에서, 용량성 센서(902)는 집적회로(904)에 포함될 수 있다. 또한, A/D 컨버터(910) 및/또는 프로세서(912)는 집적회로(904)와는 별개로 위치할 수 있다. 일부 실시형태들에서, 집적회로(904)의 기능은 단일 집적회로 또는 복수의 집적회로들을 사용하여 구현될 수도 있다.

일 실시형태에 따르면, 용량성 신호 소스에 의해 제공된 신호를 증폭하는 시스템은 제 1 스테이지 및 제 2 스테이지를 포함한다. 제 1 스테이지는 용량성 신호 소스의 제 1 단자에 연결되도록 구성된 입력 단자를 포함하는 전압 팔로워 디바이스와, 이 전압 팔로워 디바이스의 출력 단자에 연결된 제 1 단부 및 용량성 신호 소스의 제 2 단자에 연결되도록 구성된 제 2 단부를 갖는 제 1 캐패시터를 포함한다. 제 2 스테이지는 전압 팔로워 디바이스의 출력 단자에 용량성으로 연결된 차동 증폭기를 포함한다.

일부 실시형태들에서, 제 1 스테이지의 전압 팔로워 디바이스는 서브임계 영역에서 바이어싱될 수도 있는 MOS 소스 팔로워를 포함한다. 제 1 스테이지는 또한 기준 노드에 연결된 제 1 단부 및 용량성 신호 소스의 제 2 단자에 연결되도록 구성된 제 2 단부를 구비한 제 2 캐패시터를 포함할 수도 있다.

일 실시형태에서, 제 2 스테이지는 또한 전압 팔로워 디바이스의 출력 단자와 차동 증폭기의 제 1 입력 단자 사이에 연결된 입력 캐패시터, 및 기준 노드와 차동 증폭기의 제 2 입력 단자 사이에 연결된 기준 캐패시터를 포함한다. 제 2 스테이지는 또한 차동 증폭기의 제 1 출력 단자와 차동 증폭기의 제 1 입력 단자 사이에 연결된 제 1 피드백 캐패시터, 및 차동 증폭기의 제 2 출력 단자와 차동 증폭기의 제 2 입력 단자 사이에 연결된 제 2 피드백 캐패시터를 포함할 수도 있다.

일부 실시형태들에서, 시스템은 외부 용량성 신호 소스에 연결되도록 구성될 수도 있지만, 일부 실시형태들에서는, 용량성 신호 소스가 또한 그 시스템에 포함될 수도 있다. 일부 실시형태들에서는, 용량성 신호 소스가 제 1 및 제 2 스테이지들에서 동일한 집적회로에 상주한다. 일부 실시형태들에서, 이 용량성 신호 소스는 MEMS 또는 ECM 마이크로폰을 포함할 수도 있고, 그 반면에, 다른 실시형태들에서, 용량성 신호 소스는 용량성 센서 또는 다른 고임피던스 신호 소스를 포함할 수도 있다.

다른 실시형태에 따르면, 고임피던스 신호 소스에 의해 제공된 신호를 증폭하는 시스템은 고임피던스 신호 소스의 제 1 단자에 연결되도록 구성된 게이트를 구비한 소스 팔로워 트랜지스터와, 이 소스 팔로워 트랜지스터의 소스에 연결된 제 1 단자 및 고임피던스 신호 소스의 제 2 단자에 연결되도록 구성된 제 2 단자를 갖춘 제 1 캐패시터를 포함한다. 일부 실시형태들에서, 소스 팔로워 트랜지스터는 서브임계 영역에서 바이어싱될 수도 있다. 제 2 캐패시터가 소스 팔로워 트랜지스터의 소스와 차동 증폭기의 제 1 입력 사이에 추가로 연결되고, 제 3 캐패시터가 차동 증폭기의 제 1 출력과 차동 증폭기의 제 1 입력 사이에 연결된다. 차동 증폭기는 제 1 입력에 대해 제 1 출력에서 네거티브 위상을 생성하도록 구성되며, 차동 증폭기의 저주파수 이득은 제 2 캐패시터의 캐패시턴스와 제 3 캐패시터의 캐패시턴스의 비율에 의해 설정된다. 일부 실시형태들에서, 증폭기는 제 1 캐패시터의 제 2 단자와 전압 기준 사이에 연결된 제 4 캐패시터를 더 포함한다.

일부 실시형태들에서, 고임피던스 신호 소스는 MEMS 또는 ECM 마이크로폰과 같은 용량성 신호 소스이며, 증폭기는 또한 고임피던스 신호 소스에 대한 바이어싱 네트워크를 포함할 수도 있다. 예를 들어, MEMS 바이어스 회로는 MEMS 마이크로폰을 증폭하도록 구성된 증폭기에 제공될 수도 있다. 일부 실시형태들에서, MEMS 바이어스 회로는 제 1 캐패시터의 제 2 단자에 연결된다.

일 실시형태에서, 고임피던스 신호 소스의 제 1 및 제 2 단자들로부터 소스 팔로워 트랜지스터의 소스까지의 전압 이득은 제 1 캐패시터의 캐패시턴스와 제 4 캐패시터의 캐패시턴스의 비율에 의존한다. 이 전압 이득은 일부 실시형태들에서는 1보다 클 수도 있다.

일 실시형태에서, 증폭기는 또한 차동 증폭기의 제 2 입력과 기준 전압 사이에 연결된 제 5 캐패시터 및 차동 증폭기의 제 2 출력과 차동 증폭기의 제 2 입력 사이의 제 6 캐패시터를 포함한다. 이 차동 증폭기는 공통 모드 피드백을 갖는 완전 차동 증폭기를 포함할 수도 있다. 일부 실시형태들에서, 차동 증폭기는 연산 트랜스컨덕턴스 증폭기(OTA)를 포함한다.

일 실시형태에서, 바이어스 저항기는 제 3 캐패시터와 병렬로 연결된다. 바이어스 저항기는 적어도 100 MΩ의 값을 가질 수도 있지만, 대안의 실시형태들에서는, 애플리케이션 및 그의 사양들에 따라서, 더 낮은 값이 이용될 수도 있다. 일 실시형태에서, 바이어스 저항기는 직렬로 접속된 다이오드 MOS 디바이스들을 포함한다.

추가 실시형태에 따르면, 플로팅 용량성 소스에 의해 제공된 신호를 증폭하는 집적회로는 플로팅 용량성 소스의 제 1의 더 높은 임피던스로부터 제 1 스테이지의 출력에서 제 2의 더 낮은 임피던스로 변환하도록 구성된 제 1 스테이지를 포함한다. 제 1 스테이지는 제 1 스테이지의 출력으로부터 제 1 캐패시터를 거쳐서 제 1 스테이지의 입력으로 포지티브 피드백을 제공함으로써 제 1 스테이지의 입력 임피던스를 증가시키도록 추가로 구성된다. 증폭기는 또한 제 1 스테이지의 출력을 제 2 스테이지의 출력에서 차동 신호로 변환하는 제 2 스테이지를 포함한다. 일부 실시형태들에서, 집적 회로는 또한 플로팅 용량성 소스에게로 바이어스 전압을 제공하도록 구성된 바이어스 네트워크를 포함한다.

일 실시형태에서, 제 1 스테이지는 1보다 큰 전압 이득을 포함하는 부스팅 소스 팔로워 회로를 포함하고, 제 2 스테이지는 부스팅 소스 팔로워 회로의 출력에 용량성으로 연결된 차동 증폭기를 포함한다. 제 1 스테이지는 제 1 스테이지의 입력과 기준 노드 사이에 연결된 제 2 캐패시터를 추가로 포함할 수도 있어서, 부스팅 소스 팔로워의 전압 이득은 제 1 캐패시터의 캐패시턴스와 제 2 캐패시터의 캐패시턴스의 비율에 의존한다.

다른 실시형태에 따르면, 플로팅 용량성 소스에 의해 제공된 신호를 증폭하는 집적회로는 플로팅 용량성 소스에 연결되도록 구성된 부스팅 소스 팔로워 회로를 포함한다. 일부 실시형태들에서, 부스팅 소스 팔로워 회로는 1보다 큰 전압 이득을 갖는다. 집적회로는 또한 소스 팔로워 회로의 출력에 용량성으로 연결된 차동 증폭기 및 플로팅 용량성 소스의 적어도 하나의 단자에 연결되도록 구성된 바이어스 네트워크를 포함한다. 차동 증폭기는 용량성 피드백 네트워크에 의해 설정된 이득을 갖는 완전 차동 증폭기일 수도 있다.

일 실시형태에서, 부스팅 소스 팔로워 회로는 플로팅 용량성 소스의 제 1 단자에 연결되도록 구성된 MOS 트랜지스터와, 이 MOS 트랜지스터의 드레인에 연결된 제 1 단자 및 플로팅 용량성 소스의 제 2 단자에 연결되도록 구성된 제 2 단자를 갖는 제 1 캐패시터와, 제 1 캐패시터의 제 2 단자와 기준 전압 사이에 연결된 제 2 캐패시터를 포함한다. 일부 실시형태들에서, 기준 전압은 접지 전압이다.

추가 실시형태에 따르면, 용량성 신호 소스에 의해 제공된 신호를 증폭하는 방법은 전압 팔로워의 제어 단자에서 용량성 신호 소스의 제 1 단자로부터의 제 1 신호를 수신하는 단계, 및 전압 팔로워 디바이스의 출력 노드에 연결된 제 1 캐패시터에서 용량성 신호 소스의 제 2 단자로부터의 제 2 신호를 수신하는 단계를 포함한다. 바이어스 전압은 일부 실시형태들에서 용량성 신호 소스에게로 제공될 수도 있다. 이 방법은 용량성 신호 소스의 제 2 단자와 기준 노드 사이에 연결된 제 1 캐패시터의 캐패시턴스와 제 2 캐패시터의 캐패시턴스 사이의 비율에 기초하여 전압 이득을 적용함으로써 제 1 및 제 2 신호들을 증폭하는 단계를 추가로 포함한다. 제 3 신호는 용량성으로 연결된 완전 차동 증폭기에 의해 전압 팔로워 디바이스의 출력 노드로부터 수신되며, 이 제 3 신호는 차동 출력 신호를 생성하도록 증폭된다. 일부 실시형태들에서는, 이 차동 출력 신호에 대해 아날로그-디지털 변환이 수행된다.

실시형태들의 이점들은 예시형태적인 제 2 스테이지 증폭기들의 차동 구조로 인한 더 높은 신호 스윙들을 처리하는 증폭기 능력을 포함한다. 이 예시형태적인 차동 구조는 또한 짝수 차 고조파들을 억압한다. 또한, 예시형태적인 증폭기들에서의 2개의 스테이지들을 이용하면, 증폭기 이득 변동에 대한 민감도가 작다. 일부 실시형태들에서, 이 이득 변동은 대략 0.3 dB의 최대치일 수도 있다. 더욱이, 시스템의 이득은 캐패시터 비율들에 기초하여 설정될 수 있고, 이에 의해 시스템들의 전체적인 이득 변동을 감소시킬 수 있다. 또한, MEMS 디바이스의 캐패시턴스를 제 2 스테이지의 입력 캐패시터와 디연결함으로써, MEMS 디바이스의 출력은 가상 접지에 연결된 대형 입력 캐패시터로 인해 감쇄되지 않는다. MEMS 디바이스를 캐패시턴스에 적재한 효과는 MEMS 캐패시턴스가 팔로워 트랜지스터들의 게이트와 직렬로 연결되어, MEMS의 고임피던스 노드를 제 2 스테이지에 대한 저임피던스 노드로 변환하기 때문에 더욱 감소한다. 실시형태들에서, 제 1 스테이지는 저임피던스 및 센서의 대응하는 전압 스윙을 갖는 전압 소스처럼 동작한다.

실시형태들의 다른 유리한 양태는 더 우수한 잡음 성능을 포함한다. 제 2 스테이지의 이득 부스트를 제공함으로써, 제 2 스테이지의 잡음 기여가 감소한다.

실시형태들의 추가 이점은, 집적회로에 의해 보이는 EMI 또는 전원 외란들이 제 2 스테이지 차동 증폭기의 차동 구조에 의해 억압되기 때문에, MEMS 센서에 의해 경험되는 EMI 외란들 및 광 관련 외란들을 억압하는 능력을 포함한다. MEMS 센서 자체에 의해 보이는 외란들에 대해, 대부분의 EMI 외란들은 공통 모드 신호로서 센서에 영향을 미칠 것이다. 이들 외란들은, 센서의 양측 단자들이 증폭기의 제 1 스테이지에 연결되기 때문에 억압된다. 따라서, MEMS 센서의 양측 단자들에서 보이는 임의의 동위상 신호는 반사되거나 현저히 감쇄된다.

이 발명은 예시적인 실시형태들을 참조하여 설명되었지만, 이 설명은 제한의 관점으로 이해되도록 의도된 것이 아니다. 설명을 참조하는 경우, 예시적인 실시형태들의 다양한 변경들 및 조합들뿐 아니라 발명의 다른 실시형태들은 당업자에게 자명할 것이다. 따라서, 첨부한 청구범위는 임의의 그러한 변경들 또는 실시형태들을 포괄하는 것으로 의도된다.

Claims

용량성 신호 소스에 의해 제공된 신호를 증폭하는 시스템으로서,
제 1 스테이지와,
제 2 스테이지를 포함하며,
상기 제 1 스테이지는,
상기 용량성 신호 소스의 제 1 단자에 연결되도록 구성된 입력 단자를 포함하는 전압 팔로워 디바이스(a voltage follower device)와,
상기 전압 팔로워 디바이스의 출력 단자에 연결된 제 1 단부 및 상기 용량성 신호 소스의 제 2 단자에 연결되도록 구성된 제 2 단부를 포함하는 제 1 캐패시터를 포함하고,
상기 제 2 스테이지는 차동 증폭기(a differential amplifier)를 포함하고,
상기 전압 팔로워 디바이스의 상기 출력 단자에 용량성으로 연결되는
시스템.
제 1 항에 있어서,
상기 제 2 스테이지는,
상기 전압 팔로워 디바이스의 상기 출력 단자와 상기 차동 증폭기의 제 1 입력 단자 사이에 연결된 입력 캐패시터와,
기준 노드와 상기 차동 증폭기의 제 2 입력 단자 사이에 연결된 기준 캐패시터와,
상기 차동 증폭기의 제 1 출력 단자와 상기 차동 증폭기의 상기 제 1 입력 단자 사이에 연결된 제 1 피드백 캐패시터와,
상기 차동 증폭기의 제 2 출력 단자와 상기 차동 증폭기의 상기 제 2 입력 단자 사이에 연결된 제 2 피드백 캐패시터를 더 포함하는
시스템.
제 1 항에 있어서,
상기 전압 팔로워 디바이스는 MOS 소스 팔로워를 포함하는
시스템.
제 3 항에 있어서,
상기 소스 팔로워 디바이스는 서브임계 영역(a sub-threshold region)에서 바이어싱되는
시스템.
제 1 항에 있어서,
상기 제 1 스테이지는, 기준 노드에 연결된 제 1 단부 및 상기 용량성 신호 소스의 상기 제 2 단자에 연결되도록 구성된 제 2 단부를 포함하는 제 2 캐패시터를 더 포함하는
시스템.
제 1 항에 있어서,
상기 용량성 신호 소스를 더 포함하는
시스템.
제 6 항에 있어서,
상기 용량성 신호 소스는 MEMS 마이크로폰을 포함하는
시스템.
고임피던스 신호 소스(a high impedance signal source)에 의해 제공된 신호를 증폭하는 증폭기로서,
상기 고임피던스 신호 소스의 제 1 단자에 연결되도록 구성된 게이트를 구비한 소스 팔로워 트랜지스터와,
상기 소스 팔로워 트랜지스터의 소스에 연결된 제 1 단자 및 상기 고임피던스 신호 소스의 제 2 단자에 연결되도록 구성된 제 2 단자를 구비한 제 1 캐패시터와,
상기 소스 팔로워 트랜지스터의 상기 소스와 차동 증폭기의 제 1 입력 사이에 연결된 제 2 캐패시터와,
상기 차동 증폭기의 제 1 출력과 상기 차동 증폭기의 상기 제 1 입력 사이에 연결된 제 3 캐패시터를 포함하며,
상기 차동 증폭기는 상기 제 1 입력에 대해 상기 제 1 출력에서 네거티브 위상을 생성하도록 구성되고,
상기 차동 증폭기의 저주파수 이득(a low-frequency gain)은 상기 제 2 캐패시터의 캐패시턴스와 상기 제 3 캐패시터의 캐패시턴스의 비율에 의해 설정되는
증폭기.
제 8 항에 있어서,
상기 제 1 캐패시터의 상기 제 2 단자와 기준 전압 사이에 연결된 제 4 캐패시터를 더 포함하고,
상기 고임피던스 신호 소스의 상기 제 1 단자 및 상기 제 2 단자로부터 상기 소스 팔로워 트랜지스터의 상기 소스까지의 전압 이득은 상기 제 1 캐패시터의 캐패시턴스와 상기 제 4 캐패시터의 캐패시턴스의 비율에 의존하는
증폭기.
제 9 항에 있어서,
상기 고임피던스 신호 소스의 상기 제 1 단자 및 상기 제 2 단자로부터 상기 소스 팔로워 트랜지스터의 상기 소스까지의 전압 이득은 1보다 큰
증폭기.
제 8 항에 있어서,
상기 차동 증폭기의 제 2 입력과 기준 전압 사이에 연결된 제 5 캐패시터와,
상기 차동 증폭기의 제 2 출력과 상기 차동 증폭기의 상기 제 2 입력 사이에 연결된 제 6 캐패시터를 더 포함하는
증폭기.
제 8 항에 있어서,
상기 차동 증폭기는 공통 모드 피드백을 갖는 완전 차동 증폭기를 포함하는
증폭기.
제 8 항에 있어서,
상기 소스 팔로워 트랜지스터는 서브임계 영역에서 바이어싱되는
증폭기.
제 8 항에 있어서,
상기 제 3 캐패시터와 병렬로 연결된 바이어스 저항을 더 포함하되, 상기 바이어스 저항은 적어도 100 MΩ의 값을 포함하는
증폭기.
제 14 항에 있어서,
상기 바이어스 저항은 직렬로 접속된 복수의 다이오드 접속 MOS 디바이스(a plurality of diode connected MOS devices)를 포함하는
증폭기.
제 8 항에 있어서,
상기 고임피던스 신호 소스는 용량성 신호 소스를 포함하는
증폭기.
제 16 항에 있어서,
상기 용량성 신호 소스는 MEMS 마이크로폰을 포함하는
증폭기.
제 17 항에 있어서,
상기 제 1 캐패시터의 상기 제 2 단자에 연결된 MEMS 바이어스 회로를 더 포함하는
증폭기.
제 8 항에 있어서,
상기 차동 증폭기는 연산 트랜스컨덕턴스 증폭기(an operational transconductance amplifier;OTA)를 포함하는
증폭기.
플로팅 용량성 소스(a floating capacitive source)에 의해 제공된 신호를 증폭하는 집적회로로서,
제 1 스테이지와,
제 2 스테이지를 포함하며,
상기 제 1 스테이지는,
상기 플로팅 용량성 소스의 제 1 임피던스를 상기 제 1 스테이지의 출력에서 제 2 임피던스로 변환하도록 구성되며, 상기 제 1 임피던스가 상기 제 2 임피던스보다 더 크고,
상기 제 1 스테이지의 상기 출력으로부터 제 1 캐패시터를 거쳐서 상기 제 1 스테이지의 입력으로 포지티브 피드백을 제공함으로써 상기 제 1 스테이지의 입력 임피던스를 증가시키도록 구성되며,
상기 제 2 스테이지는,
상기 제 1 스테이지의 상기 출력을 상기 제 2 스테이지의 출력에서 차동 신호로 변환하는
집적회로.
제 20 항에 있어서,
상기 플로팅 용량성 소스에 바이어스 전압을 제공하도록 구성된 바이어스 네트워크를 더 포함하는
집적회로.
제 20 항에 있어서,
상기 제 1 스테이지는 1보다 큰 전압 이득을 포함하는 부스팅 소스 팔로워(a boosted source follower) 회로를 포함하는
집적회로.
제 22 항에 있어서,
상기 제 1 스테이지는 상기 제 1 스테이지의 상기 입력과 기준 노드 사이에 연결된 제 2 캐패시터를 더 포함하고,
상기 전압 이득은 상기 제 1 캐패시터의 캐패시턴스와 상기 제 2 캐패시터의 캐패시턴스의 비율에 기초하는
집적회로.
용량성 신호 소스에 의해 제공된 신호를 증폭하는 방법으로서,
상기 용량성 신호 소스의 제 1 단자로부터의 제 1 신호를 전압 팔로워 디바이스의 제어 단자에서 수신하는 단계와,
상기 용량성 신호 소스의 제 2 단자로부터의 제 2 신호를 전압 팔로워 디바이스의 출력 노드에 연결된 제 1 캐패시터에서 수신하는 단계와,
상기 제 1 신호 및 상기 제 2 신호를 증폭하는 단계와,
용량성으로 연결된 완전 차동 증폭기에 의해 상기 전압 팔로워 디바이스의 상기 출력 노드로부터의 제 3 신호를 수신하는 단계와,
상기 제 3 신호를 증폭하는 단계를 포함하되,
상기 제 1 신호 및 상기 제 2 신호를 증폭하는 단계는 상기 제 1 캐패시터의 캐패시턴스와 상기 용량성 신호 소스의 상기 제 2 단자와 기준 노드 사이에 연결된 제 2 캐패시터의 캐패시턴스 비율에 기초하여 전압 이득을 적용하는 단계를 포함하고,
상기 제 3 신호를 증폭하는 단계는 차동 출력 신호를 생성하는 단계를 포함하는
방법.
제 24 항에 있어서,
상기 차동 출력 신호에 대해 아날로그-디지털 변환을 수행하는 단계를 더 포함하는
방법.
제 24 항에 있어서,
상기 용량성 신호 소스에 바이어스 전압을 제공하는 단계를 더 포함하는
방법.