JP2013031919A

JP2013031919A - キャビティをシールする方法

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Publication number: JP2013031919A
Application number: JP2012200158A
Authority: JP
Inventors: Mickael Renault; ミカエル・ルノー
Original assignee: Cavendish Kinetics Ltd
Current assignee: Cavendish Kinetics Ltd
Priority date: 2008-02-22
Filing date: 2012-09-12
Publication date: 2013-02-14
Also published as: US20110285035A1; US20090215214A1; EP2268568B1; CN101998930A; WO2009105382A3; CN101998930B; TW200938480A; WO2009105382A2; US8395249B2; EP2268568A2; TWI353338B; JP2011513073A; US7989262B2

Abstract

【課題】標準的なＣＭＯＳプロセスに適合し、かつゲッタ材料又は反応性ガスに依存しないでキャビティをシールする方法を提供する。
【解決手段】キャビティ９１０は犠牲材料をエッチングにより除去することで形成され、キャビティのシールはキャビティより下側の材料がスパッタエッチングされ、キャビティに通じる通路の上及び中に再堆積されることでシールされる。キャビティに通じる通路の上に堆積された材料９０４も再びスパッタエッチングされ、キャビティに通じる通路内に再堆積される。スパッタエッチングを不活性雰囲気で行うことにより、スパッタエッチングの後にはキャビティ内は不活性ガスで充填される。
【選択図】図９Ｃ

Description

本発明の実施形態は、一般に、微小電気機械システム（ｍｉｃｒｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌｓｙｓｔｅｍ）（ＭＥＭＳ）、又はナノ電気機械システム（ｎａｎｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌｓｙｓｔｅｍ）（ＮＥＭＳ）におけるキャビティをシール（密閉）する方法に関する。

多くのＭＥＭＳ及びＮＥＭＳデバイスは、低い又は非常に低い圧力環境において、カプセル化を必要とする。これは、特に、スクイーズフィルムダンピング効果（ｓｑｕｅｅｚｅ−ｆｉｌｍｄａｍｐｉｎｇｅｆｆｅｃｔｓ）によって影響される慣性センサなどで使用されるトランスデューサに当てはまる。これを達成するために、化学蒸着法（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）（ＣＶＤ）などの方法が、ＭＥＭＳデバイスがその中に取り囲まれるシールキャビティに使用されている。

しかしながら、これらの方法は、キャビティをシールするのに必要な材料を堆積させるために、反応性ガスを使用するという欠点を有する。これらの反応性ガスは、シールするステップの間だけでなく、キャビティがシールされた後も、取り囲まれたデバイスの動作に悪影響を及ぼすことがある。この現象は、特に、動作の間に熱くなりかつ潜在的な化学反応に触媒作用することを促進する温度レベルに到達することがあるトランスデューサに有害である。

この問題を解決するために、残留ガスを除去するための方法が開発された。典型的なアプローチは、「ゲッタ」材料を使用することである。通常、反応性に富んだ金属であるこれらの材料は、有限の量のガスを吸収することができる。しかしながら、このアプローチは、ゲッタ材料がデバイスを収容するキャビティ内部に挿入される必要があるので、いくつかの欠点を有する。ウエハレベルパッケージングが使用されるとき、ゲッタは通常、デバイスパッケージの内部の表面、又は真空シールするためのキャビティに面するウエハの内部の表面に設けられる。しかしながら、ウエハレベルパッケージングは、本質的に、統合されたシール方法ではなく、かつ小さなキャビティを形成することに使用することができない。ゲッタ材料はまた、デバイスを含むキャビティ内の基板上に設けられてもよい。しかしながら、この方法論は、面積当たりのカプセル化されたデバイスの低い密度を意味するキャビティサイズの劇的な増加を引き起こすであろう。これはまた、既存のプロセスフローを複雑にするであろう。さらに、これらの欠点は、典型的に標準的な相補型金属酸化膜半導体（ＣＭＯＳ）プロセスに適合せず、これによってプロセスフローへの別の修正を必要とするゲッタ材料の性質によって、悪化するであろう。ＣＶＤなどの方法に伴うもう１つの欠点は、材料がキャビティ内に堆積され、これによって取り囲まれたデバイスの動作に干渉するかもしれないことである。

したがって、標準的なＣＭＯＳプロセスに適合し、かつゲッタ材料又は反応性ガスに依存しないキャビティをシールする方法についての明らかな必要性が存在する。

本明細書で開示される実施形態は一般に、デバイス構造においてキャビティをシールする方法を含む。キャビティは、キャビティの体積を決定してもよい犠牲材料をエッチングにより除去することによって開かれてもよい。キャビティより下、キャビティより上、及びキャビティの外側からの材料が、スパッタエッチングされかつキャビティに通じる通路の上及び中に再堆積（再蒸着）されて、それによって、キャビティをシールしてもよい。材料はまた、キャビティより上からスパッタエッチングされ、かつキャビティに通じる通路内に再堆積されてもよい。スパッタエッチングは、実質的に不活性雰囲気で発生してもよい。スパッタエッチングは、物理的なプロセスであるので、スパッタエッチングされた材料は、キャビティ自体の中に再堆積することはほとんどない、又は全くないであろう。不活性ガスは、キャビティが開かれた後、キャビティ内に存在することがある任意の残留ガスを一掃してもよい。したがって、スパッタエッチングの後、キャビティは、キャビティに負の影響を与えない不活性ガスで実質的に満たされてもよい。

一実施形態では、デバイス構造を形成する方法が開示される。上記方法は、少なくとも１つの犠牲層を基板の上に堆積（蒸着）することと、上記少なくとも１つの犠牲層の一部を除去して、形成されるべきキャビティ及び少なくとも１つの通路の形状を決定することを含んでもよい。上記方法はまた、少なくとも１つのカプセル化層（ｅｎｃａｐｓｕｌａｔｉｎｇｌａｙｅｒ）を上記少なくとも１つの犠牲層の上に堆積することと、上記少なくとも１つのカプセル化層の一部を除去して、上記少なくとも１つのカプセル化層の少なくとも１つの第１の側面を介して上記少なくとも１つの犠牲層の一部を露出することとを含んでもよい。上記方法はさらに、上記少なくとも１つの犠牲層を除去して、上記少なくとも１つのカプセル化層を介して上記キャビティ及び第１の通路を形成することと、上記基板から材料をスパッタエッチングしかつ上記スパッタエッチングされた材料を上記第１の通路に再堆積して、上記第１の通路をシールすることとを含んでもよい。

もう１つの実施形態では、デバイス構造を形成する方法が開示される。上記方法は、少なくとも１つの犠牲層を基板の上に堆積することと、上記少なくとも１つの犠牲層の一部を除去して、形成されるべきキャビティ及び少なくとも１つの通路の形状を決定することとを含んでもよい。上記方法はまた、第１のカプセル化層を上記少なくとも１つの犠牲層の上に堆積することと、第２のカプセル化層を上記第１のカプセル化層の上に堆積することと、上記第１のカプセル化層の一部を除去して、上記第１のカプセル化層の側面を介して、上記少なくとも１つの犠牲層の一部を露出することとを含んでもよい。上記方法はさらに、上記少なくとも１つの犠牲層を除去して、上記第１のカプセル化層を介して上記キャビティ及び第１の通路を形成することと、上記第２のカプセル化層から材料をスパッタエッチングしかつ上記スパッタエッチングされた第２のカプセル化材料を上記第１の通路に再堆積して、上記第１の通路をシールすることとを含んでもよい。

もう１つの実施形態では、デバイス構造を形成する方法が開示される。上記方法は、少なくとも１つの犠牲層を基板の上に堆積することと、上記少なくとも１つの犠牲層の一部を除去して、形成されるべきキャビティ及び少なくとも１つの通路の形状を決定することとを含んでもよい。上記方法はまた、第１のカプセル化層を上記キャビティの形状を決定する上記少なくとも１つの犠牲層の上に堆積することと、第２のカプセル化層を上記第１のカプセル化層の上に堆積することと、上記第１のカプセル化層の一部を除去して、上記第１のカプセル化層の側面を介して上記少なくとも１つの犠牲層の一部を露出することとを含んでもよい。上記方法はさらに、上記少なくとも１つの犠牲層を除去して、上記第１のカプセル化層を介して上記キャビティ及び第１の通路を形成することと、上記第２のカプセル化層及び上記基板から材料をスパッタエッチングしかつ上記スパッタエッチングされた第２のカプセル化材料及び上記基板からの材料を上記第１の通路に再堆積し、上記第１の通路をシールすることとを含んでもよい。

本発明の特徴を述べた上記方法が詳細に理解されるために、上記で簡単に要約された本発明のより具体的な説明が、実施形態を参照することにより行われ、それらのうちのいくつかが、添付の図面で示される。しかしながら、本発明は他の同様に効果的な実施形態を認めるかもしれないので、添付の図面は、本発明の典型的な実施形態のみを示し、かつしたがって、その範囲を制限しないと考慮されることが留意されるべきである。

一実施形態に係る複数のキャビティを有する構造の概略的な上面図である。もう１つの実施形態に係るキャビティを有する構造の概略的な上面図である。キャビティの高さ未満の高さを有する側面リリース通路（ｓｉｄｅｒｅｌｅａｓｅｐａｓｓａｇｅ）を有する構造の概略的な側面図である。犠牲材料が除去された図３Ａの構造の概略的な側面図である。キャビティの高さ未満の高さを有する側面リリース通路をそれぞれ有する複数のキャビティを有する構造の概略的な側面図である。犠牲材料が除去された図４Ａの構造の概略的な側面図である。キャビティの高さ未満の高さを有する複数の側面リリース通路を有する構造の概略的な側面図である。犠牲材料が除去された図５Ａの構造の概略的な側面図である。スパッタ装置の概略的な側面図である。スパッタ法によって部分的にシールされた構造の概略的な断面図である。もう１つのスパッタ装置の概略的な側面図である。キャビティをシールする前の構造の概略的な断面図である。スパッタエッチングプロセスの間の図９Ａの構造の概略的な断面図である。キャビティをシールした後の図９Ａの構造である。一実施形態に係るスパッタエッチングの前の構造の概略的な断面図である。もう１つの実施形態に係るスパッタエッチングの前の構造の概略的な断面図である。もう１つの実施形態に係るスパッタエッチングの前の構造の概略的な断面図である。もう１つの実施形態に係る犠牲材料を除去するためのプロセスを示す。もう１つの実施形態に係る犠牲材料を除去するためのプロセスを示す。もう１つの実施形態に係る犠牲材料を除去するためのプロセスを示す。

理解を促進するために、可能な場合、同一の符号が図面に共通する同一の構成要素を示すために使用される。一実施形態で開示された構成要素は、具体的に述べられることなく他の実施形態で有利に利用されることがあることが意図される。

本明細書で開示される実施形態は、デバイス構造内に形成されたキャビティをシールする方法を含む。図１は、一実施形態に係る複数のキャビティを有する構造１００の概略的な上面図である。構造１００は、基板の上に形成された１つ又はそれ以上の層１０４を有する基板１０２を備える。層１０４と基板１０２との間には、１つ又はそれ以上のキャビティが形成されてもよい。

図１に示した実施形態では、犠牲材料１０８の１つ又はそれ以上の犠牲層が、基板１０２と１つ又はそれ以上の層１０４との間に形成されてもよい。犠牲材料１０８は、形成されるべきキャビティ内の空間の体積を決定してもよい。キャビティは、犠牲材料１０８を除去することによって形成される。それぞれのキャビティ内では、１つ又はそれ以上のデバイス１０６が存在してもよい。犠牲材料１０８は、通路１１０からキャビティエリアまでに存在してもよい。通路１１０は、エッチングガス又はエッチング液がキャビティに入り、かつ犠牲材料１０８を除去することを可能にしてもよい。一実施形態では、犠牲材料１０８はまた、１つ又はそれ以上の層１０４の間のチャネル１１２として基板１０２上に露出されてもよい。犠牲材料１０８を除去すると、デバイス１０６が、キャビティ内にリリースされる（ｒｅｌｅａｓｅ）であろう。通路１１０は、結果として生じるキャビティの１つの側面に示されているが、通路１１０は、形成されるべきキャビティの両方の側面に存在してもよいことが理解されるべきである。さらに、通路１１０は、デバイス１０６への見通し（ｌｉｎｅｏｆｓｉｇｈｔ）を有する直線として示されているが、通路１１０は、デバイス１０６への見通しを少し提供する又は全く提供しない形状であってもよい。

図２は、もう１つの実施形態に係るキャビティ２０４を有する構造２００の概略的な上面図である。キャビティ２０４は基板２０２の上に形成され、かつ１つ又はそれ以上の通路２０８を介してアクセスされる。図２に示すように、通路２０８は、キャビティ２０４内に含まれるデバイス２０６と通路２０８の入り口との間の見通しパスが存在しないようなねじれを有する。通路２０８は、キャビティ２０４の１つの側面に示されているが、通路２０８は、両方の側面に存在してもよいことが理解されるべきである。さらに、通路２０８は、デバイス２０６への任意の見通しパスをブロックするように示されているが、通路２０８は、デバイス２０６への完全な又は完全ではない見通しパスを提供するように設計されてもよい。

図３Ａは、キャビティの高さ未満の高さを有する側面リリース通路を有する構造の概略的な側面図である。図３Ｂは、犠牲材料が除去された図３Ａの構造の概略的な側面図である。構造は、デバイス３０６がその上に形成されてもよい基板３０２を有する。一実施形態では、基板３０２は、シリコンベースの材料を備えてもよい。もう１つの実施形態では、基板３０２は、ＣＭＯＳ構造などの複数の層のデバイス構造を備えてもよい。デバイス３０６は、任意のＭＥＭＳ、ＮＥＭＳ、微小光電気機械システム（ｍｉｃｒｏ−ｏｐｔｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌｓｙｓｔｅｍ）（ＭＯＥＭＳ）デバイス、ナノ光電気機械システム（ｎａｎｏ−ｏｐｔｏ−ｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌｓｙｓｔｅｍ）（ＮＯＥＭＳ）デバイス、又はそれらの組み合わせを備えてもよい。デバイスは、構造内の任意の地点で形成されてもよい。例えば、デバイスは、ＣＭＯＳ構造の上又は下に形成されてもよい。さらに、デバイスは、（すなわち、デバイスではない）構造の追加の層がデバイスの上に存在してもいいように、スタック内に形成されてもよい。デバイスは、金属システムのバックエンドオブライン（ｂａｃｋｅｎｄｏｆｌｉｎｅ）（ＢＥＯＬ）プロセスで使用されてもよい。デバイスはまた、バイポーラプロセス、又はｂｉ−ＣＭＯＳ、又はＳｉＧｅ、又はＧａＡｓ、ＧａＡｌＡｓ、又は他のＩＩＩ／Ｖ又はＩＩ／ＶＩ、又は任意の他のフロントエンド半導体プロセスなどの任意の他の半導体フロントエンド技術のバックエンドオブラインで形成されてもよい。一実施形態では、デバイスは、ガラス上に形成されてもよい。１つのデバイス３０６が示されているが、複数のデバイス３０６が存在してもよいことが理解されるべきである。複数のデバイス３０６が存在する場合、それらのデバイス３０６は、同一であってもよく又は異なっていてもよく、かつ同一の機能又は異なる機能を実行してもよい。また、デバイス３０６が示されているが、デバイス３０６が存在しなくてもよいことが理解されるべきである。

デバイス３０６は、犠牲材料３０４に取り囲まれてもよい。犠牲材料３０４は、スピンオン有機膜（ｓｐｉｎ−ｏｎｏｒｇａｎｉｃｆｉｌｍ）を備えてもよい。しかしながら、スピンオンガラス、窒化ケイ素、二酸化ケイ素、アモルファスシリコン、及び非晶質炭素などの他のスピンオン膜（ｓｐｉｎ−ｏｎｆｉｌｍ）、及びプラズマＣＶＤ（ＰｌａｓｍａＥｎｈａｎｃｅｄＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）（ＰＥＣＶＤ）材料が、同一の効果のために使用されてもよい。犠牲材料３０４を堆積させるために使用される追加の堆積方法は、原子層堆積法（ａｔｏｍｉｃｌａｙｅｒｄｅｐｏｓｉｔｉｏｎ）（ＡＬＤ）、物理蒸着法（ｐｈｙｓｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）（ＰＶＤ）、化学蒸着法（ＣＶＤ）、及び他の従来の堆積方法を含む。スピンオン犠牲材料３０４は、下位層の任意の凹凸を越えて流れてもよく、これによって、フィルムの厚さが下層の材料の高さに依存する平坦な層を作り出す。犠牲材料３０４は、堆積され、かつその後パターニングされて、形成されるべきキャビティに影響しない犠牲材料３０４の一部を除去してもよい。

１つ又はそれ以上の他の層３０８、３１０、及び３１２が、犠牲材料３０４の上に堆積されてもよい。１つ又はそれ以上の他の層３０８、３１０、及び３１２は、デバイス３０６の上に形成されるべき構造の一部を形成してもよい。トレンチ３１４は、１つ又はそれ以上の他の層３０８、３１０、及び３１２をパターニングすることによって、構造内に形成されてもよい。トレンチは、基板３０２から最上層３１２の最上部までの矢印「Ｅ」によって示される高さ、及び矢印「Ｂ」によって示される幅を有してもよい。トレンチの高さ「Ｅ」はＹ軸方向に延在し、かつ幅「Ｂ」はＸ軸に沿って延在する。トレンチは、Ｚ軸（紙面に対して奥方向）に沿って、数ミクロン延在してもよい。一実施形態では、トレンチは、Ｚ軸に沿って約１ｍｍ又はそれ以上の距離に延在してもよい。高さと幅との比率はアスペクト比として知られている。一実施形態では、開口部のアスペクト比は、スパッタ材料の放出コサイン分布（ｅｊｅｃｔｉｏｎｃｏｓｉｎｅｄｉｓｔｒｉｂｕｔｉｏｎ）に比例することがある。もう１つの実施形態では、アスペクト比は、入射する種（ｓｐｅｃｉｅｓ）の角度分布に比例することがある。比例には、線形的な比例だけでなく、反比例、及びアスペクト比とスパッタ材料との間の任意の一般的な関係も含むことが理解されるべきである。一実施形態では、トレンチ３１４のアスペクト比は、約１：１であってもよい。もう１つの実施形態では、トレンチ３１４のアスペクト比は、約２：１よりも大きくてもよい。一実施形態では、幅は、約数ナノメートルから約１００マイクロメートルまでの間であってもよい。一実施形態では、幅は、約１マイクロメートルから約５０マイクロメートルまでの間であってもよい。

犠牲材料３０４は、パターニングの後、形成されるべきキャビティ３１６の形状、及びリリース通路３１８を提供する。キャビティ３１６は、矢印「Ｃ」によって示される高さを有してもよい一方、通路３１８は、矢印「Ｄ」によって示される高さを有してもよい。通路３１８は、Ｚ軸に沿ったトレンチの全長に対してトレンチに沿って延在してもよい。一実施形態では、通路３１８は、Ｚ軸に沿った全長未満でトレンチに沿って延在してもよい。図３Ａ及び図３Ｂに示した実施形態では、通路３１８は、キャビティ３１６の高さ未満の高さを有する。必要に応じて、通路３１８は、キャビティ３１６の高さに実質的に等しい高さを有してもよいことが理解されるべきである。一実施形態では、キャビティリリース通路３１８は、約１０マイクロメートル又はそれ以下の高さを有してもよい。

犠牲材料３０４が露出されるように１つ又はそれ以上の他の層３０８、３１０、及び３１２がパターニングされた後、犠牲材料３０４は除去されて、キャビティ３１６内にデバイス３０６をリリースしてもよい。一実施形態では、犠牲材料３０４は、プラズマエッチングによって除去されてもよい。一実施形態では、エッチングガス又はエッチング液は、水素、フッ素、酸素、フッ化水素、塩素、塩酸、窒素、ヘリウム、二フッ化キセノン、無水フッ化水素、フッ素ベースのエッチングガス又はエッチング液、酸素ベースのエッチングガス又はエッチング液、水素ベースのエッチングガス又はエッチング液、又はそれらの組み合わせを備えてもよい。

図４Ａは、キャビティの高さ未満の高さを有する側面リリース通路をそれぞれ有する複数のキャビティを有する構造の概略的な側面図である。図４Ｂは、犠牲材料が除去された図４Ａの構造の概略的な側面図である。構造は、複数のデバイス４０６がその上に形成されてもよい基板４０２を有する。一実施形態では、基板４０２は、シリコンベースの材料を備えてもよい。もう１つの実施形態では、基板４０２は、ＣＭＯＳ構造などの複数の層のデバイス構造を備えてもよい。デバイス４０６は、任意のＭＥＭＳ、ＮＥＭＳ、ＭＯＥＭＳ、又はＮＯＥＭＳデバイス、又はそれらの組み合わせを備えてもよい。一実施形態では、デバイス４０６は、集積回路において温度制御及び改善された信頼性を提供するマイクロ流体チャネル（ｍｉｃｒｏｆｌｕｉｄｉｃｃｈａｎｎｅｌ）を備えてもよい。さらに、デバイス４０６は一般に、基板上のキャビティ内でシールされてもよい任意のデバイスであってもよい。

デバイス４０６は、犠牲材料４０４に取り囲まれてもよい。犠牲材料４０４は、スピンオン有機膜を備えてもよい。しかしながら、他のスピンオン膜、ＰＥＣＶＤ、ＡＬＤ、ＣＶＤ、又は窒化ケイ素、二酸化ケイ素、アモルファスシリコン、及び非晶質炭素などのＰＶＤ材料が、同一の効果のために使用されてもよい。スピンオン犠牲材料４０４は、下位層の任意の凹凸を越えて流れてもよく、これによって、フィルムの厚さが下層の材料の高さに依存する平坦な層を作り出す。犠牲材料４０４は、堆積され、かつその後パターニングされて、形成されるべきキャビティに影響しない犠牲材料４０４の一部を除去してもよい。一実施形態では、犠牲材料４０４は、犠牲材料４０４がトレンチ４１４にかかる（ｓｐａｎ）ようにパターニングされてもよく、その結果、犠牲材料４０４の残りを除去するエッチングガス又はエッチング液が、通路４１８を介して側面からよりもむしろ上面から犠牲材料４０４に接触してもよい。

１つ又はそれ以上の他の層４０８、４１０、及び４１２が、犠牲材料４０４の上に堆積されてもよい。１つ又はそれ以上の他の層４０８、４１０、及び４１２は、デバイス４０６の上に形成されるべき構造の一部を形成してもよい。トレンチ４１４は、１つ又はそれ以上の他の層４０８、４１０、及び４１２をパターニングすることによって、構造内に形成されてもよい。パターニングは、エッチングを含んでもよい。

犠牲材料４０４は、パターニングの後、形成されるべきキャビティ４１６の形状、及びリリース通路４１８を提供する。犠牲材料４０４が露出されるように１つ又はそれ以上の他の層４０８、４１０、及び４１２がパターニングされた後、犠牲材料４０４が除去されて、キャビティ４１６内にデバイス４０６をリリースしてもよい。一実施形態では、犠牲材料４０４は、プラズマエッチングによって除去されてもよい。一実施形態では、エッチングガス又はエッチング液は、水素、フッ素、酸素、フッ化水素、塩素、塩酸、窒素、ヘリウム、二フッ化キセノン、無水フッ化水素、フッ素ベースのエッチングガス又はエッチング液、酸素ベースのエッチングガス又はエッチング液、水素ベースのエッチングガス又はエッチング液、又はそれらの組み合わせを備えてもよい。

図５Ａは、キャビティの高さ未満の高さを有する複数の側面リリース通路を有する構造の概略的な側面図である。図５Ｂは、犠牲材料が除去された図５Ａの構造の概略的な側面図である。構造は、１つ又はそれ以上のデバイス５０６がその上に形成されてもよい基板５０２を有する。一実施形態では、基板５０２は、シリコンベースの材料を備えてもよい。もう１つの実施形態では、基板５０２は、ＣＭＯＳ構造などの複数の層のデバイス構造を備えてもよい。デバイス５０６は、任意のＭＥＭＳ、ＮＥＭＳ、ＭＯＥＭＳ、又はＮＯＥＭＳデバイス、又はそれらの組み合わせを備えてもよい。一実施形態では、デバイス５０６は、集積回路において温度制御及び改善された信頼性を提供するマイクロ流体チャネルを備えてもよい。さらに、デバイス５０６は一般に、基板上のキャビティ内でシールされてもよい任意のデバイスであってもよい。

デバイス５０６は、犠牲材料５０４に取り囲まれてもよい。犠牲材料５０４は、スピンオン有機膜を備えてもよい。しかしながら、他のスピンオン膜、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、及び窒化ケイ素、二酸化ケイ素、アモルファスシリコン、及び非晶質炭素などのＣＶＤ材料が、同一の効果のために使用されてもよい。スピンオン犠牲材料５０４は、下位層の任意の凹凸を越えて流れてもよく、これによって、フィルムの厚さが下層の材料の高さに依存する平坦な層を作り出す。犠牲材料５０４は、堆積され、かつその後パターニングされて、形成されるべきキャビティ５１６に影響しない犠牲材料５０４の一部を除去してもよい。

１つ又はそれ以上の他の層５０８、５１０、及び５１２が、犠牲材料５０４の上に堆積されてもよい。１つ又はそれ以上の他の層５０８、５１０、及び５１２は、デバイス５０６上に形成されるべき構造の一部を形成してもよい。トレンチ５１４は、１つ又はそれ以上の他の層５０８、５１０、及び５１２をパターニングすることによって、構造内に形成されてもよい。

犠牲材料５０４は、パターニングの後、形成されるべきキャビティ５１６の形状、及びリリース通路５１８を提供する。図５Ａ及び図５Ｂに示すように、トレンチ５１４に対してそれぞれ開いている複数のリリース通路５１８が存在する。共通のトレンチ５１４に延在する複数の通路５１８が形成されてもよいことが理解されるべきである。犠牲材料５０４が露出されるように１つ又はそれ以上の他の層５０８、５１０、及び５１２がパターニングされた後、犠牲材料５０４は除去されて、キャビティ５１６内にデバイス５０６をリリースしてもよい。一実施形態では、エッチングガス又はエッチング液は、水素、フッ素、酸素、フッ化水素、塩素、塩酸、窒素、ヘリウム、二フッ化キセノン、無水フッ化水素、フッ素ベースのエッチングガス又はエッチング液、酸素ベースのエッチングガス又はエッチング液、水素ベースのエッチングガス又はエッチング液、又はそれらの組み合わせを備えてもよい。

キャビティが開かれると、キャビティへの通路が閉じられる必要があることがある。ＣＶＤプロセスの使用は、それらがデバイスのアクティブエリア（ａｃｔｉｖｅａｒｅａ）上に材料の堆積をもたらすので、適切ではないことがある。プラズマ活性種（ｐｌａｓｍａａｃｔｉｖａｔｅｄｓｐｅｃｉｅｓ）（例えば、Ｓｉベース、金属ベース、又は酸素ベースの種）がキャビティ内のアクティブエリアに到達するのに十分に長い寿命（ｌｉｆｅｔｉｍｅ）を有し、かつしたがって、キャビティ内のデバイス又は他の表面に堆積することがあるので、この問題が発生する。

さらに、デバイスを取り囲むガス媒体はまた、デバイス又はその動作寿命（ｌｉｆｅｔｉｍｅｏｐｅｒａｔｉｏｎ）に悪影響を及ぼす任意の反応を回避するために、できるだけ不活性であるべきである。これは、特に、動作の間に熱くなりかつキャビティ内に閉じこめられた残留ガスと反応するレベルに到達することがあるトランスデューサに当てはまる。したがって、化学的ベースのプロセスは、それらが反応性ガスを含むので、適切ではないことがある。キャビティのカプセル化又はシールは、能動デバイス上への材料の堆積がデバイスの動作を脅かすので、この堆積なしに実行されなければならない。

トランスデューサは消費者市場に移動しており、これは限られたコストを有するシール方法についての非常に強い要求を意味する。ＣＭＯＳ技術は、産業において支配的なプロセス製造（ｄｏｍｉｎａｎｔｐｒｏｃｅｓｓｍａｎｕｆａｃｔｕｒｉｎｇ）であり、これは、この方法がＣＭＯＳプロセスに適合すべきであり、かつ必要としても最小の道具の追加又は新しいプロセスのステップを要求するべきであることを意味する。また、この分野でのコスト削減は最小化を意味し、これは、この方法が面積当たり、又は体積当たりのデバイスの数を最大化するために、できるだけ少ない空間に入り込むべきであることを意味する。

化学的ベースの堆積に伴う問題を克服するために、物理スパッタリングの方法が使用されてもよい。これらの方法は典型的に、エネルギー的に細分化された粒子（ｅｎｅｒｇｅｔｉｃａｔｏｍｉｚｅｄｐａｒｔｉｃｌｅ）を表面に衝突させて、それにより粒子の運動量を表面の原子に移動させることによる表面からの原子の物理的な蒸発法（ｐｈｙｓｉｃａｌｖａｐｏｒｉｚａｔｉｏｎ）を含む。通常アルゴン（Ａｒ）又はヘリウム（Ｈｅ）であるエネルギー粒子（ｅｎｅｒｇｅｔｉｃｐａｒｔｉｃｌｅ）は、電界又はプラズマ６０２で加速され、かつその後ターゲット６０４に向けられる。粒子が、十分なエネルギーを伴ってターゲット６０４に衝突するとき、ターゲット６０４からの原子が取り除かれ、かつ基板６０６に向かって進み、これによって、基板６０６上の直接の（すなわち、見通しの）堆積となる。

図６は、典型的なスパッタ装置を示す。装置は、真空チャンバ６０８と、ポンプ６１０と、プラズマ６０２と、電源６１２と、ガス注入口６１４と、ターゲット６０４と、基板６０６とを備える。図６に示されたスパッタ装置の動作は、当業者には既知であろう。

粒子が、十分なエネルギーを伴ってターゲット６０４に衝突するときはいつでも、ターゲット６０４からの種が取り除かれ、かつ基板６０６上の直接の又は見通しの堆積となるであろう。スパッタ原子が放出される角度は、コサイン分布としてしばしば説明され、この分布では、任意の特定の角度でスパッタリングされた材料の相対量が、垂直入射でスパッタリングされた量の垂直入射からの角度のコサイン倍と比較されてもよい。角度分布は、ターゲット材料、入射する粒子、及び入射する粒子のエネルギーなどの多くのパラメータの関数である。オーバーコサイン分布（ｏｖｅｒ−ｃｏｓｉｎｅｄｉｓｔｒｉｂｕｔｉｏｎ）は、側面へのより少ない堆積をもたらす一方、アンダーコサイン分布（ｕｎｄｅｒ−ｃｏｓｉｎｅｄｉｓｔｒｉｂｕｔｉｏｎ）は、側面へのより多い堆積をもたらすであろう。

図７に示すように、既知のスパッタ装置が推進される粒子の分布を正確に制御することができないことは、カスピング（ｃｕｓｐｉｎｇ）として知られる現象をもたらす。図７に示すように、スパッタ材料の積層は、リリースホールの側壁に蓄積し、これによってカスプ（ｃｕｓｐ）７０２として知られるものを形成することがある。プロセスのある時点において、カスプ７０２が接触し、かつ隣接しているカスプ７０２の下への材料のさらなる堆積を阻むことがある。これは、２つのキャビティがその下で、シールされずかつ互いに通信状態であるシールされたリリースホールをもたらすであろう。

図８及び図９Ａ乃至図９Ｃを参照すると、スパッタエッチングによってキャビティをシールすることが表されている。キャビティをシールするスパッタエッチングを実行するための装置は、真空チャンバ８０２と、プラズマ８０４と、ポンプ８０６と、ガス注入口８０８と、コイル８１０と、ＲＦ電気的バイアスを印加するための電源８１２とを備える。動作中では、スパッタガスは、誘導プラズマ（ｉｎｄｕｃｔｉｖｅｐｌａｓｍａ）８０４中でイオン化され、かつ電源８１２を用いて、基板８１４に向かって直接的に加速される。

加速された粒子が表面に到達するとき、スパッタ粒子の見通し線上にある材料は、スパッタエッチングされるであろう（すなわち、基板８１４はスパッタリングされ、かつスパッタ堆積プロセスにおけるスパッタターゲットと本質的に等しい状態である。）。その後、それらは、様々な方向に排出されるであろう。プラズマ８０４の中に放出し戻されるものがある一方、側壁及びキャビティの入り口に再堆積するものもある。理解されるように、装置は、例えばＲＦバイアスが装置に印加されたときに、基板８１４がプラズマ８０４に対して負に帯電している状態で使用されることができる。

図９Ａでは、基板９０２及び層９０４の両方がスパッタエッチングされるであろう一方、層９０６及び層９０８は、表面が層９０２及び層９０４のスパッタリング及び再堆積によって適切にコーティングされるまで、プロセスの初期段階の間にスパッタエッチングされるかもしれない。結果として生じる材料は、キャビティ９１０をシールするために再堆積され、これによって、再堆積層を形成するであろう。一実施形態では、層９０４は、固いマスク（ｈａｒｄｍａｓｋ）層を備えてもよい。基板９０２は、リリースホールの底面において、局所的にスパッタエッチングされる。層９０４からの材料はまた、スパッタエッチングされてもよい。層９０４からの材料は、基板９０２の上に、及びトレンチ内部の層９０
６，９０８の側面に沿って、再堆積されてもよい。層９０４からの再堆積された材料はまた、スパッタエッチングされ、かつキャビティ９１０をシールすることを支援してもよい。したがって、キャビティ９１０をシールする材料は、基板９０２、層９０４、又はさらに層９０６及び層９０８から生じてもよい。言い換えると、キャビティ９１０をシールする材料は、構造にすでに存在する材料から生じる。ＣＶＤなどの個別の堆積、又は構造から分離しているスパッタターゲットなどの第２のソースからのスパッタリング、又は気体前駆体（ｇａｓｅｏｕｓｐｒｅｃｕｒｓｏｒ）は、必要ではない。基板材料、及び層９０４，９０６，９０８は、再堆積層の必要条件に適合するように選択されてもよい。一実施形態では、基板材料は、酸化物を含んでもよい。他の実施形態では、基板材料は、窒化ケイ素、金属、ポリシリコン、及びそれらの組み合わせを含んでもよい。事実上、任意の材料がユーザの要求に適合するように使用されてもよい。一般に、基板、及び層９０４，９０６，９０８のための材料は、ユーザの要求に適合するように調整されてもよい。

図９Ｂに示すように、プラズマは、基板９０２から離れて位置する。したがって、スパッタエッチングのために使用されるガスは、外部のターゲットに向かってではなく、基板９０２に向かって加速されるべきである。これは、例えばＲＦバイアスが装置に印加されたときに、基板９０２がプラズマに対して負にバイアスされる装置で実行されることができる。

スパッタガスのいくつかは、プラズマ中でイオン化され、かつ基板９０２に向かって加速される。加速された粒子が表面に到達するとき、これら加速された種の見通し線上にある材料は、スパッタエッチング（又はスパッタリング）されるであろう。その後、それらは、様々な方向に排出されるであろう。プラズマの中に放出し戻される排出された粒子もあれば、側壁及び通路の入り口に再堆積する排出された粒子もある。

図９Ｃは、スパッタエッチングの後に再堆積された材料９１２によってシールされた複数のキャビティ９１０を示す。基板９０２は、ビアのような構造の底面において、局所的にスパッタエッチングされる。一実施形態では、基板９０２は、側壁及び通路９１６に向かって再堆積される材料９１４のほとんどを提供する。基板材料は、再堆積される層の必要条件に応じて選択されてもよい。

層９０４はまた、スパッタエッチングされ、再堆積されるであろう。最上層は、スパッタエッチングの間に発生するイオンの衝突のほとんどを被るので、複数層のスタックの最上層の材料及び厚さを決定するときに、注意が払われるべきである。スパッタエッチングの速度は、角度に依存するので、いくつかのファセット９１４が層９０４の角に形成されてもよい。これらのファセット９１４は、スパッタエッチングが続行するにつれて、互いに遠く離れるであろう。しかしながら、ある時点で、十分な材料が通路９１６に堆積されて、通路を閉じるであろう。必要に応じて、低いスパッタ速度を有するエッチング停止層が、層９０４の下に使用されてもよい。これは、必要であれば、層９０８のエッチングを回避し、かつスパッタエッチングの間に発生するファセットの量を制限する。これはまた、必要であれば、上面から発生する再スパッタ材料と底面から発生する再スパッタ材料との比率を調整するために使用されてもよい。

一実施形態では、スパッタエッチングは、高密度プラズマ（ＨＤＰ）ＣＶＤシステムで発生してもよい。一実施形態では、スパッタエッチングは、平行平板型リアクタで発生してもよい。スパッタエッチングは、キャビティを開くために犠牲材料が除去された同一のチャンバ内のその位置で発生してもよいことが理解されるべきである。さらに、スパッタエッチングは、別のチャンバで発生してもよい。一実施形態では、スパッタエッチングは、ターゲットが除去されたＰＶＤチャンバで発生してもよい。一実施形態では、スパッタエッチングは、スパッタエッチングが完成した後、構造の上に堆積されるシール層のその位置で発生してもよい。もう１つの実施形態では、スパッタエッチング及びシール層の堆積が、別のチャンバで発生してもよい。

ＨＤＰＣＶＤは、２つの異なるプロセスを１つのステップに重ね合わせることによって、ボイドのないギャップ充填（ｖｏｉｄ−ｆｒｅｅｇａｐｆｉｌｌｉｎｇ）及び局所的な平坦化を行うために使用される。１つは、シラン及び酸素から二酸化ケイ素（シリカ）を形成することを含む。第２のプロセスであるスパッタリングは、アルゴン、クリプトン、ヘリウム、キセノン、及びそれらの組み合わせなどのイオン化された希ガスなどの入射するエネルギーイオンと、成長薄膜の表面（ｇｒｏｗｉｎｇｆｉｌｍｓｕｒｆａｃｅ）との間の運動量の移動を介して、材料を物理的に除去する。標準的なＨＤＰＣＶＤ技術を使用するとき、両方のプロセスは同時に実行され、かつデバイスに悪影響を及ぼすガスが、チャンバ内に常に流れる。

本明細書で議論されるプロセスでは、方法は２つのステップを有することからなる。第１のステップでは、スパッタエッチングが実行される。ガス及びプロセスパラメータが最適化されて、側壁上及びキャビティの入り口へのスパッタ再堆積を最大化する。スパッタガスは、アルゴン、ヘリウム、キセノン、クリプトン、及びそれらの組み合わせなどの希ガスであるべきである。希ガスは、標準的なＣＭＯＳプロセスですでに広く利用可能である利点を有する。予め与えられた時間の後（すなわち、プロセスパラメータ及び使用されるデザインに応じて、数秒から数分の間である。）、十分な量の材料が側壁上にスパッタ再堆積され、かつキャビティの入り口が閉められる。その後、第２のステップのために、ＳｉＨ_４及びＯ_２などの堆積ガスが流れることができ、かつ標準的なＨＤＰＣＶＤプロセスが、必要であれば続いて実行されて、すでにシールされたキャビティ上に追加のシール層又はカプセル化層を堆積してもよい。

図１０及び図１１は、専用の堆積及びパターニングが実行されて、材料１００２，１１０２を基板１００４の中に（図１０）又は基板１１０４の上に（図１１）意図的に形成する他の構成を示している。形成されると、材料１００２，１１０２はその後、スパッタエッチングの間にスパッタリングされることによって再堆積層を形成するために使用され、かつ再堆積されてキャビティをシールする。例えば、材料１００２は、基板１００４のパターニング及びエッチングに続いて、堆積及び化学機械的研磨法（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈｉｎｇ）によって得られてもよい。材料１１０２は、堆積、パターニング、及びエッチングによって得られてもよい。材料１００２，１１０２は、デバイス１１０６を生成するために使用される層のサブセットであってもよい。理解されるように、層１００２，１１０２は、酸化物又は窒化物などの任意の適切な材料で作られてもよい。

上述した場合の両方において、最上層の部分はまた、スパッタエッチングされてもよい。したがって、最上層はイオンの衝突のほとんどを被るので、最上層の材料及び厚さを決定するときに、注意が払われるべきである。最上層は、材料１００２，１１０２に対して、特定の相対的なスパッタエッチング速度を有するように選択されてもよい。

図１２は、もう１つの実施形態に係るスパッタエッチングの前の構造の概略的な断面図である。図１２に示すように、２つのキャビティ１２０４，１２０６が、基板１２０２の上に形成されている。２つのキャビティ１２０４，１２０６は、通路１２１０によって接続されている。第１のキャビティ１２０４内に、デバイス１２１２が形成されてもよい。第２のキャビティ１２０６内に、ブロッカ（閉塞物：ｂｌｏｃｋｅｒ）１２１４が形成されてもよい。ブロッカ１２１４を有するキャビティ１２０６は、通路１２０８によってトレンチ１２１６に接続されてもよい。ブロッカ１２１４は、デバイス１２１２と同一の材料のうちの少なくともいくつかを備えてもよい。

キャビティ１２０４，１２０６は、本明細書で記述されるように、スパッタエッチングによってシールされてもよい。キャビティ１２０４，１２０６をシールするために、通路１２０８は、スパッタエッチングによってブロックされる又は塞がれてもよい。ブロッカ１２１４は、任意の材料がデバイス１２１２に到達することを阻止する機能を実行する。ブロッカ１２１４は、デバイス１２１２と同一の材料のうちの少なくともいくつかを備えてもよいので、キャビティ１２０４とキャビティ１２０６との間の通路１２１０は、開いたままであってもよい。ブロッカ１２１４は、デバイス１２１２に干渉せず、又はその性能を低下させないかもしれない。

図１３Ａ乃至図１３Ｃは、もう１つの実施形態に係る犠牲材料を除去するためのプロセスを示す。図１３Ａに示すように、犠牲材料１３０４は、固いマスク１３０２の一部を除去することによって露出される。図１３Ｂは、図１３Ａの断面図である。図１３Ｂに見られるように、犠牲材料１３０４は、犠牲材料１３０４が犠牲材料１３０４の上部からエッチングガス又はエッチング液を導入することによって除去されてもよいように、露出される。図１３Ｃに示すように、犠牲材料１３０４は、キャビティ１３０６がキャビティ１３０６の側面に開いた通路１３０８を有するように、除去される。したがって、図１３Ａ乃至図１３Ｃに示された実施形態は、キャビティ１３０６に対する側面のシールを示しているが、犠牲材料１３０４を除去するためのエッチャントの上部からの導入を示している。

キャビティへの通路がキャビティの比較的に底面の近くであるように示されているが、通路は、キャビティの上部又は中間の任意の場所に位置してもよいことが理解されるべきである。

キャビティの内部にスパッタ再堆積される材料の量又は取り囲まれるデバイスに向かう材料の量を回避する又はさらに制限するために、構造の層の水平の設計及び垂直の設計が、取り囲まれたデバイスとリリースホールの入り口との間の任意の直接的な見通しパスを有しないように、実装されてもよい。

特定のガスがまた、スパッタガス又は複数のスパッタガスに加えられて、スパッタエッチングされる材料のいくつかの性質を調整してもよい。希ガスが、スパッタエッチング再堆積ステップの間に加えられてもよい。例えば、窒素又は酸素などのいくつかのガスが、初期状態で導電性であるいくつかの材料が絶縁になり、かつキャビティへの通路上の絶縁シールとして堆積するように、スパッタガスに加えられてもよい。さらに、必要に応じて、ゲッタリング前駆体（ｇｅｔｔｅｒｉｎｇｐｒｅｃｕｒｓｏｒ）がキャビティへ流されて、犠牲材料が除去された後の任意の追加の材料を除去してもよい。使用されると、ゲッタリングが、スタンドアロンプロセスとは対照的に、スパッタエッチングに加えて実行される。

キャビティへの通路がシールされた後、第２のシールステップが、スパッタエッチング再堆積によって生成されたシールを補強するために実行されてもよい。さらに、第２のシールステップは、無電解めっき（ｅｌｅｃｔｒｏｌｅｓｓｐｌａｔｉｎｇ）、及び電気化学めっき（ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌｐｌａｔｉｎｇ）、ＰＥＣＶＤ、ＰＶＤ、ＣＶＤ、ＡＬＤ、及びそれらの組み合わせなどの他の従来の堆積プロセスによって実行されてもよい。ＳｉＨ_４、ＴＥＯＳ、又はＯ_２などの反応性ガスが、前駆体（ｐｒｅｃｕｒｓｏｒ）として使用されてもよい。理解されるように、スパッタエッチング再堆積シールの存在により、任意の後続のＣＶＤ又はＰＥＣＶＤシールステップからのガスは、キャビティに入らず、かつしたがって、その中に取り囲まれたデバイスに危害を加えないであろう。最後に、キャビティがシールされると、他の標準的なプロセスステップが実行されてもよい。

スパッタエッチング再堆積の間、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、ヘリウム（Ｈｅ）、又はキセノン（Ｘｅ）などの希ガスが使用されてもよい。アルゴン及びヘリウムは、ほとんどの製造工場（ｆａｂ）で利用可能であるので、アルゴン及びヘリウムが使用されることが好ましい。酸素、窒素などの他のガス、及びイオンミリング（ｉｏｎｍｉｌｌｉｎｇ）のためなどの他のガスが使用されてもよい。さらに、ＨＤＰＣＶＤチャンバが議論されたが、本明細書で議論された実施形態は、ＰＶＤチャンバ、スパッタエッチングチャンバ、ＡＬＤチャンバ、ＣＶＤチャンバ、ＰＥＣＶＤチャンバ、イオンミリングチャンバ、及び他のものなどの他のプロセスチャンバ内で実行されてもよいことが理解されるべきである。スパッタエッチングが説明されたが、イオンミリング又は反応性スパッタエッチングなどの他のプロセスが実行されてもよく、それによって、反応性ガスがプラズマに発火され（ｉｇｎｉｔｅ）、かつスパッタエッチングされた材料と反応し、かつ除去された材料とは異なる材料として再堆積されることが理解されるべきである。ＨＤＰＣＶＤチャンバを用いるとき、コイル電源（ｃｏｉｌｐｏｗｅｒｓｏｕｒｃｅ）は、２００〜５００ｋＨｚの範囲の周波数、及び１０００〜５０００Ｗの範囲のＲＦ電力を有するＲＦ電源であることが望ましいであろう。バイアス電力は、業界標準の周波数１３．５６ＭＨｚ、及び５００〜３０００ＷのＲＦ電力を有する高周波ＲＦ電源によって独立に制御されることが好ましいであろう。一実施形態では、電力は１００００Ｗの高さであってもよい。装置内の圧力は、数ｍＴの低さであってもよく、かつチャンバによって取り扱うことができる最大の圧力の高さであってもよい。より高い圧力は、側壁の再堆積の量を最大化し、かつしたがって、シールにとって有利である。しかしながら、上位の圧力はまた、デバイスの必要条件によって決定されてもよい。

理解されるように、両方のシールステップのために単一のデバイス（すなわち、ＨＤＰＣＶＤデバイス）を使用することは、コスト及び製造の複雑性の点で著しい利点を提供するであろう。さらに、ＨＤＰＣＶＤが狭いギャップを充填する能力は、２つの向かい合う側壁の間の狭い空間を有するデバイスのシールについて決定的な利点である。

スパッタエッチングプロセスを用いることによって、構造内に形成されたキャビティ内のデバイスは、デバイス及びキャビティを反応性ガスにさらすことなくシールされることができる。スパッタエッチングは、化学的なプロセスとは対照的に物理的なプロセスによってキャビティに通じる通路内及び通路の周りに材料を再堆積させて、それによって、デバイス又はキャビティを反応性ガスにさらさず、かつキャビティ内又はデバイス上に材料を堆積しないように実行されることができる。

上述したものは、本発明の実施形態を示したものであるが、本発明の他の及び別の実施形態が、本発明の基本的な範囲から逸脱することなく案出されてもよく、かつ本発明の範囲は、以下の特許請求の範囲によって決定される。

Claims

基板と上記基板上に堆積された１つ又はそれ以上の層とを有するデバイスを形成する方法であって、
上記デバイスは、
上記基板と上記１つ又はそれ以上の層との間に埋め込まれたキャビティと、
上記キャビティに延在する第１の通路とを有し、
上記方法は、
上記基板と上記１つ又はそれ以上の層とのうちの１つ又はそれ以上から材料を除去することと、
上記除去された材料を上記第１の通路に再堆積して、上記第１の通路をシールすることとを含む方法。
少なくとも１つの犠牲層を基板の上に堆積することと、
上記少なくとも１つの犠牲層の一部を除去して、形成されるべき上記キャビティ及び少なくとも１つの通路の形状を決定することと、
少なくとも１つのカプセル化層を上記少なくとも１つの犠牲層の上に堆積することと、
上記少なくとも１つのカプセル化層の一部を除去して、上記少なくとも１つの犠牲層の一部を露出することと、
上記少なくとも１つの犠牲層を除去して、上記少なくとも１つのカプセル化層を介して上記キャビティ及び第１の通路を形成することとをさらに含む請求項１記載の方法。
キャッピング層を、上記少なくとも１つのカプセル化層及び上記再堆積された材料の上に堆積することをさらに含む請求項２記載の方法。
上記キャッピング層の上記堆積と、上記再堆積とは、その位置で実行される請求項２記載の方法。
上記カプセル化層の一部を除去して、上記少なくとも１つの犠牲層の一部を露出することと、
上記少なくとも１つの犠牲層を除去して、上記カプセル化層を介して上記キャビティ及び第２の通路を形成することとをさらに含む請求項２記載の方法。
上記基板から材料を除去しかつ上記除去された材料を上記第２の通路に再堆積して、上記第２の通路をシールすることをさらに含み、
上記除去された材料の上記第１の通路への上記再堆積と、上記除去された材料の上記第２の通路への上記再堆積とは、実質的に同時に発生する請求項５記載の方法。
上記基板は、上記基板上に堆積された第１の材料を有し、
上記除去と再堆積とは、上記第１の材料をスパッタエッチングしかつ上記第１の材料を上記第１の通路に再堆積して上記第１の通路をシールすることを含む請求項６記載の方法。
デバイスを形成する方法であって、
少なくとも１つの犠牲層を基板の上に堆積することと、
上記少なくとも１つの犠牲層の一部を除去して、形成されるべきキャビティ及び少なくとも１つの通路の形状を決定することと、
カプセル化層を上記少なくとも１つの犠牲層の上に堆積することと、
第２の層を上記第１のカプセル化層の上に堆積することと、
上記カプセル化層の一部を除去して、上記カプセル化層の側面を介して延在している上記少なくとも１つの犠牲層の一部を露出することと、
上記少なくとも１つの犠牲層を除去して、上記カプセル化層を介して上記キャビティ及び第１の通路を形成することと、
上記第２の層と上記基板とのうちの少なくとも１つから材料を除去しかつ上記除去された材料を上記第１の通路に再堆積して、上記第１の通路をシールすることとを含む方法。
キャッピング層を上記再堆積された材料の上に堆積することをさらに含む請求項８記載の方法。
上記キャッピング層の上記堆積と、上記再堆積とは、その位置で実行される請求項９記載の方法。
上記第２の層及び上記基板のうちの少なくとも１つからの材料の上記除去と、上記除去された材料の再堆積とは、スパッタエッチングを含む請求項８記載の方法。
上記カプセル化層の一部を除去して、上記カプセル化層の少なくとも１つの第２の側面を介して上記少なくとも１つの犠牲層の一部を露出することと、
上記少なくとも１つの犠牲層を除去して、上記カプセル化層を介して上記キャビティ及び第２の通路を形成することとをさらに含む請求項８記載の方法。
上記基板及び上記第２の層のうちの１つ又はそれ以上から材料を除去しかつ上記除去された材料を上記第２の通路に再堆積して、上記第２の通路をシールすることをさらに含み、
上記除去された材料の上記第１の通路への上記再堆積と、上記材料の上記第２の通路への上記再堆積とは、実質的に同時に発生する請求項１２記載の方法。
上記基板は、上記基板上に堆積された第１の材料を有し、
上記第２の層及び上記基板のうちの少なくとも１つからの材料の上記除去と、上記除去された材料の再堆積とは、上記第１の材料をスパッタエッチングしかつ上記第１の材料を上記第１の通路に再堆積して、上記第１の通路をシールすることを含む請求項８記載の方法。
デバイスを形成する方法であって、
少なくとも１つの犠牲層を基板の上に堆積することと、
上記少なくとも１つの犠牲層の一部を除去して、形成されるべきキャビティ及び少なくとも１つの通路の形状を決定することと、
カプセル化層を、上記キャビティの形状を決定する上記少なくとも１つの犠牲層の上に堆積することと、
第２の層を上記カプセル化層の上に堆積することと、
上記カプセル化層の一部を除去して、上記カプセル化層の側面を介して、上記少なくとも１つの犠牲層の一部を露出することと、
上記少なくとも１つの犠牲層を除去して、上記カプセル化層を介して上記キャビティ及び第１の通路を形成することと、
上記第２の層と上記基板とから材料を除去し、かつ上記除去された材料を上記第１の通路に再堆積して、上記第１の通路をシールすることと、
キャッピング層を上記シールされた第１の通路の上に堆積することとを含み、
上記第１の通路は、上記キャビティの高さ未満の高さを有し、
上記キャッピング層の堆積と上記再堆積とは、その位置で発生する方法。
上記デバイスは、微小電気機械システムデバイスである請求項１５記載の方法。
上記第２の層及び上記基板からの材料の除去と、上記除去された材料の再堆積とは、スパッタエッチングを含む請求項１５記載の方法。
上記カプセル化層の一部を除去して、上記カプセル化層の少なくとも１つの第２の側面を介して上記少なくとも１つの犠牲層の一部を露出することと、
上記少なくとも１つの犠牲層を除去して、上記カプセル化層を介して上記キャビティ及び第２の通路を形成することとをさらに含む請求項１５記載の方法。
上記基板から材料を除去しかつ上記除去された材料を上記第２の通路に再堆積して、上記第２の通路をシールすることをさらに含み、
上記除去された材料の上記第１の通路への上記再堆積と、上記除去された材料の上記第２の通路への上記再堆積とは、実質的に同時に発生する請求項１８記載の方法。
上記基板は、上記基板上に堆積された第１の材料を有し、
上記第２の層及び上記基板からの材料の上記除去と、上記除去された材料の再堆積とは、上記第１の材料をスパッタエッチングしかつ上記第１の材料を上記第１の通路に再堆積して、上記第１の通路をシールすることを含む請求項１５記載の方法。