JP2012521576A - 高速データレート用の半導体・オン・インシュレータ光変調器 - Google Patents
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Abstract
そしてより詳細には:
ドープ領域内のアクセス抵抗の低減によって構造それ自体の容量の影響が抑制されること;又は、
活性領域(520)に垂直に位置する基板(50,51)の構造の改変によって、例えば、シリコン基板(50)又は絶縁体(51)の薄化によって環境の容量性効果の影響が低減されること;又は、
これらの特徴の組み合わせ;
により得られる。本発明は、更に、前記素子の製造方法に、及び前記素子を含む装置又はシステムに関する。この改良は、3D集積化によるアセンブリ方法に、並びに、オプティクス及びエレクトロニクスのハイブリッド回路に適用することができる。
Description
−アクセス抵抗の低減によって、構造自体の容量の影響が制限され;又は
−活性領域に垂直に位置する1つ以上の基板の構造の改変によって、環境の容量性効果の影響が低減され;又は
−これらの特徴が組み合わせられた;
素子に関する。
本発明は、半導体に基づくオプトエレクトロニクス及びフォトニクスの分野にあり、とりわけ、集積回路における光テレコミュニケーション及び光インターコネクションの分野の用途に関する。
商品化されている又は工業化される過程にあるオプトエレクトロニクス素子及びシステムの現世代は、シリコンについて10ギガバイト/秒/カラーチャネルまでの範囲のデータレートで作動する。
10Gbit/sより大きくかつ40Gbit/sまでのGbit/sで作動し、III−V型の半導体材料及びニオブ酸リチウム(LiNbO3)により製造される光変調器が存在する。
シリコン・オン・インシュレータによる変調器において、光変調は、一般に、光導波路の内部でキャリア(電子及び/又は正孔)の密度を変化させることにより行われる。キャリア密度のこの変化は、屈折率の変化を生じさせ、そしてそれゆえ、入力電気信号に基づいて印加される電圧の作用により導かれる光波の位相の変化を生じさせる。
−文献US7,251,408;
−文献WO2005/093480;及び
−刊行物D. MARRIS-MORINI et al, "Low loss and high speed silicon optical modulator based on a lateral carrier depletion structure", Optics express, 16, 1, 334-339 (2008)。
−変調速度を上げることができること;
−データレートを上げるときにコントラストの性能を改善すること;
−変調された信号の信号対雑音比を改善することができること;
−光損失を制限すること;
−素子又は対応するシステムの製造、工業化、調整を促進及び単純化すること;
−2次元及び3次元の、コンパクト及び/又は複合及び/又はハイブリッド回路内での変調機能の集積化を改善及び単純化すること;
−既存の方法及び設備の全部又は一部を利用することができること;
−光伝播路を含めて光電子回路内の伝送容量を改善することができること;
−とりわけ、3D集積化を用いて、複合、コンパクト、及び/又はハイブリッド回路においてこれらの改善を利用できるようにすること;
である。
これに対して、本発明は、レリーフ(relief)を用いて形成されるマイクロ導波路内を通過する光信号を制御するために改良されたオプトエレクトロニクス素子を提供するものであって、前記レリーフは、典型的には、半導体・オン・インシュレータ型の基板内の半導体の層の表面から突出するリブ(リッジとも呼ばれる)である。
−ゲルマニウム(すなわち、ゲルマニウム・オン・インシュレータ);又は
−III−V型の任意の半導体(すなわち、III−V・オン・インシュレータ);
を用いた変調器にも適用することができる。
−SOI(シリコン・オン・インシュレータ)上III−V半導体;又は
−GOI(ゲルマニウム・オン・インシュレータ)上III−V半導体;又は
−Si上SiGe型のヘテロ構造、若しくはGe上SiGe型のヘテロ構造;
にも適用することができる。
−このマイクロ導波路は、前記リッジ/リブによって形成される光モードに中心を持ちかつ主ドープ領域と呼ばれる、それらの間にダイオードを形成する、P型ドープ領域とN型ドープ領域との間に位置する(及びあるいはその中に含まれる)活性領域を含み;そして
−これらのP又はNドープ領域は、前記活性領域の両側に配置されそして前記ダイオードを分極させることができる2つの電極に接続される。
−素子それ自体のアクセス抵抗を低減することにより;又は
−活性領域に隣接する環境によって及ぼされる容量性効果の影響を低減することにより;
−そして好ましくは、これら2つの手段を組み合わせることで、それらの効果が有利に組み合わせられてデータレートを高めることを可能とすることにより;
前記カットオフ周波数が高められる。
本発明は、これに対し、アクセス抵抗、すなわち、ダイオードの電極(例えば、金属製)と活性領域(ダイオード内のN型及びP型のドープ領域、並びに場合によっては取り得る真性領域(regions intrinseques)1つ以上)との間の電気抵抗を低減することを提案する。これらのアクセス抵抗を低下させることにより、ダイオードそれ自体の容量性挙動によって及ぼされる有害な影響を抑制することができる。
−導波路内での電力(puissance)の損失又は;
−リニアメータ当りのダイオード内の最大電磁場強度;
に関して、素子の設計のときに求められる目的に対する試験又は測定により決定される。
このアクセス抵抗(1つ以上)の低減と組み合わせて又はその代わりに、本発明は、更に、素子の活性領域に隣接する環境により形成される同等の(equivalente)容量(キャパシタの容量の意味で)の影響を低減させることを提案する。本発明は、この容量の値を低減させることにより、又は基板の抵抗を増加させることにより、及び好ましくはこれら2つの観点を組み合わせることにより、この影響を低減させることを提案する。
直接にそして絶縁体なしに半導体基板上に設置される相互に接続された2つの垂直ダイオードを有する、異なるタイプの変調器に関する文献(US2002/071621)には、ドープ層の1つを横断して半導体基板に到達する溝(74,図8)が記載されている。この光変調器はInPを基板とする2つの垂直ダイオード(20及び26)によって形成される。これらのダイオードは、InP+Fe半導体基板(12)に直接ドープされる、NドープInP共通層(14)によって直列に接続される。絶縁層(36a,36c)によって全体が覆われる。
第1の手段によれば、絶縁体の下に位置する基板の半導体は高い又はより高い抵抗を示すように選択され又は改変される。
−ダイオードを形成するドープ領域又は真性領域に垂直に位置する領域の全部又は一部において、絶縁体の下に位置する基板の半導体を除去し又は薄化することによる。
−ダイオードを形成するドープ領域若しくは真性領域、又は電極、あるいはその両方に垂直に位置する領域の全部若しくは一部において又は一様に、高い又はより高い抵抗率を示すように半導体を選択し又は改変することによる。
有利には第1の手段と組み合わせることができる第2の手段によれば、絶縁層は、現在まで充分であると判断されてきた厚さを超える厚さを備えるように選択され又は改変される。この厚さは、例えば、少なくとも2マイクロメートル、そして好ましくは少なくとも3マイクロメートルであることができ、又は更に4マイクロメートルを超えることさえできる。
基板の加工のこれらの異なる手段は、例えば、後続の堆積によって又は「3D集積化」型のプロセスの場合と同様に別の回路又は基板とのアセンブリ後に、活性領域を被覆するようになる層の全部又は一部に適用することもできることに留意されたい。
このようにして、本発明は、「良好な」変調特性、及びとりわけ、変調器の出口における高いレベルと低いレベルとの間の強いコントラスト並びにわずかな光損失を有しながら、10Gbit/sより高速のデータレートを達成することを可能にする解決法を提供する。
−主ドープ領域が、真性領域と呼ばれる、その大部分が意図的にドープされない半導体の領域によって分離され、それらが一緒にPINダイオードを形成する形態;又は
−真性領域が更にP型又はN型ドープ領域少なくとも1つを含み、ドーピング面と呼ばれる、水平又は垂直の平坦層(又はより一般的には、主ドープ領域を相互に分離する面に平行な平坦層)を形成する形態;又は
−横方向ダイオード又は水平ダイオードと呼ばれるダイオードの主ドープ領域が、基板の面に垂直な(normal)(そして導波路に平行な)面を基準にして、活性領域の中心の両側に位置し、そして、前記ダイオードが、垂直のドープ面少なくとも1つを有する真性領域を含む形態;又は
−垂直ダイオードと呼ばれるダイオードの主ドープ領域が、水平な(すなわち、基板の面に平行な)面に対して、活性領域の中心の両側に位置し、そして、前記ダイオードが、水平のドープ面少なくとも1つを有する真性領域を含む形態;又は
−ダイオードが単一のドープ面を有するPIN型である形態;又は
−主ドープ領域が接合領域と呼ばれる領域において相互に接触して、それらが一緒になってPN型ダイオードを形成する形態;
に適用される。
・導波路の活性領域において、決定された厚さ(例えば、電気光学変調器の作製のために前に用いられた値と一致した又はそれより低い値);及び
・少なくとも1つの主ドープ領域の少なくとも一部において、導波路の活性部分より有意に厚い厚さ;
を得るように導波路層を作製することを含む。
・より薄い厚さとするべき領域内のリザーブ(reserves)に注意しながら、導波路層を成長させることによって;又は
・より厚い厚さとするべき領域内のリザーブに注意しながら、導波路層をエッチングすることによって;あるいは
・これら2つを組み合わせることによって;
作製することができる。
−異なる機能の素子少なくとも1つを形成する層1つ以上による前記素子の被覆;
−異なる機能の素子少なくとも1つを形成する層1つ以上を用いたアセンブリ;あるいは
−これらの方法の相互の又は他との組み合わせ;
を含むことができる。
現在の技術状態は、線形導波路の方向に対する横断面図に従って図1及び図2の略図に示されるような、導波路を形成する線形領域を含むシリコン電気光学変調器を含む。これらの図面は、以下:
−図1:WO2005/093480及び文献D. MARRIS-MORINI et al, "Low loss and high speed silicon optical modulator based on a lateral carrier depletion structure", Optics express, 16, 1, 334-339 (2008);
−図2:US7,251,408;
によってそれぞれ教示されるような変調器のタイプを表す。
図5〜図18は、本発明の特徴の可能な種々の組み合わせに対応する本発明の実施態様、及びこれらの特徴の変形の種々の例を表す。これらの変形の全ての組み合わせを余すところなく本明細書中に開示することはできないが、可能な組み合わせの全体は明らかに本明細書中で本発明により提案されている。
図5、図5b及び図6は、垂直ドープ面を有するPIN型の横方向形態における本発明の実施態様の2つの例を示す。
図12〜図15は、図5の例と同様に余分の厚さh522及びh526を備えた形態に加えて、変調器への容量性環境の影響を低減するためにダイオード130に垂直に位置する層の改変の特徴を含む本発明の実施態様の例を示す。
図16は、本発明に係る強度変調器の例を示す。この強度変調器は、本例において、本発明に係る位相変調器のマッハツェンダー干渉計(図3のものと同様)へのマウント(montage)によって得られる。本発明のこの実施態様において、位相変調器は、ドープ面1624を有する非対称の横方向形態であるPIN型の線形ダイオード1630を含む。このダイオードは、その上に2つの電極1631及び1636が設けられた2つの余分の厚さを形成する、各高低差h1622及びh1626をそれぞれ備えた、2つの主ドープ部分1622及び1626を含む。
−アセンブリ前に、CMOS回路19上の、絶縁層163及び半導体層164に対して;及び
−アセンブリの前又は後に、光回路18上の、絶縁層161及び半導体層160に対して
実施することができる。
Claims (23)
- 半導体(52)・オン・インシュレータ(51)型の基板内の半導体層(521,722,822,9221,1021,1122a,1622)の表面から突出するリッジ又はリブ(520)を用いて形成されるマイクロ導波賂内を通過する光信号(311)を制御するためのオプトエレクトロニクス素子であって、
−前記マイクロ導波路(520)が、前記リッジ又はリブによって形成される光モード(529)の中心に位置するか又はそれを囲繞する活性領域(529)を含み、そして、主ドープ領域と呼ばれるP型ドープ領域(522,722,922,1022,1122,1622)とN型ドープ領域(526,726,926,1026,1126,1626)との間に位置して、それらの間にダイオード(530,630,730,830,930,1030,1130)を形成し、そして、
−前記のP又はN主ドープ領域(522,526)が2つの電極(531,536)と接続されており、前記2つの電極が前記活性領域(529)の両側で横方向又は垂直に設けられ、そして、前記ダイオード(530)を分極させることができる、
前記オプトエレクトロニクス素子であって、
主ドープ領域(522,526)と少なくとも1つの絶縁体層(51)のもう一方の側に位置する少なくとも1つの基板層(50)との間に形成される容量性効果の影響を低減するように選択され又は改変された基板から形成されることを特徴とする、前記オプトエレクトロニクス素子。 - 絶縁体(51,161,163)のもう一方の側に位置する基板の半導体(50,164)が、100Ωmより高い又は更に200Ωmより高い抵抗率を有するものとして選択されるか、あるいは、その抵抗率を高めるように改変されることを特徴とする、請求項1に記載の素子。
- 絶縁体(51,161,163)のもう一方の側に位置する基板の半導体(50,164)が、ダイオード(530,1630)を形成するドープ領域(522,526,1622,1626)又は真性領域(521,1621)に垂直に位置する領域(138,137,169,168)の少なくとも一部において薄化され又は除去されていることを特徴とする、請求項1又は2に記載の素子。
- 前記絶縁体(51)上の半導体(52)の基板が100Ωmより高い又は更に200Ωmより高い抵抗率の半導体から形成されているか、あるいは、前記半導体(52)がその抵抗率を高めるように改変されていることを特徴とする、請求項1〜3のいずれか一項に記載の素子。
- 絶縁体(51,161,163)の層が少なくとも2マイクロメートルの厚さ又は更に、少なくとも4マイクロメートルの厚さを備えていることを特徴とする、請求項1〜4のいずれか一項に記載の素子。
- 絶縁体(51,161,163)が、ダイオード(530,1630)を形成するドープ領域(522,526,1622,1626)又は真性領域(521,1621)に垂直に位置する領域(139,169,168)の少なくとも一部において、部分的に又は全体的に薄化されるか、あるいは、取り除かれていることを特徴とする、請求項1〜5のいずれか一項に記載の素子。
- 主ドープ領域(522,526,1126)の少なくとも1つが、電流(i522,i1126)に対するその横断寸法(t522,t1126)の増加を備えており、前記増加が、前記活性領域(529,1129)に最も近接する前記主ドープ領域の部分(5220,11260)に対する前記主ドープ領域の電極(531,1136)に接続されたその部分(5221,11261)の水平方向寸法(d1126)の増加によって、又は、余分の厚さ(h522)によって得られることを特徴とする、請求項1〜6のいずれか一項に記載の素子。
- 2つの主ドープ領域(522,526)が、活性領域(529)に最も近接する前記主ドープ領域の部分に対しそれらのそれぞれの電極に接続された前記主ドープ領域の部分において、余分の厚さ(h522,h526)を有しており、金属層(531,536)で覆われた前記余分の厚さが前記電極の下部を形成することを特徴とする、請求項7に記載の素子。
- 主ドープ領域(522,526)が、その大部分が意図的にドープされていない真性領域(521)と呼ばれる半導体の領域によって分離されており、そして、それらが一緒にPIN型ダイオード(530,630,930,1030,1630)を形成することを特徴とする、請求項1〜8のいずれか一項に記載の素子。
- 真性領域(521)がP型又はN型のドープ領域少なくとも1つを更に含み、前記P型又はN型のドープ領域が、ドーピング面(524)と呼ばれる面であって主ドープ領域を相互に分離する面に対して水平若しくは垂直又は平行な平坦層を形成することを特徴とする、請求項9に記載の素子。
- 横方向ダイオード(530,630,730,830,930,1630)と呼ばれるダイオードであって、その主ドープ領域(522,526)が基板(50)の面に対する垂線を基準にして活性領域(529)の中心の両側に位置している前記ダイオードを形成し、そして、垂直ドープ面(524)少なくとも1つを有する真性領域(521)を含むことを特徴とする、請求項10に記載の素子。
- 垂直ダイオード(1030)と呼ばれるダイオードであって、その主ドープ領域(1022,1026)が水平面を基準にして活性領域(1029)の中心の両側に位置する前記ダイオードを形成し、前記ダイオードが、水平ドープ面(1024)少なくとも1つを有する真性領域(1021)を含むことを特徴とする、請求項10に記載の素子。
- ダイオードが単一のドープ面(524,1024)を有するPIN型であることを特徴とする、請求項10〜12のいずれか一項に記載の素子。
- 主ドープ領域(722,1122,726,1126)が接合領域と呼ばれる領域において相互に接触し、そして、それらが一緒にPN型ダイオード(730,830,1130)を形成することを特徴とする、請求項1〜8のいずれか一項に記載の素子。
- 請求項1〜14のいずれか一項に記載の素子を形成するために選択され、限定され、及び組み合わせられた段階を含む、製造方法。
- 100Ωmより高い又は更に200Ωmより高い抵抗率を有する半導体基板(50,100,160,164)を用いて、前記素子の変調ダイオード(530,1630)に対する前記基板の容量性の影響を低減することを特徴とする、請求項15に記載の方法。
- 異なる機能を有する素子少なくとも1つを形成する層1つ以上により前記素子を被覆すること;
異なる機能を有する素子少なくとも1つを形成する層1つ以上を用いてアセンブリすること;又は
これら2つを組み合わせること;
を含む、「3次元集積化」型の方法による複合回路又はコンパクト回路又はハイブリッド回路における素子の集積化少なくとも1つを含むことを特徴とする、請求項15又は16に記載の方法。 - 電気信号からの光信号を制御するための装置(3,16,18,198)であって、請求項1〜14のいずれか一項に記載の制御素子少なくとも1つを含むことを特徴とする、前記装置。
- 制御素子を用いて、前記制御素子のダイオードの電極に電気信号を印加することによって、前記制御素子のマイクロ導波路の一方の端部に入射される光信号に位相変調を生じさせることを特徴とする、請求項18に記載の装置。
- 前記制御素子がPNダイオード、又はその真性領域にドープ面を有しないPINダイオード、又はその真性領域にドープ面少なくとも1つを有するPINダイオードを含み、前記ダイオードがデプレッション型のモードで用いられることを特徴とする、請求項19に記載の装置。
- 制御素子がPNダイオード(730,830,1130)、又はその真性領域にドープ面を有しないPINダイオード(530,630,930,1030,1630)を含み、前記ダイオードがキャリア注入型のモードで用いられることを特徴とする、請求項19に記載の装置。
- 制御素子少なくとも1つを用いて光信号(31)の強度変調を行うことを特徴とする、請求項18〜21のいずれか一項に記載の装置。
- 制御素子少なくとも1つを用いて光信号(31)の位相変調を行い、そして、前記位相変調は、前記位相変調を前記光信号の強度変調に変換するために設けられたマッハツェンダー型干渉計装置(3)、あるいはファブリペロー共振器又はリング共振器内で行うことを特徴とする、請求項18〜22のいずれか一項に記載の装置。
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