JP2012234848A

JP2012234848A - 半導体装置

Info

Publication number: JP2012234848A
Application number: JP2011100276A
Authority: JP
Inventors: Shigeru Watanabe; 茂渡邊
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2011-04-28
Filing date: 2011-04-28
Publication date: 2012-11-29

Abstract

【課題】電界効果型トランジスタと回生素子とを含み、優れたリカバリ特性によりスイッチング損失が低減された半導体装置を提供すること。
【解決手段】電界効果型トランジスタと回生素子とを含み、前記電界効果型トランジスタは、第１の導電型を有する第１の半導体層と、前記第１の半導体層の表面に配置された第２導電型を有する第２の半導体層と、前記第２の半導体層の表面に配置された前記第１導電型を有する第３の半導体層と、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層とに隣接するように配置された絶縁膜を介して配置されたゲート電極と、第１の金属層と、第２の金属層と、を備え、前記回生素子は、前記第１の金属層と電気的に接続されるアノード端子と、前記第２の金属層と電気的に接続されるカソード端子と、を備えることを特徴とする半導体装置。
【選択図】図１

Description

本発明は、電界効果型トランジスタと回生素子とを含む半導体装置に関する。

ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）は、代表的な電界効果型トランジスタとして知られ、例えばＤＣ−ＤＣコンバータ等のスイッチング電源装置におけるスイッチング素子に適用される。ＭＯＳＦＥＴは、第１導電型のドリフト領域と第２導電型のベース領域と第１導電型のソース領域とを備える。また、ＭＯＳＦＥＴは、ドリフト領域とベース領域とから形成され、回生素子として利用可能な寄生ダイオード（ｐｎダイオード）を備える。しかしながら、寄生ダイオードは逆回復時間（ｔｒｒ）等のリカバリ特性が悪いため、寄生ダイオードを回生素子として使用した場合、ＭＯＳＦＥＴにおけるスイッチング損失が増大し、スイッチング電源装置の変換効率が低下してしまう。

特許文献１は、寄生ダイオードのリカバリ特性を改善するために、プロトン照射によってＭＯＳＦＥＴのドリフト領域内にライフタイムキラー領域が形成された半導体装置を開示する。また、特許文献２は、寄生ダイオードの動作を抑制するために、寄生ダイオードに流れる電流を阻止するショットキバリアダイオード（ＳＢＤ：Schottky Barrier Diode）が形成された半導体装置を開示する。

特開２０００−２６９２３４号公報特開２００６−０６６７７０号公報

特許文献１に示される半導体装置によれば、寄生ダイオードの逆回復時間が短くなる反面、ライフタイムキラー領域によってＭＯＳＦＥＴのオン抵抗が増大してしまう。また、特許文献２に示される半導体装置によれば、寄生ダイオードに電流が流れにくく、比較的リカバリ特性の良いＳＢＤに電流が流れるため、ＭＯＳＦＥＴのスイッチング損失が低減される。しかしながら、ＳＢＤに流れる電流が大きくなると寄生ダイオードが導通するため、スイッチング損失を十分に低減しているとは言えない。

本発明は、電界効果型トランジスタと回生素子とを含み、優れたリカバリ特性によりスイッチング損失が低減された半導体装置を提供することを目的とする。

本発明の一態様によれば、電界効果型トランジスタと回生素子とを含み、
前記電界効果型トランジスタは、第１の導電型を有する第１の半導体層と、前記第１の半導体層の表面に配置された第２導電型を有する第２の半導体層と、前記第２の半導体層の表面に配置された前記第１導電型を有する第３の半導体層と、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層とに隣接するように配置された絶縁膜と、前記絶縁膜を介して前記第２の半導体層に対向するように配置されたゲート電極と、前記第２の半導体層とショットキ接合を形成するとともに前記第３の半導体層とオーミック接合を形成する第１の金属層と、前記第１の半導体層とオーミック接合を形成する第２の金属層と、を備え、
前記ショットキ接合は、前記第１の半導体層と前記第２の半導体層とが形成するｐｎ接合に流れる電流を阻止する整流方向を有し、
前記回生素子は、前記第１の金属層と電気的に接続されるアノード端子と、前記第２の金属層と電気的に接続されるカソード端子と、を備えることを特徴とする。

本発明によれば、電界効果型トランジスタと回生素子とを含み、優れたリカバリ特性によりスイッチング損失が低減された半導体装置を提供できる。

本発明の実施形態に係る半導体装置の平面図及び等価回路図である。本発明の実施形態に係る半導体装置が備える電界効果型トランジスタの構造断面図である。比較例に係る半導体装置の等価回路図である。本発明の実施形態及び比較例に係る半導体装置のリカバリ特性を示す波形図である。本発明の実施形態の変形例に係る半導体装置が備える電界効果型トランジスタの構造断面図である。本発明の実施例に係るスイッチング電源装置の構成を示す回路図である。

次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記の者に特定するものではない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる

図１は、本発明の実施形態に係る半導体装置の平面図（ａ）及び等価回路図（ｂ）である。図２は、本発明の実施形態に係る半導体装置が備える電界効果型トランジスタの構造断面図である。本実施形態に係る半導体装置１００は、電界効果型トランジスタ１と回生素子２とを備える。電界効果型トランジスタ１は、第１の半導体層１１と第２の半導体層１２と第３の半導体層１３と絶縁膜１５とゲート電極１６と第１の金属層１８と第２の金属層１９とを備える。回生素子２は、アノード端子２１とカソード端子２２とを備える。

本実施形態に係る電界効果型トランジスタ１は、シリコン（Ｓｉ）で構成される縦型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor
Field-Effect Transistor）である。なお、電界効果型トランジスタ１は、Ｓｉ以外の例えばシリコンカーバイド（ＳｉＣ）又は窒化ガリウム（ＧａＮ）等の材料で構成されても良い。

第１の半導体層１１は、ＭＯＳＦＥＴのドレイン層に相当し、Ｎ＋型のドレイン領域１１ａと、ドレイン領域１１ａの表面上に形成され且つドレイン領域１１ａよりも低いＮ型不純物濃度を有するＮ−型のドリフト領域１１ｂと、から構成される。

第２の半導体層１２は、ＭＯＳＦＥＴのベース層に相当し、第１の半導体層１１の表面上に形成されたＰ型の第１のベース領域１２ａと、第１のベース領域１２ａの表面上に形成され且つ第１のベース領域１２ａよりも低いＰ型不純物濃度を有するＰ−型の第２のベース領域１２ｂと、から構成される。本実施形態における第１のベース領域１２ａは、ドリフト領域１１ｂに隣接するように形成され、ドリフト領域１１ｂとの間にｐｎ接合（第１の寄生ダイオードＤ１）を形成する。

第３の半導体層１３は、ＭＯＳＦＥＴのソース層に相当し、第２の半導体層１２の表面領域において複数の島状に形成されたＮ型の第１のソース領域１３ａと、第１のソース領域１３ａの表面領域において島状に形成され且つ第１のソース領域１３ａよりも高いＮ型不純物濃度を有するＮ＋型の第２のソース領域１３ｂと、から構成される。複数の第１のソース領域１３ａのそれぞれは、第２のベース領域１２ｂによって包囲される。また、第１のソース領域１３ａは、第２のベース領域１２ｂに隣接するように形成され、第２のベース領域１２ｂとの間にｐｎ接合（第２の寄生ダイオードＤ２）を形成する。

第１の半導体層１１と第２の半導体層１２と第３の半導体層１３とは、一方及び他方の主面を有する半導体基板を構成する。半導体基板の一方の主面には、第２のベース領域１２ｂと第１のソース領域１３ａと第２のソース領域１３ｂとが露出し、半導体基板の他方の主面にはドレイン領域１１ａが露出する。

電界効果型トランジスタ１は、トレンチゲート型のＭＯＳＦＥＴであって、半導体基板の一方の主面側から第３の半導体層１３と第２の半導体層１２とを貫通して第１の半導体層１１に到達するトレンチ１４を備える。トレンチ１４の底面及び側面は、第１の半導体層１１と第２の半導体層１２と第３の半導体層１３とに隣接する絶縁膜１５で覆われる。絶縁膜１５は、酸化シリコン（ＳｉＯ_ｘ）、窒化シリコン（ＳｉＮ）又は酸化アルミニウム（Ａｌ_２Ｏ_３）等からなる。また、トレンチ１４の内部には、絶縁膜１５を介して第１の半導体層１１と第２の半導体層１２と第３の半導体層１３とに対向するゲート電極１６が形成される。なお、ゲート電極１６は、少なくとも第２の半導体層１２と対向するように形成され、ポリシリコン（多結晶シリコン）又はアルミニウム（Ａｌ）等の材料からなる。

第１の金属層１８は、第２の半導体層１２とショットキ接合（第３の寄生ダイオードＤ３）を形成するとともに第３の半導体層１３とオーミック接合を形成する。詳細には、第１の金属層１８は、半導体基板の一方の主面上に形成され、第２のベース領域１２ｂにショットキ接続され、第１のソース領域１３ａと第２のソース領域１３ｂとにオーミック接続される。第１の金属層１８とゲート電極１６とは、層間絶縁膜１７により電気的に絶縁される。第１の金属層１８は、電界効果型トランジスタ１におけるソース電極であり、Ａｌまたはチタン（Ｔｉ）等の金属からなる。層間絶縁膜１７は、ＳｉＯ_ｘ、ＳｉＮ又はＡｌ_２Ｏ_３等からなる。

第２の金属層１９は、第１の半導体層１１とオーミック接合を形成する。詳細には、第２の金属層１９は、半導体基板の他方の主面上に形成され、ドレイン領域１１ａにオーミック接続される。第２の金属層１９は、電界効果型トランジスタ１におけるドレイン電極であり、金（Ａｕ）、ニッケル（Ｎｉ）またはＡｌ等の金属からなる。

ここで、本実施形態に係る電界効果型トランジスタ１が有する３つの寄生ダイオードについて説明する。第１の寄生ダイオードＤ１は、第２の半導体層１２をアノードとし、第１の半導体層１１をカソードとするダイオードであって、電界効果型トランジスタ１のオフ時に第１の半導体層１１から第２の半導体層１２に向かって流れる電流を阻止する。第２の寄生ダイオードＤ２は、第２の半導体層１２をアノードとし、第３の半導体層１３をカソードとするダイオードであって、電界効果型トランジスタ１のオフ時に第３の半導体層１３から第２の半導体層１２に向かって流れる電流を阻止する。第３の寄生ダイオードＤ３は、第２の半導体層１２をアノードとし、第１の金属層１８をカソードとするＳＢＤ（Schottky Barrier Diode）であって、電界効果型トランジスタ１のオフ時に第１の金属層１８から第２の半導体層１２に向かって流れる電流を阻止する。即ち、第２及び第３の寄生ダイオードＤ２，Ｄ３の整流方向は、第１の寄生ダイオードＤ１の整流方向と反対向きである。そのため、電界効果型トランジスタ１は、そのオフ時に第１の金属層１８と第２の金属層１９との間に流れる電流は、第１乃至第３の寄生ダイオードにより阻止される。

本実施形態に係る回生素子２は、Ｓｉから構成される周知のＦＲＤ（Fast Recovery Diode）であり、例えばＦＭＤ−Ｇ２６Ｓを適用することができる。なお、回生素子２としてＭＰＳ（Merged PiN Schottky）ダイオード、ＳＢＤ又はｐｎダイオードを適用しても良い。また、回生素子２は、Ｓｉ以外のＳｉＣ又はＧａＮ等の材料で構成されても良く、電界効果型トランジスタ１と異なる材料で構成されても良い。

回生素子２は、第１の寄生ダイオードＤ１に比べ短いｔｒｒ（逆回復時間）及び低いＶｆ（順方向電圧）等の特性を有する半導体素子が用いられる。回生素子２の整流方向は、第２及び第３の寄生ダイオードＤ２，Ｄ３の整流方向と反対向きである。

図１（ａ）に示すように、半導体装置１００は、第１のリードフレームＬ１、第２のリードフレームＬ２、及び第３のリードフレームＬ３と、第２のリードフレームＬ２上に配置された電界効果型トランジスタ１及び回生素子２と、各半導体素子とリードとを接続する第１のワイヤＷ１、第２のワイヤＷ２、及び第３のワイヤＷ３と、これらを封止するモールドパッケージＭＰと、から構成される。また、電界効果型トランジスタ１は、ゲート電極１６と電気的に接続される第１のパッドＰ１と、第１の金属層１８と電気的に接続される第２のパッドＰ２と、を備え、回生素子２は、アノード端子２２と電気的に接続される第３のパッドＰ３を備える。

第１のリードフレームＬ１は、第１のワイヤＷ１を介して第１のパッドＰ１と電気的に接続され、半導体装置１００のゲート端子を構成する。第２のリードフレームＬ２は、電界効果型トランジスタ１及び回生素子２を機械的に支持するとともに、はんだ等の導電性接着層（図示せず）を介して電界効果型トランジスタ１の第２の金属層１９及び回生素子２のカソード端子２１に電気的に接続され、半導体装置１００のドレイン端子を構成する。第３のリードフレームＬ３は、第２のワイヤＷ２を介して第２のパッドＰ２と電気的に接続されるとともに、第３のワイヤＷ３を介して第３のパッドＰ３と電気的に接続され、半導体装置１００のソース端子を構成する。第１乃至第３のリードフレームは、銅（Ｃｕ）等の金属からなり、第１乃至第３のワイヤは、それぞれＡｌ、Ａｕ又はＣｕ等からなる。回生素子２は、第１の寄生ダイオードＤ１と同一の整流方向を有し、電界効果型トランジスタ１に対して並列接続される。

本実施形態に係る半導体装置１００の効果について説明する。半導体装置１００の特性上の利点を説明するために、図１及び図３に示した構造の半導体装置を用いて行った実験の結果を示す。図３は、Ｓｉからなる従来の電界効果型トランジスタ２０１（例えば２ＳＫ２７０１）とＳｉからなるＦＲＤ２０２（例えばＦＭＤ−Ｇ２６Ｓ）とを並列接続した、比較例に係る半導体装置３００の等価回路図である。電界効果型トランジスタ２０１は、ドリフト領域とベース領域とから形成され、且つ、寄生ダイオードＤ１と略同一のリカバリ特性を有する寄生ダイオードＤ２０１を有する。

図４は、本発明の実施形態及び比較例に係る半導体装置のリカバリ特性を示す波形図である。リカバリ特性の測定として、それぞれの半導体装置が備える回生素子を順方向バイアスし約７．５Ａの電流を流した状態から、約１００Ｖの逆方向バイアスを印加した時のアノード・カソード間に流れる電流（Ａ）と印加される電圧（Ｖ）とを測定した。

リカバリ特性を測定した結果、図１に示す半導体装置１００の逆回復時間（ｔｒｒ）は約５０ｎｓであった（図４（ａ））。この特性は、回生素子２単体による逆回復時間と略等しく、電界効果型トランジスタ１の寄生ダイオードがキャンセルされているため、回生素子２の特性が支配的になっていることに起因する。一方、図３に示す半導体装置３００の逆回復時間は約４００ｎｓであった（図４（ｂ））。この特性は、電界効果型トランジスタ２０１即ち寄生ダイオードＤ２０１単体による逆回復時間と略等しく、電界効果型トランジスタ２０１のリカバリ特性が支配的になっていることに起因する。従って、本実施形態に係る半導体装置１００は、優れたリカバリ特性を有し、逆回復時間が短くなることにより、スイッチング損失が低減されるとともに、ノイズ発生を抑制することができる。また、半導体装置１００に流れるリカバリ電流のピーク値は、半導体装置３００のリカバリ電流の約１／６程度に低減されるため、半導体装置１００は回生動作時の損失及びノイズ発生を低減することができる。

また、寄生ダイオードＤ２０１に電流が流れないように、電界効果型トランジスタ２０１のドレイン電極に寄生ダイオードＤ２０１の逆阻止ダイオードを外付けすることで、半導体装置３００のリカバリ特性を改善することができる。しかしながら、半導体装置３００を構成する部品点数が増加し、リードフレーム形状が複雑になり且つワイヤ本数が増加してしまう。本発明の実施形態に係る半導体装置１００は、これらの部品点数増加などを伴わず小型且つ安価なパッケージ構造により、優れたリカバリ特性を有する半導体装置を提供することができる。

図５は、本発明の実施形態の変形例に係る半導体装置が備える電界効果型トランジスタの構造断面図である。本変形例に係る電界効果型トランジスタ１０１は、第１の半導体層１１１と第２の半導体層１１２と第３の半導体層１１３と絶縁膜１１５とゲート電極１１６と第１の金属層１１８と第２の金属層１１９とを備える。

電界効果型トランジスタ１０１は、プレーナ型のＭＯＳＦＥＴであって、第１の半導体層１１１と第２の半導体層１１２と第３の半導体層１１３とを有する半導体基板の一方の主面上に形成されたゲート絶縁膜１１５と、ゲート絶縁膜１１５上に形成されたゲート電極１１６と、を備える。ゲート絶縁膜１１５及びゲート電極１１６は、第１の半導体層１１１と第２の半導体層１１２と第３の半導体層１１３とに対向するように形成される。また、第３の半導体層１１３は、Ｎ＋型のソース領域のみで構成されるが、図１に示す電界効果型トランジスタ１と同様に第１及び第２のソース領域から構成されても良い。

本変形例に係る電界効果型トランジスタ１０１は、第１のベース領域１１２ａとドリフト領域１１１ｂとからなる第１の寄生ダイオードと、第２のベース領域１１２ｂとソース領域１１３とからなる第２の寄生ダイオードと、第２のベース領域１１２ｂと第１の金属層１１８とからなる第３の寄生ダイオードと、を備える。また、電界効果型トランジスタ１のそれらと同様、第２及び第３の寄生ダイオードの整流方向は、第１の寄生ダイオードの整流方向と反対向きである。

本変形例に係る電界効果型トランジスタ１０１によれば、本発明の実施形態に係る電界効果型トランジスタ１と同様の効果を得ることができる。

図６は、本発明の実施例に係るスイッチング電源装置の構成を示す回路図である。スイッチング電源装置は、本発明の実施形態に係る半導体装置１００と、リアクトルＬと、コンデンサＣと、を備える。ハーフブリッジ回路を構成する２つの半導体装置１００が直流電源Ｖｄｄとグランドとの間に直列に接続され、接続点とグランドとの間にリアクトルＬとコンデンサＣとの直列回路が接続され、コンデンサＣと並列に負荷Ｒが接続される。本実施例に係るスイッチング装置は、同期整流方式のＤＣ−ＤＣコンバータであるが、半導体装置１００は、例えば周知のフルブリッジ回路、三相交流回路、昇圧チョッパ回路、フライバック回路等に適用することができる。また、半導体装置１００は、上記の変形例に係る電界効果型トランジスタ１０１を用いた半導体装置でも良い。

本実施例に係るスイッチング電源装置によれば、スイッチング素子として用いられる半導体装置１００におけるスイッチング損失が小さいため、スイッチング電源装置の電力変換効率が改善される。

以上の実施形態で説明された構成、形状、大きさおよび配置関係については、本発明が理解・実施できる程度に概略的に示したものにすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。

１、１０１電界効果型トランジスタ
２回生素子
１１第１の半導体層
１１ａドレイン領域
１１ｂドリフト領域
１２第２の半導体層
１２ａ第１のベース領域
１２ｂ第２のベース領域
１３第３の半導体層
１３ａ第１のソース領域
１３ｂ第２のソース領域
１４トレンチ
１５ゲート絶縁膜
１６ゲート電極
１７層間絶縁膜
１８第１の金属層
１９第２の金属層
２１カソード端子
２２アノード端子
Ｄ１第１の寄生ダイオード
Ｄ２第２の寄生ダイオード
Ｄ３第３の寄生ダイオード
１００半導体装置

Claims

電界効果型トランジスタと回生素子とを含み、
前記電界効果型トランジスタは、第１の導電型を有する第１の半導体層と、
前記第１の半導体層の表面に配置された第２導電型を有する第２の半導体層と、
前記第２の半導体層の表面に配置された前記第１導電型を有する第３の半導体層と、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層とに隣接するように配置された絶縁膜と、
前記絶縁膜を介して前記第２の半導体層に対向するように配置されたゲート電極と、
前記第２の半導体層とショットキ接合を形成するとともに前記第３の半導体層とオーミック接合を形成する第１の金属層と、
前記第１の半導体層とオーミック接合を形成する第２の金属層と、を備え、
前記ショットキ接合は、前記第１の半導体層と前記第２の半導体層とが形成するｐｎ接合に流れる電流を阻止する整流方向を有し、
前記回生素子は、前記第１の金属層と電気的に接続されるアノード端子と、
前記第２の金属層と電気的に接続されるカソード端子と、を備えることを特徴とする半導体装置。
電界効果型トランジスタと回生素子とを含み、
前記電界効果型トランジスタは、第１の導電型を有する第１の半導体層と、
前記第１の半導体層の表面において互いに離間するように配置された第２導電型を有する複数の第２の半導体層と、
前記第２の半導体層の表面に配置された前記第１導電型を有する第３の半導体層と、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層とに隣接するように配置された絶縁膜と、
前記絶縁膜を介して前記第２の半導体層に対向するように配置されたゲート電極と、
前記第２の半導体層とショットキ接合を形成するとともに前記第３の半導体層とオーミック接合を形成する第１の金属層と、
前記第１の半導体層とオーミック接合を形成する第２の金属層と、を備え、
前記ショットキ接合は、前記第１の半導体層と前記第２の半導体層とが形成するｐｎ接合に流れる電流を阻止する整流方向を有し、
前記回生素子は、前記第１の金属層と電気的に接続されるアノード端子と、
前記第２の金属層と電気的に接続されるカソード端子と、を備えることを特徴とする半導体装置。
前記回生素子の逆回復時間は、前記ｐｎ接合の逆回復時間よりも短いことを特徴とする請求項１又は２に記載の半導体装置。
前記第３の半導体層と前記第２の半導体層とを貫通して前記第１の半導体層に到達するトレンチを備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。