JP2012191418A

JP2012191418A - データ受信回路、データ送受信システム及びデータ受信方法

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Publication number: JP2012191418A
Application number: JP2011052856A
Authority: JP
Inventors: Yukihiro Imai; 幸弘今井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2011-03-10
Filing date: 2011-03-10
Publication date: 2012-10-04
Anticipated expiration: 2031-03-10
Also published as: JP5724475B2

Abstract

【課題】データ送信回路とデータ受信回路とが互いに同期していないときに、データ受信回路においてデータ過多又はデータ欠損を生じさせることなく、音声又は音楽の再生品質を向上する。
【解決手段】サンプリングレートコンバータ４は、送信ＬＲクロックＬＲｓに同期したオーディオデータＤａを送信ＬＲクロックＬＲｓＡに同期したオーディオデータＤａｃに変換する。周期測定部１は、高速サンプリングクロックｆｓｒを用いて送信ＬＲクロックＬＲｓＡの周期を測定する。データ補間部２は、送信ＬＲクロックＬＲｓＡの周期と受信ＬＲクロックＬＲｒの周期との周期差を算出し、受信ＬＲクロックＬＲｒの各出力タイミングにおいて、算出された周期差に基づいて当該各出力タイミングにおける送信ＬＲクロックＬＲｓＡの位相を算出し、オーディオデータＤａｃを算出された位相に基づいて補間して補間オーディオデータＤｉｎｓｒを生成する。
【選択図】図５

Description

本発明は、互いに同期していないデータ送信回路からデータ受信回路にディジタルオーディオデータを送信するためのデータ受信回路、データ送受信システム及びデータ受信方法に関する。

近年、携帯電話機、音楽再生装置及び音楽レコーダなどの、ディジタルオーディオデータを再生する電子機器が普及している。これらの電子機器は、より高い品質で音声及び音楽を再生することが求められる。

上述した電子機器内で、復調器などのデータ送信回路から、Ａ／Ｄ変換器などのデータ受信回路にディジタルオーディオデータを転送する場合、データ送信回路の送信動作周波数とデータ受信回路の受信動作周波数が完全に一致していることが望ましい。しかしながら、システム上の制限により、送信動作周波数と受信動作周波数とは一致していない場合がある。この場合、データ受信回路において、データ過多又はデータ欠損が生じ、ディジタルオーディオデータに含まれる音声又は音楽を正常に再生できない。

本発明の目的は以上の問題点を解決し、データ送信回路とデータ受信回路とが互いに同期していないときに、データ受信回路においてデータ過多又はデータ欠損を生じさせることなく、ディジタルオーディオデータに含まれる音声又は音楽の再生品質を向上できるデータ受信回路、データ送受信システム及びデータ受信方法を提供することにある。

第１の発明に係るデータ受信回路は、
第１のデータ送信用クロックに同期した第１のディジタルオーディオデータを、上記第１のデータ送信用クロックの周波数と異なる所定の周波数を有する第２のデータ送信用クロックに同期した第２のディジタルオーディオデータにサンプリングレート変換する同期型のサンプリングレートコンバータと、
上記第２のデータ送信用クロックの周波数と実質的に同一の周波数を有するデータ受信用クロックに同期しかつ上記データ受信用クロックの周波数より高い所定の周波数を有する高速サンプリングクロックを用いて、上記第２のデータ送信用クロックの周期を測定する周期測定手段と、
上記測定された第２のデータ送信用クロックの周期と上記データ受信用クロックの周期との周期差を算出し、上記データ受信用クロックの各出力タイミングにおいて、上記算出された周期差に基づいて当該各出力タイミングにおける上記第２のデータ送信用クロックの位相を算出し、当該各出力タイミングの前後の上記第２のディジタルオーディオデータを、上記算出された位相に基づいて所定の補間方法を用いて補間して補間オーディオデータを生成するデータ補間手段とを備えたことを特徴とする。

上記データ受信回路において、
上記周期測定手段は、上記第２のデータ送信用クロックを所定の回数だけ入力する毎にリセット信号を出力する第１のカウンタ回路と、
上記高速サンプリングクロックを入力する毎にカウント値をインクリメントし、かつ上記リセット信号に応答して上記カウント値をリセットする第２のカウンタ回路とを備え、
上記周期測定手段は、上記第２のカウンタ回路のリセット時の上記カウント値に基づいて、上記第２のデータ送信用クロックの周期を測定することを特徴とする。

また、上記データ受信回路において、上記補間方法は線形補間であることを特徴とする。

さらに、上記データ受信回路において、上記補間方法は非線形補間であることを特徴とする。

さらに、上記データ受信回路において、上記データ補間手段は、上記周期差の移動平均値を算出し、上記データ受信用クロックの各出力タイミングにおいて、当該各出力タイミングの前後の上記第２のディジタルオーディオデータを、上記算出された移動平均値に基づいて補間して補間オーディオデータを生成することを特徴とする。

またさらに、上記データ受信回路において、上記データ補間手段は、上記データ受信用クロックの出力タイミングが上記第２のデータ送信用クロックの出力タイミングと一致しているとき、上記第２のデータ送信用クロックの出力タイミングにおいて入力された第２のディジタルオーディオデータを、上記補間オーディオデータとすることを特徴とする。

第２の発明に係るデータ送受信システムは、
上記第１のデータ送信用クロックに従って、上記第１のディジタルオーディオデータを生成して上記サンプリングレートコンバータに出力するデータ送信回路と、
第１の発明に係るデータ受信回路とを備えたことを特徴とする。

第３の発明に係るデータ受信方法は、
データ受信回路が、同期型のサンプリングレートコンバータにより、第１のデータ送信用クロックに同期した第１のディジタルオーディオデータを、上記第１のデータ送信用クロックの周波数と異なる所定の周波数を有する第２のデータ送信用クロックに同期した第２のディジタルオーディオデータにサンプリングレート変換するサンプリングレート変換ステップと、
データ受信回路が、上記第２のデータ送信用クロックの周波数と実質的に同一の周波数を有するデータ受信用クロックに同期しかつ上記データ受信用クロックの周波数より高い所定の周波数を有する高速サンプリングクロックを用いて、上記第２のデータ送信用クロックの周期を測定する周期測定ステップと、
データ受信回路が、上記測定された第２のデータ送信用クロックの周期と上記データ受信用クロックの周期との周期差を算出し、上記データ受信用クロックの各出力タイミングにおいて、上記算出された周期差に基づいて当該各出力タイミングにおける上記第２のデータ送信用クロックの位相を算出し、当該各出力タイミングの前後の上記第２のディジタルオーディオデータを、上記算出された位相に基づいて所定の補間方法を用いて補間して補間オーディオデータを生成するデータ補間ステップとを含むことを特徴とする。

第１の発明に係るデータ受信回路、第２の発明に係るデータ送受信システム、及び第３の発明に係るデータ受信方法によれば、（ａ）同期型のサンプリングレートコンバータにより、第１のデータ送信用クロックに同期した第１のディジタルオーディオデータを、上記第１のデータ送信用クロックの周波数と異なる所定の周波数を有する第２のデータ送信用クロックに同期した第２のディジタルオーディオデータにサンプリングレート変換し、（ｂ）上記第２のデータ送信用クロックの周波数と実質的に同一の周波数を有するデータ受信用クロックに同期しかつ上記データ受信用クロックの周波数より高い所定の周波数を有する高速サンプリングクロックを用いて、上記第２のデータ送信用クロックの周期を測定し、（ｃ）上記測定された第２のデータ送信用クロックの周期と上記データ受信用クロックの周期との周期差を算出し、上記データ受信用クロックの各出力タイミングにおいて、上記算出された周期差に基づいて当該各出力タイミングにおける上記第２のデータ送信用クロックの位相を算出し、当該各出力タイミングの前後の上記第２のディジタルオーディオデータを、上記算出された位相に基づいて所定の補間方法を用いて補間して補間オーディオデータを生成するので、データ送信回路とデータ受信回路とが互いに同期していないときに、データ受信回路においてデータ過多又はデータ欠損を生じさせることなく、ディジタルオーディオデータに含まれる音声又は音楽の再生品質を向上できる。

本発明の第１の実施形態に係るデータ送受信システムであって、データ送信回路２００とデータ受信回路１００とを備えたデータ送受信システムの構成を示すブロック図である。図１の周期測定部１の構成を示すブロック図である。図１のデータ補間部２の構成を示すブロック図である。図３のデータ補間部２の動作を示すタイミングチャートである。本発明の第２の実施形態に係るデータ送受信システムであって、データ送信回路２００と、サンプリングレートコンバータ４と、データ受信回路１００Ａとを備えたデータ送受信システムの構成を示すブロック図である。本発明の第３の実施形態に係るデータ送受信システムであって、データ送信回路２００Ａとデータ受信回路１００Ｂとを備えたデータ送受信システムの構成を示すブロック図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図１は、本発明の第１の実施形態に係るデータ送受信システムであって、データ送信回路２００とデータ受信回路１００とを備えたデータ送受信システムの構成を示すブロック図である。また、図２は、図１の周期測定部１の構成を示すブロック図であり、図３は、図１のデータ補間部２の構成を示すブロック図である。

図１において、データ送信回路２００は送信ＬＲクロックＬＲｓに同期したディジタルオーディオデータＤａを出力する信号処理部５を備えて構成され、データ受信回路１００は周期測定部１と、データ補間部２と、Ｄ／Ａ変換部３とを備えて構成される。ここで、詳細後述するように、データ受信回路１００は、受信ＬＲクロックＬＲｒに同期しかつ受信ＬＲクロックＬＲｒの周波数より高い所定の周波数を有する高速サンプリングクロックｆｓｒを用いて、送信ＬＲクロックＬＲｓの周期を測定する周期測定部１と、測定された送信ＬＲクロックＬＲｓの周期と受信ＬＲクロックＬＲｒの周期との周期差を算出し、受信ＬＲクロックＬＲｒの各出力タイミングにおいて、算出された周期差に基づいて当該各出力タイミングにおける送信ＬＲクロックＬＲｓの位相を算出し、当該各出力タイミングの前後のオーディオデータＤａを、算出された位相に基づいて線形補間により補間して補間オーディオデータＤｉｎｓｒを生成するデータ補間部２とを備えたことを特徴としている。さらに、周期測定部１は、送信ＬＲクロックＬＲｓの周期の４０９６倍の時間間隔で、送信ＬＲクロックＬＲｓの周期を測定することを特徴としている。

図１において、信号処理部５は、無線受信信号を送信ＬＲクロックＬＲｓに同期したシリアルのオーディオデータＤａに復調し、データ転送クロックＢＣＬＫに従ってデータ補間部２に送信する。ここで、送信ＬＲクロックＬＲｓは、オーディオデータＤａがＬチャネルのオーディオデータ及びＲチャネルのオーディオデータのうちのいずれのデータであるかを識別するためのデータ送信用クロック又はデータ送信タイミング信号である。さらに、信号処理部５は、送信ＬＲクロックＬＲｓ周期測定部１及びデータ補間部２に送信する。

データ受信回路１００において、データ補間部２は、詳細後述するようにオーディオデータＤａに基づいて補間オーディオデータＤｉｎｓｒを生成し、Ｄ／Ａ変換部３に出力する。Ｄ／Ａ変換部３は、データ受信用クロック又はデータ受信タイミング信号である受信ＬＲクロックＬＲｒに従って、ディジタルの補間オーディオデータＤｉｎｓｒをアナログデータに変換する。また、Ｄ／Ａ変換部３は、受信ＬＲクロックＬＲｒをデータ補間部２に出力するともに、受信ＬＲクロックＬＲｒに同期しかつ受信ＬＲクロックＬＲｒの周波数の１２８倍の周波数を有する高速サンプリングクロックｆｓｒを発生して周期測定部１に出力する。

図２において、周期測定部１は、エッジ検出回路１１と、１２ビットのカウンタ回路１２と、２０ビットのカウンタ回路１３と、２０ビットの送信ＬＲクロック周期レジスタ１４とを備えて構成される。高速サンプリングクロックｆｓｒは、エッジ検出回路１１と、カウンタ回路１２と、カウンタ回路１３と、送信ＬＲクロック周期レジスタ１４との各クロック入力端子ＣＫに出力される。エッジ検出回路１１は、入力される送信ＬＲクロックＬＲｓの立ち下がりエッジを検出する毎に、所定のパルス信号Ｓ１１を発生してカウンタ回路１２のイネーブル入力端子Ｅｎａｂｌｅに出力する。カウンタ回路１２は、パルス信号Ｓ１１を４０９６回だけ入力する毎にリセットされ（すなわち、一周し）、周期測定部１に送信ＬＲクロックＬＲｓが４０９６周期だけ入力されたことを示すリセット信号Ｓ１２をカウンタ回路１３のクリア信号入力端子Ｃｌｅａｒ及び送信ＬＲクロック周期レジスタ１４のロード入力端子Ｌｏａｄに出力する。カウンタ回路１３は、リセット信号Ｓ１２に応答してカウント値Ｃ１３を０にリセットするとともに、高速サンプリングクロックｆｓｒの立ち下がりエッジを検出する毎にカウント値Ｃ１３を１だけインクリメントする。さらに、送信ＬＲクロック周期レジスタ１４は、リセット信号Ｓ１２が入力されたときカウント値Ｃ１３を入力し、送信ＬＲクロック周期測定信号Ｓ１としてデータ補間部２に出力する。

従って、図２において、送信ＬＲクロック周期測定信号Ｓ１は、４０９６周期分の送信ＬＲクロックＬＲｓを高速サンプリングクロックｆｓｒを用いてカウントしたときのカウント値Ｃ１３を含む。ここで、送信ＬＲクロックＬＲｓの周波数と受信ＬＲクロックＬＲｒの周波数とが一致しているときカウント値Ｃ１３は１２８×４０９６に等しく、送信ＬＲクロックＬＲｓの周波数が受信ＬＲクロックＬＲｒの周波数より高いときカウント値Ｃ１３は１２８×４０９６より小さく、送信ＬＲクロックＬＲｓの周波数が受信ＬＲクロックＬＲｒの周波数より低いときカウント値Ｃ１３は１２８×４０９６より大きくなる。

図３において、データ補間部２は、エッジ検出回路２１，２２と、入力データバッファメモリ２３，２４と、データセレクタ２５と、減算回路２６と、減算器２７と、受信ＬＲクロック周期レジスタ２８と、２０ビットの受信ＬＲクロック位相カウンタ回路２９と、シリアル乗算器３０と、２４ビットの補正値レジスタ３１と、加算器３２と、出力データレジスタ３３とを備えて構成される。ここで、エッジ検出回路２１は、送信ＬＲクロックＬＲｓの立ち下がりエッジを検出し、当該検出結果を示す検出信号Ｓ２１を、入力データバッファメモリ２３のロード入力端子Ｌｏａｄ及びデータセレクタ２５に出力する。また、入力データバッファメモリ２３は、検出信号Ｓ２１の入力タイミングｎ＋１（ｎは整数である。）において、オーディオデータＤａを入力データｄｉｎ［ｎ＋１］として入力する。入力データバッファメモリ２３は、入力タイミングｎ及びｎ＋１において入力した入力データｄｉｎ［ｎ＋１］及びｄｉｎ［ｎ］を格納する。

また、図３において、エッジ検出回路２２は、受信ＬＲクロックＬＲｒの立ち下がりエッジを検出し、当該検出結果を示す検出信号Ｓ２２を、入力データバッファメモリ２４のロード入力端子Ｌｏａｄと、データセレクタ２５と、受信ＬＲクロック位相カウンタ回路２９のイネーブル入力端子Ｅｎａｂｌｅと、補正値レジスタ３１のロード入力端子Ｌｏａｄと、出力データレジスタ３３のロード入力端子Ｌｏａｄとに出力する。入力データバッファメモリ２４は、検出信号Ｓ２２の入力タイミングにおいて、入力データバッファメモリ２３に格納された入力データｄｉｎ「ｎ＋１」を入力して入力データｄｉｎｓ［ｎ＋１］として格納する。入力データバッファメモリ２４は、３個の入力データｄｉｎｓ［ｎ＋１］、ｄｉｎｓ［ｎ］及びｄｉｎｓ［ｎ−１］を格納する。

またさらに、図３において、データセレクタ２５は、検出信号Ｓ２１の入力タイミングにおいて、入力データバッファメモリ２３から入力データｄｉｎ［ｎ＋１］及びｄｉｎ［ｎ］を読み出すとともに、検出信号Ｓ２２の入力タイミングにおいて、入力データバッファメモリ２４からｄｉｎｓ［ｎ＋１］、ｄｉｎｓ［ｎ］及びｄｉｎｓ［ｎ−１］を読み出する。そして、入力データｄｉｎｓ［ｎ］を、入力データｄａｔａｉｎ［ｎ］として減算回路２６に出力する。さらに、データセレクタ２５は、周期測定部１からの送信ＬＲクロック周期測定信号Ｓ１に基づいて、送信ＬＲクロックＬＲｓの周期が受信ＬＲクロックＬＲｒの周期より長いか否かを判断し、当該判断結果に基づいて、入力データｄｉｎ［ｎ＋１］、ｄｉｎ［ｎ］及びｄｉｎｓ［ｎ＋１］から、入力データｄａｔａｉｎ［ｎ］の次の入力データｄａｔａｉｎ［ｎ＋１］に対応する入力データを選択して、減算回路２６に出力する。また、減算回路２６は、入力データｄａｔａｉｎ［ｎ＋１］から入力データｄａｔａｉｎ［ｎ］を減算し、当該減算結果を含む出力信号Ｓ２６をシリアル乗算器３０に出力する。

一方、図３において、受信ＬＲクロック周期レジスタ２８は、４０９６周期分の受信ＬＲクロックＬＲｒを高速サンプリングクロックｆｓｒを用いてカウントしたときのカウント値４０９６×１２８を格納する。減算器２７は、周期測定部１からの送信ＬＲクロック周期測定信号Ｓ１に含まれる、４０９６周期分の送信ＬＲクロックＬＲｓを高速サンプリングクロックｆｓｒを用いてカウントしたときのカウント値Ｃ１３から、受信ＬＲクロック周期レジスタ２８に格納されたカウント値４０９６×１２８を減算し、減算結果のカウントアップ値ΔＣ２７を受信ＬＲクロック位相カウンタ回路２９に出力する。ここで、カウントアップ値ΔＣ２７は、送信ＬＲクロックＬＲｓの周期の４０９６倍の期間長から受信ＬＲクロックＬＲｒの周期の４０９６倍の期間長を減算した期間長を高速サンプリングクロックｆｓｒのカウント数で表した値になる。

また、図３において、受信ＬＲクロック位相カウンタ回路２９は、検出信号Ｓ２２に応答して、カウント値Ｃ２９をカウントアップ値ΔＣ２７／４０９６（送信ＬＲクロックＬＲｓの周期と受信ＬＲクロックＬＲｒとの間の周期差に対応する。）だけインクリメントしてシリアル乗算器３０に出力する。ここで、カウント値Ｃ２９は、受信ＬＲクロックＬＲｒの立ち下がりエッジのタイミングにおける送信ＬＲクロックＬＲｓの位相を０以上１以下の値で表した値である。

さらに、図３において、シリアル乗算器３０は減算回路２６からの出力信号にカウント値Ｃ２９を乗算し、当該乗算結果を含む出力信号Ｓ３０を補正値レジスタ３１に出力する。補正値レジスタ３１は、検出信号Ｓ２２に応答してシリアル乗算器３０からの出力信号Ｓ３０を補正値データＳ３１として加算器３２に出力する。さらに、加算器３２は、入力データバッファメモリ２４から出力された入力データｄｉｎｓ［ｎ−１］に補正値データＳ３１を加算して、当該加算結果を含む出力信号Ｓ３２を出力データレジスタ３３に出力する。そして、出力データレジスタ３３は、検出信号Ｓ２２に応答して、加算器３２からの出力信号Ｓ３２を、２４ビットの補間オーディオデータＤｉｎｓｒとしてＤ／Ａ変換部３に出力する。

従って、以上説明したように構成されたデータ補間部２は、受信ＬＲクロックＬＲｒの立ち下がりエッジの各タイミングにおいて、当該各タイミングの前後の送信ＬＲクロックＬＲｓの立ち下がりエッジの各タイミングに入力された２個のオーディオデータＤａを線形補間して、補間オーディオデータＤｉｎｓｒを生成してＤ／Ａ変換部３に出力する。また、送信ＬＲクロックＬＲｓの出力タイミングと送信ＬＲクロックＬＲｓの入力タイミングとが一致しているときは、受信ＬＲクロック位相カウンタ回路２９からのカウント値Ｃ２９はゼロになるので、オーディオデータＤａはそのまま補間オーディオデータＤｉｎｓｒとして出力される。

図４は、図３のデータ補間部２の動作を示すタイミングチャートである。図４において、送信ＬＲクロックＬＲｓの周期は受信ＬＲクロックＬＲｒの周期よりも長く、オーディオデータＤａの入力タイミングｔｉ１において、送信ＬＲクロックＬＲｓと受信ＬＲクロックＬＲｒはともに立ち下がっている。このため、補間オーディオデータＤｉｎｓｒの出力タイミングｔｏ２は、入力タイミングｔｉ１と等しく、出力タイミングｔｏ２において、オーディオデータＤａ［１］は、補間オーディオデータＤｉｎｓｒ［２］としてそのまま出力される。そして、次の出力タイミングｔｏ３において、補間オーディオデータＤｉｎｓｒ［３］は、出力タイミングｔｏ３における送信ＬＲクロックＬＲｓの位相に対応するカウント値Ｃ２９を用いて、以下のように算出される。

Ｄｉｎｓｒ［３］＝（Ｄａ［３］−Ｄａ［２］）×Ｃ２９＋Ｄａ［２］

すなわち、出力タイミングｔｏ３における補間オーディオデータＤｉｎｓｒ［３］は、オーディオデータＤａ［３］及びＤａ［２］を線形補間することにより算出される。

従って、本実施形態によれば、データ補間部２は、受信ＬＲクロックＬＲｒの立ち下がりエッジの各タイミングにおいて、当該各タイミングの前後の送信ＬＲクロックＬＲｓの立ち下がりエッジの各タイミングに入力された２個のオーディオデータＤａを線形補間して、補間オーディオデータＤｉｎｓｒを生成してＤ／Ａ変換部３に出力するので、Ｄ／Ａ変換部３においてデータ過多及びデータ欠損が生じないので、例えばデータ受信回路１００の後段のスピーカから出力される音声又は音楽の再生品質を向上できる。

また、本実施形態によれば、周期測定部１において、送信ＬＲクロックＬＲｓを４０９６周期分だけ入力する毎に、送信ＬＲクロックＬＲｓの周期を高速サンプリングクロックｆｓｒを用いて測定する。従って、送信ＬＲクロックＬＲｓの周期は、送信ＬＲクロックＬＲｓの周期の４０９６倍の時間間隔で測定される。従って、送信ＬＲクロックＬＲｓの周期が変動しても、当該変動した周期を測定して、例えばデータ受信回路１００の後段のスピーカから出力される音声又は音楽の再生品質を向上できる。

なお、本実施形態において、データ補間部２は、受信ＬＲクロックＬＲｒの立ち下がりエッジの各タイミングにおいて、当該各タイミングの前後の送信ＬＲクロックＬＲｓの立ち下がりエッジの各タイミングに入力された２個のオーディオデータＤａを線形補間したが、本発明はこれに限られない。データ補間部２は、受信ＬＲクロックＬＲｒの立ち下がりエッジの各タイミングにおいて、当該各タイミングの前後の送信ＬＲクロックＬＲｓの立ち下がりエッジの各タイミングに入力された少なくとも３個のオーディオデータＤａを、２次以上の関数を用いて非線形補間してもよい。これにより、例えばデータ受信回路１００の後段のスピーカから出力される音声の品質をさらに向上できる。

また、本実施形態において、送信ＬＲクロック周期レジスタ１４は、４０９６周期分の送信ＬＲクロックＬＲｓを高速サンプリングクロックｆｓｒを用いてカウントしたときのカウント値Ｃ１３を含む送信ＬＲクロック周期測定信号Ｓ１をデータ補間部２に出力したが、本発明はこれに限られず、カウント値Ｃ１３の移動平均値を算出し、当該算出結果を含む送信ＬＲクロック周期測定信号Ｓ１をデータ補間部２に出力してもよい。これにより、送信ＬＲクロックＬＲｓの測定精度を上げることができるので、例えばデータ受信回路１００の後段のスピーカから出力される音声の品質をさらに向上できる。

さらに、本実施形態において、減算器２７は、周期測定部１からの送信ＬＲクロック周期測定信号Ｓ１に含まれる、４０９６周期分の送信ＬＲクロックＬＲｓを高速サンプリングクロックｆｓｒを用いてカウントしたときのカウント値Ｃ１３から、受信ＬＲクロック周期レジスタ２８に格納されたカウント値４０９６×１２８を減算し、減算結果のカウントアップ値ΔＣ２７を受信ＬＲクロック位相カウンタ回路２９に出力したが、本発明はこれに限られない。減算器２７は、カウント値Ｃ１３から、受信ＬＲクロック周期レジスタ２８に格納されたカウント値４０９６×１２８を減算し、当該減算結果のカウント値の移動平均値をカウントアップ値ΔＣ２７として受信ＬＲクロック位相カウンタ回路２９に出力してもよい。これにより、送信ＬＲクロックＬＲｓの周期と受信ＬＲクロックＬＲｒの周期との差の算出精度を上げることができるので、例えばデータ受信回路１００の後段のスピーカから出力される音声の品質をさらに向上できる。

第２の実施形態．
図５は、本発明の第２の実施形態に係るデータ送受信システムであって、データ送信回路２００と、サンプリングレートコンバータ４と、データ受信回路１００Ａとを備えたデータ送受信システムの構成を示すブロック図である。本実施形態に係るデータ受信回路１００Ａは、データ受信回路１００に比較して、同期型のサンプリングレートコンバータ４をさらに備えたことを特徴としている。サンプリングレートコンバータ４は、送信ＬＲクロックＬＲｓに同期したオーディオデータＤａを、送信ＬＲクロックＬＲｓＡに同期したオーディオデータＤａｃに変換する。ここで、送信ＬＲクロックＬＲｓＡの周波数は、受信ＬＲクロックＬＲｒの周波数に等しい値に設定されている。そして、サンプリングレートコンバータ４は、送信ＬＲクロックＬＲｓＡを周期測定部１及びデータ補間部２に出力するとともに、オーディオデータＤａｃをデータ補間部２に出力する。

第１の実施形態に係るデータ送受信システムの場合、送信ＬＲクロックＬＲｓの周期と受信ＬＲクロックＬＲｒの周期との間の差が大きくなるほど、データ補間部２における補間の精度は低下してしまう。これに対して、本実施形態では、送信ＬＲクロックＬＲｓを用いてサンプリングされているオーディオデータＤａを、送信ＬＲクロックＬＲｓＡに同期したオーディオデータＤａｃに変換してデータ補間部２に出力するので、第１の実施形態に係るデータ送受信システムに比較して、データ補間部２における補間の精度を上げることができ、例えばデータ受信回路１００Ａの後段のスピーカから出力される音声の品質をさらに向上できる。

第３の実施形態．
図６は、本発明の第３の実施形態に係るデータ送受信システムであって、データ送信回路２００Ａとデータ受信回路１００Ｂとを備えたデータ送受信システムの構成を示すブロック図である。図６において、データ送信回路２００Ａは、信号処理部５と、周期測定部１Ａと、データ補間部２Ａとを備えて構成され、データ受信回路１００ＢはＤ／Ａ変換部３を備えて構成される。詳細後述するように、データ送信回路２００Ａは、送信ＬＲクロックＬＲｓに同期しかつ送信ＬＲクロックＬＲｓの周波数より高い所定の周波数を有する高速サンプリングクロックｆｓｓを用いて、受信ＬＲクロックＬＲｒの周期を測定する周期測定部１Ａと、測定された受信ＬＲクロックＬＲｒの周期と送信ＬＲクロックＬＲｓの周期との周期差を算出し、データ受信用クロックの各出力タイミングにおいて、算出された周期差に基づいて当該各出力タイミングにおける送信ＬＲクロックＬＲｓの位相を算出し、当該各出力タイミングの前後のオーディオデータＤａを、算出された位相に基づいて線形補間を用いて補間して補間オーディオデータＤｉｎｓｓを生成し、補間オーディオデータＤｉｎｓｓをデータ受信回路１００Ｂに出力するデータ補間部２Ａとを備えたことを特徴としている。さらに、周期測定部１Ａは、受信ＬＲクロックＬＲｒの周期の４０９６倍の時間間隔で、受信ＬＲクロックＬＲｒの周期を測定することを特徴としている。

図６において、信号処理部５は、無線受信信号を送信ＬＲクロックＬＲｓに同期したシリアルのオーディオデータＤａに復調し、送信ＬＲクロックＬＲｓ及びオーディオデータＤａをデータ補間部２Ａに出力する。ここで、送信ＬＲクロックＬＲｓは、オーディオデータＤａがＬチャネルのオーディオデータ及びＲチャネルのオーディオデータのうちのいずれのデータであるかを識別するためのデータ送信用クロック又はデータ送信タイミング信号である。さらに、信号処理部５は、送信ＬＲクロックＬＲｓに同期しかつ送信ＬＲクロックＬＲｓの周波数の１２８倍の周波数を有する高速サンプリングクロックｆｓｓを発生して周期測定部１Ａに出力する。さらに、データ補間部２Ａは、詳細後述するようにオーディオデータＤａに基づいて補間オーディオデータＤｉｎｓｓを生成し、データ転送クロックＢＣＬＫに従ってＤ／Ａ変換部３に出力する。Ｄ／Ａ変換部３は、補間オーディオデータＤｉｎｓｓを、データ受信用クロック又はデータ受信タイミング信号である受信ＬＲクロックＬＲｒに従ってアナログのオーディオデータに変換するとともに、受信ＬＲクロックＬＲｒを周期測定部１Ａ及びデータ補間部２Ａに送信する。

また、図６において、周期測定部１Ａは第１の実施形態に係る周期測定部１と同様に構成される。ただし、周期測定部１Ａは、周期測定部１に比較して、高速サンプリングクロックｆｓｒに代えて高速サンプリングクロックｆｓｓを入力し、送信ＬＲクロックＬＲｓに代えて受信ＬＲクロックＬＲｒを入力する。そして、４０９６周期分の受信ＬＲクロックＬＲｒを高速サンプリングクロックｆｓｓを用いてカウントしたときのカウント値（図２のカウント値Ｃ１３に対応する。）を含む受信ＬＲクロック周期測定信号Ｓ１Ａを発生してデータ補間部２Ａに出力する。ここで、受信ＬＲクロックＬＲｒの周波数と送信ＬＲクロックＬＲｓの周波数とが一致しているときカウント値は１２８×４０９６に等しく、受信ＬＲクロックＬＲｒの周波数が送信ＬＲクロックＬＲｓの周波数より高いときカウント値は１２８×４０９６より小さく、受信ＬＲクロックＬＲｒの周波数が送信ＬＲクロックＬＲｓの周波数より低いときカウント値は１２８×４０９６より大きくなる。

さらに、図６において、データ補間部２Ａは、第１の実施形態に係るデータ補間部２（図２参照。）と同様に構成される。ただし、データ補間部２Ａは、データ補間部２に比較して、送信ＬＲクロック周期測定信号Ｓ１に代えて受信ＬＲクロック周期測定信号Ｓ１Ａを入力する。また、受信ＬＲクロック周期レジスタ２８は、４０９６周期分の送信ＬＲクロックＬＲｓを高速サンプリングクロックｆｓｓを用いてカウントしたときのカウント値４０９６×１２８を格納する。さらに、減算器２７は、受信ＬＲクロック周期レジスタ２８に格納されたカウント値４０９６×１２８から、周期測定部１Ａからの受信ＬＲクロック周期測定信号Ｓ１Ａに含まれる、４０９６周期分の受信ＬＲクロックＬＲｓを高速サンプリングクロックｆｓｓを用いてカウントしたときのカウント値を減算し、減算結果のカウントアップ値ΔＣ２７を受信ＬＲクロック位相カウンタ回路２９に出力する。ここで、カウントアップ値ΔＣ２７は、第１の実施形態と同様に、送信ＬＲクロックＬＲｓの周期の４０９６倍の期間長から受信ＬＲクロックＬＲｒの周期の４０９６倍の期間長を減算した期間長を高速サンプリングクロックｆｓｒのカウント数で表した値になる。従って、データ補間部２Ａにより、第１の実施形態に係る補間オーディオデータＤｉｎｓｒと同様に、補間オーディオデータＤｉｎｓｓが生成され、データ転送クロックＢＣＬＫに従ってＤ／Ａ変換部３に出力される。

従って、データ補間部２Ａは、受信ＬＲクロックＬＲｒの立ち下がりエッジの各タイミングにおいて、当該各タイミングの前後の送信ＬＲクロックＬＲｓの立ち下がりエッジの各タイミングに入力された２個のオーディオデータＤａを線形補間して、補間オーディオデータＤｉｎｓｓを生成してＤ／Ａ変換部３に出力するので、Ｄ／Ａ変換部３においてデータ過多及びデータ欠損が生じないので、例えばデータ受信回路１００Ｂの後段のスピーカから出力される音声又は音楽の再生品質を向上できる。

また、本実施形態によれば、周期測定部１Ａにおいて、受信ＬＲクロックＬＲｒを４０９６周期分だけ入力する毎に、受信ＬＲクロックＬＲｒの周期を高速サンプリングクロックｆｓｓを用いて測定する。従って、受信ＬＲクロックＬＲｒの周期は、受信ＬＲクロックＬＲｒの周期の４０９６倍の時間間隔で測定される。従って、受信ＬＲクロックＬＲｒの周期が変動しても、当該変動した周期を測定して、例えばデータ受信回路１００Ｂの後段のスピーカから出力される音声又は音楽の再生品質を向上できる。

なお、本実施形態において、データ補間部２Ａは、受信ＬＲクロックＬＲｒの立ち下がりエッジの各タイミングにおいて、当該各タイミングの前後の送信ＬＲクロックＬＲｓの立ち下がりエッジの各タイミングに入力された２個のオーディオデータＤａを線形補間したが、本発明はこれに限られない。データ補間部２Ａは、受信ＬＲクロックＬＲｒの立ち下がりエッジの各タイミングにおいて、当該各タイミングの前後の送信ＬＲクロックＬＲｓの立ち下がりエッジの各タイミングに入力された少なくとも３個のオーディオデータＤａを、２次以上の関数を用いて非線形補間してもよい。これにより、例えばデータ受信回路１００Ｂの後段のスピーカから出力される音声の品質をさらに向上できる。

また、本実施形態において、周期測定部１Ａは、４０９６周期分の受信ＬＲクロックＬＲｒを高速サンプリングクロックｆｓｓを用いてカウントしたときのカウント値（図２のカウント値Ｃ１３に対応する。）を含む受信ＬＲクロック周期測定信号Ｓ１Ａをデータ補間部２Ａに出力したが、本発明はこれに限られない。周期測定部１Ａは、上記カウント値の移動平均値を算出し、当該算出結果を含む受信ＬＲクロック周期測定信号Ｓ１Ａをデータ補間部２Ａに出力してもよい。これにより、送信ＬＲクロックＬＲｓの測定精度を上げることができるので、例えばデータ受信回路１００Ｂの後段のスピーカから出力される音声の品質をさらに向上できる。

さらに、本実施形態のデータ補間部２Ａは、４０９６周期分の送信ＬＲクロックＬＲｓを高速サンプリングクロックｆｓｓを用いてカウントしたときのカウント値４０９６×１２８から、周期測定部１Ａからの受信ＬＲクロック周期測定信号Ｓ１Ａに含まれる、４０９６周期分の受信ＬＲクロックＬＲｓを高速サンプリングクロックｆｓｓを用いてカウントしたときのカウント値を減算し、減算結果のカウントアップ値ΔＣ２７を受信ＬＲクロック位相カウンタ回路２９に出力したが、本発明はこれに限られない。データ補間部２Ａは、上記減算結果カウント値の移動平均値をカウントアップ値ΔＣ２７として受信ＬＲクロック位相カウンタ回路２９に出力してもよい。これにより、送信ＬＲクロックＬＲｓの周期と受信ＬＲクロックＬＲｒの周期との差の算出精度を上げることができるので、例えばデータ受信回路１００Ｂの後段のスピーカから出力される音声の品質をさらに向上できる。

またさらに、上述した各実施形態に係るデータ送受信システムは携帯電話機内に設けられたが、本発明はこれに限られず、音楽再生装置及び音楽レコーダなどの、ディジタルオーディオデータを再生する電子機器内に設けられてもよい。

また、第１及び第２の実施形態において、データ受信回路１００及び１００Ａは補間オーディオデータＤｉｎｓｒをＤ／Ａ変換部３によりＤ／Ａ変換したが、本発明はこれに限られず、補間オーディオデータＤｉｎｓｒをデータ受信回路１００内の記憶手段に格納し、他の処理を行い、もしくはデータ受信回路１００の外部の他の回路などに出力してもよい。

以上説明したように、第１の発明に係るデータ受信回路、第２の発明に係るデータ送受信システム、及び第３の発明に係るデータ受信方法によれば、（ａ）同期型のサンプリングレートコンバータにより、第１のデータ送信用クロックに同期した第１のディジタルオーディオデータを、上記第１のデータ送信用クロックの周波数と異なる所定の周波数を有する第２のデータ送信用クロックに同期した第２のディジタルオーディオデータにサンプリングレート変換し、（ｂ）上記第２のデータ送信用クロックの周波数と実質的に同一の周波数を有するデータ受信用クロックに同期しかつ上記データ受信用クロックの周波数より高い所定の周波数を有する高速サンプリングクロックを用いて、上記第２のデータ送信用クロックの周期を測定し、（ｃ）上記測定された第２のデータ送信用クロックの周期と上記データ受信用クロックの周期との周期差を算出し、上記データ受信用クロックの各出力タイミングにおいて、上記算出された周期差に基づいて当該各出力タイミングにおける上記第２のデータ送信用クロックの位相を算出し、当該各出力タイミングの前後の上記第２のディジタルオーディオデータを、上記算出された位相に基づいて所定の補間方法を用いて補間して補間オーディオデータを生成するので、データ送信回路とデータ受信回路とが互いに同期していないときに、データ受信回路においてデータ過多又はデータ欠損を生じさせることなく、ディジタルオーディオデータに含まれる音声又は音楽の再生品質を向上できる。

１，１Ａ…周期測定部、
２，２Ａ…データ補間部、
３…Ｄ／Ａ変換部、
４…サンプリングレートコンバータ、
５…信号処理部、
１００，１００Ａ，１００Ｂ…データ受信回路、
２００，２００Ａ…データ送信回路。

特開２００８−２２３３４号公報。

Claims

第１のデータ送信用クロックに同期した第１のディジタルオーディオデータを、上記第１のデータ送信用クロックの周波数と異なる所定の周波数を有する第２のデータ送信用クロックに同期した第２のディジタルオーディオデータにサンプリングレート変換する同期型のサンプリングレートコンバータと、
上記第２のデータ送信用クロックの周波数と実質的に同一の周波数を有するデータ受信用クロックに同期しかつ上記データ受信用クロックの周波数より高い所定の周波数を有する高速サンプリングクロックを用いて、上記第２のデータ送信用クロックの周期を測定する周期測定手段と、
上記測定された第２のデータ送信用クロックの周期と上記データ受信用クロックの周期との周期差を算出し、上記データ受信用クロックの各出力タイミングにおいて、上記算出された周期差に基づいて当該各出力タイミングにおける上記第２のデータ送信用クロックの位相を算出し、当該各出力タイミングの前後の上記第２のディジタルオーディオデータを、上記算出された位相に基づいて所定の補間方法を用いて補間して補間オーディオデータを生成するデータ補間手段とを備えたことを特徴とするデータ受信回路。
上記周期測定手段は、上記第２のデータ送信用クロックを所定の回数だけ入力する毎にリセット信号を出力する第１のカウンタ回路と、
上記高速サンプリングクロックを入力する毎にカウント値をインクリメントし、かつ上記リセット信号に応答して上記カウント値をリセットする第２のカウンタ回路とを備え、
上記周期測定手段は、上記第２のカウンタ回路のリセット時の上記カウント値に基づいて、上記第２のデータ送信用クロックの周期を測定することを特徴とする請求項１記載のデータ受信回路。
上記補間方法は線形補間であることを特徴とする請求項１又は２記載のデータ受信回路。
上記補間方法は非線形補間であることを特徴とする請求項１又は２記載のデータ受信回路。
上記データ補間手段は、上記周期差の移動平均値を算出し、上記データ受信用クロックの各出力タイミングにおいて、当該各出力タイミングの前後の上記第２のディジタルオーディオデータを、上記算出された移動平均値に基づいて補間して補間オーディオデータを生成することを特徴とする請求項１乃至４のうちのいずれか１つに記載のデータ受信回路。
上記データ補間手段は、上記データ受信用クロックの出力タイミングが上記第２のデータ送信用クロックの出力タイミングと一致しているとき、上記第２のデータ送信用クロックの出力タイミングにおいて入力された第２のディジタルオーディオデータを、上記補間オーディオデータとすることを特徴とする請求項１乃至５のうちのいずれか１つに記載のデータ受信回路。
上記第１のデータ送信用クロックに従って、上記第１のディジタルオーディオデータを生成して上記サンプリングレートコンバータに出力するデータ送信回路と、
請求項１乃至６のうちのいずれか１つに記載のデータ受信回路とを備えたことを特徴とするデータ送受信システム。
データ受信回路が、同期型のサンプリングレートコンバータにより、第１のデータ送信用クロックに同期した第１のディジタルオーディオデータを、上記第１のデータ送信用クロックの周波数と異なる所定の周波数を有する第２のデータ送信用クロックに同期した第２のディジタルオーディオデータにサンプリングレート変換するサンプリングレート変換ステップと、
データ受信回路が、上記第２のデータ送信用クロックの周波数と実質的に同一の周波数を有するデータ受信用クロックに同期しかつ上記データ受信用クロックの周波数より高い所定の周波数を有する高速サンプリングクロックを用いて、上記第２のデータ送信用クロックの周期を測定する周期測定ステップと、
データ受信回路が、上記測定された第２のデータ送信用クロックの周期と上記データ受信用クロックの周期との周期差を算出し、上記データ受信用クロックの各出力タイミングにおいて、上記算出された周期差に基づいて当該各出力タイミングにおける上記第２のデータ送信用クロックの位相を算出し、当該各出力タイミングの前後の上記第２のディジタルオーディオデータを、上記算出された位相に基づいて所定の補間方法を用いて補間して補間オーディオデータを生成するデータ補間ステップとを含むことを特徴とするデータ受信方法。