JP2012191210A - 抵抗メモリ素子および関連する制御方法 - Google Patents
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Abstract
【解決手段】参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影を有する上部電極素子12と、参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影を有する下部電極素子14と、上部電極素子12と下部電極素子14との間に挿入された可変性の抵抗率を有する活性層16を含む抵抗メモリ素子10において、上部電極投影と下部電極投影との間にオーバーラップ領域L3があり、オーバーラップ領域L3は少なくとも上部電極投影のコーナーおよび/または少なくとも下部電極投影のコーナーを含み、オーバーラップ領域L3の面積は、参照面上の、上部電極素子12と下部電極素子14の全投影面積の10%以下を構成する。
【選択図】図6
Description
Claims (15)
- 参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影(26)を有する上部電極素子(12)と、
参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影(28)を有する下部電極素子(14)と、
上部電極素子(12)と下部電極素子(14)との間に挿入された可変性の抵抗率を有する活性層(16)を含み、
上部電極投影(26)と下部電極投影(28)との間にオーバーラップ領域(30)があり、
オーバーラップ領域(30)は少なくとも上部電極投影(26)のコーナーおよび/または少なくとも下部電極投影(28)のコーナーを含み、オーバーラップ領域(30)の面積は、参照面上の、上部電極素子(12)と下部電極素子(14)の全投影面積(32)の10%以下を構成する抵抗メモリ素子(10)。 - オーバーラップ領域(30)は、上部電極投影(26)の1つのコーナーと、下部電極投影(28)の1つのコーナーを含む請求項1に記載の抵抗メモリ素子(10)。
- 可変性の抵抗率を有する活性層(16)は、上部電極素子(12)と下部電極素子(14)の双方に接続するプログラム可能な領域(36)を含む請求項1または2に記載の抵抗メモリ素子(10)。
- 可変性の抵抗率を有する活性層(16)は、絶縁性材料から形成される請求項1〜3のいずれかに記載の抵抗メモリ素子(10)。
- 上部電極素子(12)と下部電極素子(14)はボックス形状の電極素子である請求項1〜4のいずれかに記載の抵抗メモリ素子(10)。
- 複数の抵抗メモリ素子(10)を含む抵抗メモリアレイ(44)であって、抵抗メモリ素子(10)は、
参照面に平行な面に横たわり、参照面上の垂直な投影で上部電極投影(26)を有する上部電極素子(12)と、
参照面に平行な面に横たわり、参照面上の垂直な投影で下部電極投影(28)を有する下部電極素子(14)と、
上部電極素子(12)と下部電極素子(14)との間に挿入された可変性の抵抗率を有する活性層(16)を含み、
上部電極投影(26)と下部電極投影(28)との間にオーバーラップ領域(30)があり、
オーバーラップ領域(30)は少なくとも上部電極投影(26)のコーナーおよび/または少なくとも下部電極投影(28)のコーナーを含み、オーバーラップ領域(30)の面積は、参照面上の、上部電極素子(12)と下部電極素子(14)の全投影面積(32)の10%以下を構成する抵抗メモリアレイ(44)。 - 抵抗メモリアレイ(44)の第1の抵抗メモリ素子の投影面積(32)は、抵抗メモリアレイ(44)の第2の抵抗メモリ素子の投影面積とオーバーラップし、これにより第2のオーバーラップ領域(46)を形成し、第2のオーバーラップ領域(46)は、少なくとも第1の抵抗メモリ素子の上部電極投影(26)の1つのコーナーと、第2の抵抗メモリ素子の下部電極投影(28)の1つのコーナーとを含み、また逆でも良く、第2のオーバーラップ領域(46)の面積は、参照面上の、第1の抵抗メモリ素子と第2の抵抗メモリ素子の全投影面積の5%以下を構成する請求項6に記載の抵抗メモリアレイ(44)。
- 抵抗メモリ素子(10)の上部電極素子(12)と下部電極素子(14)は、格子縞模様に配置された請求項7に記載の抵抗メモリアレイ(44)。
- 更に、複数の第1下部電極コンタクトを介して下部電極素子(14)のいくつかに電気的に接続する第1レベルの下部電極プログラミングラインと、複数の第2下部電極コンタクトを介して他の下部電極素子(14)に電気的に接続する第2レベルの下部電極プログラミングラインであって、第1の方向に延びる第1レベルの下部電極プログラミングラインと第2の方向に延びる第2レベルの下部電極プログラミングラインと、
複数の第3上部電極コンタクトを介していくつかの上部電極素子(12)に電気的に接続する第3レベルの上部電極プログラミングラインと、複数の第4上部電極コンタクトを介して他の上部電極素子(12)に電気的に接続する第4レベルの上部電極プログラミングラインであって、第3の方向に延びる第3レベルの上部電極プログラミングラインと第4の方向に延びる第4レベルの上部電極プログラミングラインと、を含む請求項6〜8のいずれかに記載の抵抗メモリアレイ(44)。 - 第1レベルの下部電極プログラミングラインと第2レベルの下部電極プログラミングラインは垂直に交差し、第3レベルの上部電極プログラミングラインと第4レベルの上部電極プログラミングラインは垂直に交差し、第3レベルの上部電極プログラミングラインと第4レベルの上部電極プログラミングラインは、更に、第1レベルの下部電極プログラミングラインと、第2レベルの下部電極プログラミングラインに対して、約45°の角度を形成する請求項9に記載の抵抗メモリアレイ(44)。
- 更に、複数の第5上部電極コンタクトを介していくつかの上部電極素子に電気的に接続し、第5の方向に延びる第5レベルの上部電極プログラミングライン、または複数の第6下部電極コンタクトを介していくつかの下部電極素子に電気的に接続し、第6の方向に延びる第6レベルの下部電極プログラミングラインを含む請求項9または10に記載の抵抗メモリアレイ(44)。
- プログラミングラインは、ワイヤ形状のプログラミングラインである請求項9〜11のいずれかに記載の抵抗メモリアレイ(44)。
- プログラミングラインは、階段形状の接続ラインである請求項9〜11のいずれかに記載の抵抗メモリアレイ(44)。
- 参照面上の投影の間でオーバーラップ領域(30、46)を有する抵抗メモリアレイ(44)の少なくとも1つの上部電極素子(12)と少なくとも1つの下部電極素子(14)との間に電圧を与えることにより、抵抗メモリアレイ(44)の可変性の抵抗率を有する活性層(16)中で、少なくとも1つの導電性フィラメント(48)を形成または崩壊させる工程を含む請求項6〜13のいずれかに記載の抵抗メモリアレイ(44)の電圧制御プログラミングのための方法。
- 更に、上部電極素子(12)と複数の下部電極素子(14)との間の異なるコーナーでフィラメント(48)の形成および崩壊を独立して制御する工程を含み、下部電極素子は、参照面上の垂直な投影で、その上の上部電極素子(12)の垂直投影とオーバーラップし、または下部電極素子(14)と複数の上部電極素子(12)との間の異なるコーナーでフィラメントの形成および崩壊を独立で制御する工程を含み、上部電極素子は、参照面上の投影で、下部電極素子(14)その上の垂直投影とオーバーラップする請求項14に記載の方法。
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