JP2012113799A - 不良情報保存装置および不良情報保存方法 - Google Patents

Abstract

【課題】最小限の面積でリペアのために必要な不良セルに関するすべての情報を保存可能にする不良アドレス保存装置及び不良アドレス保存方法を提供すること。
【解決手段】本不良アドレス保存装置は、各々１つの不良セルのローアドレス及びカラムアドレスを保存する複数の親メモリＰＭ＿０〜ＰＭ＿Ｘと、自己が対応する前記親メモリに保存された前記ローアドレスと同一のローアドレスを有する不良セルのカラムアドレス、または、自己が対応する前記親メモリに保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスを各々保存する複数の子メモリＣＭ＿０〜ＣＭ＿Ｙとを備え、複数の前記親メモリの各々が、自己に保存された不良セルのリペアのためにローリペアが必ず必要であるか否かに関する情報、および、カラムリペアが必ず必要であるか否かに関する情報を保存する。
【選択図】図２

Description

本発明は、メモリ内で発見された不良（エラー）セルに関する情報を保存する不良情報保存装置及び不良情報保存方法に関するもので、メモリを有するすべての半導体チップに適用が可能である。

メモリ半導体産業の草創期には、半導体製造プロセスにより製造されたメモリチップにおいて、不良セルが１つも存在しないオリジナルグッドダイ（ｏｒｉｇｉｎａｌ ｇｏｏｄ ｄｉｅ）がウエハ（ｗａｆｅｒ）上に多数存在していた。しかし、メモリの容量が次第に増加するにつれ、不良セルが１つも存在しないメモリチップを作ることが難しくなった。現在に至ってはこのようなチップが製造される確率はないといっても差し支えない。

このような状況を打開するための方策として予備メモリ、すなわちリダンダンシ（ｒｅｄｕｎｄａｎｃｙ）メモリを設置し、これで不良セルを代替する方法が提案された。不良セルをリダンダンシセルに代替するためには外部装置を利用してソリューション（解）を計算する作業が行われなければならず、最近ではこのようなリペア回路（すなわち、メモリ自己リペア回路）をチップ内部に設置しようとする研究が着実に進められている。

メモリ自己リペア回路のために考慮すべき主な３つの要素としては面積オーバーヘッド、リペア率及びリペア回路の分析速度を挙げることができる。面積オーバーヘッドは半導体チップ製造原価と直結する要素であり、リペア率は半導体の歩留まりと関連した重要な要素である。最後のリペア回路の分析速度はテスト時間と比例関係にあるため、これもまた原価と直結する要素であると言える。

非特許文献１に提示されたリペアモスト（Ｒｅｐａｉｒ Ｍｏｓｔ）方法（以下、従来の方法１と称す）は、テストが行われる間に発見されたそれぞれのローとカラムアドレスの不良セルの個数をすべて記録しておき、テストが終了した後にそれぞれのローおよびカラムアドレスに含まれている不良セルの個数を比較して最も多くの数の不良セルがあるアドレスからリダンダンシメモリに代替する方法である。この方法は、不良ビットマップを保存するために非常に大きな容量のバッファを必要とするので面積オーバーヘッド面が大きいという短所があり、テストが完全に終了した後に不良に対するリペアが可能なので、不良に対する分析およびリペアにかかる時間が相当長くなるという短所もある。

非特許文献２に提案されたローカルリペアモスト（Ｌｏｃａｌ Ｒｅｐａｉｒ Ｍｏｓｔ）方法（以下、従来の方法２と称す）は、従来の方法１を適用しつつ面積オーバーヘッドを減らすために相対的に小さいサイズの不良ビットマップを使用するものである。しかし、不良ビットマップの大きさを縮小することで効率的なリペアのためのすべての情報を保存することができず、保存された情報の不足により一定個数以上の不良が発見された場合にリペアが不可能となり（リダンダンシメモリは充分だが情報の不足でリペア不可能）、結局リペア率（ｒｅｐａｉｒ ｒａｔｅ）が低下してしまうという問題がある。

また、非特許文献２で考案された必須スペアピボット（Ｅｓｓｅｎｔｉａｌ Ｓｐａｒｅ Ｐｉｖｏｔ）方法（以下、従来の方法３と称す）によれば、面積オーバーヘッドを減らすために不良ビットマップの代わりに、核心的な不良アドレスだけを保存する。したがって、不良アドレスを集める過程はテスト過程の間に行われ、自己リペア回路の分析速度は改善されたが、リペアアドレスを保存するレジスタの容量が不足してリペア率の低下が発生するという短所がある。

Ｍ．Ｔａｒｒ、Ｄ．Ｂｏｕｄｒｅａｕ、ａｎｄ Ｒ．Ｍｕｒｐｈｙ、"Ｄｅｆｅｃｔ ａｎａｌｙｓｉｓ ｓｙｓｔｅｍ ｓｐｅｅｄｓ ｔｅｓｔ ａｎｄ ｒｅｐａｉｒ ｏｆ ｒｅｄｕｎｄａｎｔ ｍｅｍｏｒｉｅｓ"、Ｅｌｅｃｔｒｏｎｉｃｓ、ｖｏｌ．５７、ｐｐ．１７５−１７９、Ｊａｎ．１２、１９８４． Ｃ．−Ｔ．Ｈｕａｎｇ，Ｃ．−Ｆ．Ｗｕ，Ｊ．−Ｆ．Ｌｉ，ａｎｄ Ｃ．−Ｗ．Ｗｕ、"Ｂｕｉｌｔ−ｉｎ Ｒｅｄｕｎｄａｎｃｙ Ａｎａｌｙｓｉｓ ｆｏｒ Ｍｅｍｏｒｙ Ｙｉｅｌｄ Ｉｍｐｒｏｖｅｍｅｎｔ"， ＩＥＥＥ Ｔｒａｎｓ．Ｒｅｌｉａｂｉｌｉｔｙ、ｖｏｌ．５２，ｐｐ．３８６−３９９，Ｄｅｃ．２００３．

本発明は、上記した従来技術の問題点を解決するために提案されたもので、最小限の面積でリペアするために、不良セルに関する必要なすべての情報を保存できる不良アドレス保存装置を提供することにその目的がある。

また、本発明は、テストを行いつつ不良アドレスをリアルタイムで不良アドレス保存装置に保存するようにして不良アドレス保存装置を含む自己リペア回路の分析速度を向上させることにその目的がある。

上記した目的を達成するための本発明に係る不良情報保存装置は、各々１つの不良セルのローアドレス及びカラムアドレスを保存する複数の親メモリと、自己が対応する前記親メモリに保存された前記ローアドレスと同一のローアドレスを有する不良セルのカラムアドレス、または、自己が対応する前記親メモリに保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスを各々保存する複数の子メモリとを備え、複数の前記親メモリの各々が、自己に保存された不良セルのリペアのためにローリペアが必ず必要であるか否かに関する情報、およびカラムリペアが必ず必要であるか否かに関する情報を保存することができる。

複数の前記親メモリの各々が、自己に保存された前記ローアドレスと同一のローアドレスを有する不良セルの数がリダンダンシカラムの数を超える場合、ローリペアが必ず必要であるという情報を保存することができ、自己に保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルの数がリダンダンシローの数を超える場合、カラムリペアが必ず必要であるという情報を保存することができる。

また、本発明に係る不良情報保存装置は、複数の親メモリおよび複数の子メモリを備え、それぞれの前記親メモリが、カラムアドレス、ローアドレス、前記カラムアドレスに関するカラムマストリペアフラグ、および前記ローアドレスに関するローマストリペアフラグを保存し、それぞれの前記子メモリが、アドレス、前記アドレスがローアドレスか又はカラムアドレスかを表すアドレス情報、および前記子メモリの対応する前記親メモリを表すポインタ情報を保存することができる。

前記カラムマストリペアフラグが、自己と同一の親メモリに保存されたカラムアドレスと同一のカラムアドレスを有する不良セルの数がリダンダンシローの数を超える場合、活性化され、また、前記ローマストリペアフラグが、自己と同一の親メモリに保存されたローアドレスと同一のローアドレスを有する不良セルの数がリダンダンシカラムの数を超える場合、活性化される。

また、本発明に係る不良情報保存方法は、複数の親メモリ及び複数の子メモリを有する不良情報保存装置に不良情報を保存する方法であって、発見された不良セルがすでにマストリペアに分類されたローまたはカラムに属する場合、前記不良セルを無視するステップと、発見された前記不良セルによって新たにマストリペアに分類されなければならないローまたはカラムが発生する場合、前記ローまたはカラムを保存している親メモリに、前記ローまたはカラムがマストリペアに分類されたマスト情報を保存するステップと、発見された前記不良セルに対する前記無視するステップと前記マスト情報を保存するステップが行われなかった場合に、発見された前記不良セルの情報を複数の前記親メモリのうちの１つまたは複数の前記子メモリのうちの１つに保存するステップと、を含むことを特徴とする。

前記マスト情報を保存するステップが、発見された前記不良セルのローと同一のローに属する不良セルの数がリダンダンシカラムの数を超える場合、発見された前記不良セルのローを保存している親メモリのローマストリペアフラグを活性化させるステップと、発見された前記不良セルのカラムと同じカラムに属する不良セルの数がリダンダンシローの数を超える場合、発見された前記不良セルのカラムを保存している親メモリのカラムマストリペアフラグを活性化させるステップと、を含む。

本発明に係る不良情報保存装置及び不良情報保存方法は、最小限の面積をもってリペアのために必要なすべての情報を保存可能にする。したがって、回路の面積を減らしつつもリペア率を上げることができるという効果が得られる。

８つのローと８つのカラムとで構成されたメモリにおける不良セルを例示した図である。 本発明の一実施の形態に係る不良情報保存装置の構成を示す図である。 図２の不良情報保存装置に不良情報を記録する方法を説明するためのフローチャートである。 ８つのロー及び８つのカラムで構成されて、リダンダンシローＲｓとリダンダンシカラムＣｓをそれぞれ２個含むメモリを例に、本発明の方法によって発見された不良セルおよび不良セルの発見順序を表わす図である。 図４のような順序で発見された不良セルの情報を本発明に係る不良情報保存装置に記録する方法を説明するための図である。 リダンダンシローＲｓ数の変化に応じた本発明の不良情報保存装置の面積と従来の不良情報保存装置の面積とを比較したグラフである。 メモリサイズの変化に応じた本発明の不良情報保存装置の面積と従来の不良情報保存装置の面積とを比較したグラフである。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の最も好ましい実施形態を、添付図面を参照して説明する。

まず、本発明の理解を助けるためにＡ．リペア率とＢ．不良の分類方法について説明する。
Ａ．リペア率（Ｒｅｐａｉｒ Ｒａｔｅ）
リペア率は次の式１のように定義される。

最高のリペア率（ｏｐｔｉｍａｌ ｒｅｐａｉｒ ｒａｔｅ）は１００％であり、不良に対するリペアが可能な場合にいつでも１つ以上の解（ソリューション）を探し出せればリペア率が１００％となる。リペア率の定義において分母がリペア可能なチップの数であるために、リペアが最初から不可能な場合（不良の数はリダンダンシメモリがカバー可能な数を超過した場合）に解を探し出せないことはリペア率に影響を及ぼさない。リペア率を高めるためには不良情報保存装置にリペアのために、好ましくは、必要なすべての情報が保存されていなければならない。

図１は８つローと８つカラムで構成されたメモリにおける不良セルを表わした図である。図１を参照してＢ．不良の分類について説明する。

Ｒ_ｓはリダンダンシローの数、Ｃ_ｓはリダンダンシカラムの数を表すが、以下ではＲ_ｓ＝２、Ｃ_ｓ＝２と仮定して説明する。
Ｂ．不良の分類（Ｃｌａｓｓｉｆｉｃａｔｉｏｎ ｏｆ Ｆａｕｌｔｓ）
（１）シングル不良（ｓｉｎｇｌｅ ｆａｕｌｔ）
不良セルが位置するローアドレス及びカラムアドレスに他の不良セルがない場合の不良をいう。図１のロー０、カラム５に位置する不良セル（Ａ）がちょうどシングル不良に分類される。

シングル不良の場合、１つのリダンダンシローや１つのリダンダンシカラムに代替してリペアすることが可能である。例えば、図１のセル（Ａ）は０番ローをリダンダンシローに代替したり、５番カラムをリダンダンシカラムに代替したりしてリペア可能である。
（２）ライン不良（ｓｐａｒｓｅ ｆａｕｌｔｙ ｌｉｎｅ）
特定ローアドレスにｋ個（１＜ｋ≦Ｃ_ｓ）の不良がある場合にこれをローライン不良という。また、特定カラムアドレスにｋ個（１＜ｋ≦Ｒ_ｓ）の不良がある場合にこれをカラムライン不良という。したがって、図１の不良セル（Ｂ）は、ローライン不良に分類される。

ローライン不良の場合、１つのリダンダンシローに代替したり、ｋ個のリダンダンシカラムに代替したりしてリペア可能である。また、カラムライン不良の場合、１つのリダンダンシカラムに代替したり、ｋ個のリダンダンシローに代替したりしてリペア可能である。例えば、図１の不良セル（Ｂ）は、２番ローをリダンダンシローに代替したり、０番と２番カラムを２個のリダンダンシカラムに代替してリペア可能である。
（３）マストリペア不良（ｍｕｓｔ−ｒｅｐａｉｒ ｆａｕｌｔｙ ｌｉｎｅ）
特定ローアドレスにｋ個（ｋ＞Ｃ_ｓ）の不良がある場合、これをローマストリペア不良（ｍｕｓｔ−ｒｅｐａｉｒ ｆａｕｌｔｙ ｒｏｗ ｌｉｎｅ）という。また、特定カラムアドレスにｋ個（ｋ＞Ｒ_ｓ）の不良がある場合、これをカラムマストリペア不良（ｍｕｓｔ−ｒｅｐａｉｒ ｆａｕｌｔｙ ｃｏｌｕｍｎ ｌｉｎｅ）という。したがって、図１の不良セル（Ｃ）はローマストリペア不良に分類される。

ローマストリペア不良は必ずリダンダンシローに代替してリペアしなければならず、カラムマストリペア不良は必ずリダンダンシカラムに代替してリペアしなければならない。例えば、図１の不良セル（Ｃ）は必ず５番ローをリダンダンシローに代替して初めてリペア可能であり、他の方式のリペアは不可能である。

図２は本発明の一実施形態に係る不良情報保存装置の構成を示す図である。

図２に示されているように、不良情報保存装置は、複数の親メモリＰＭ＿０〜ＰＭ＿Ｘと複数の子メモリＣＭ＿０〜ＣＭ＿Ｙを備える。複数の親メモリＰＭ＿０〜ＰＭ＿Ｘの各々は、１つの不良セルのローアドレスとカラムアドレスを保存し、自己（親メモリ）に保存された不良セルのリペアのためにローリペアが必ず必要なのか否か、およびカラムリペアが必ず必要なのか否かの情報も保存する。複数の子メモリＣＭ＿０〜ＣＭ＿Ｙの各々は自己（子メモリ）が対応する親メモリに保存されたローアドレスと同一のローアドレスを有する不良セルのカラムアドレスを保存したり、自己（子メモリ）が対応する親メモリに保存されたカラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスを保存したりする。

親メモリＰＭ＿０〜ＰＭ＿Ｘは、テスト過程を経て発見された不良セル中に、発見時にすでに他の親メモリに保存されていた不良セルのカラムアドレスとローアドレスのうち、そのいずれとも重複しないアドレスを有する不良セルに関する情報を保存する。すなわち、不良セル（例、ロー０、カラム３）の発見時に他の親メモリの、そのどこにもロー０とカラム３のアドレスが保存されていなければ、不良セル（ロー０、カラム３）のアドレスは親メモリに保存される。また、自己が保存している不良セルがマストリペアに分類されなければならない場合、これに対応する情報を保存する。

図２を参照して親メモリに保存される情報を説明する。

親イネーブルフラグ（Ｐａｒｅｎｔ Ｅｎａｂｌｅ Ｆｌａｇ）：親イネーブルフラグは、該当の親メモリに保存されたアドレスが有効か否かを表わす。親イネーブルフラグが「１」ならば該当親メモリに保存されたアドレスは有効なものであり、親イネーブルフラグが「０」ならば該当の親メモリに保存されたアドレスは無効（考慮する対象でない）である。親イネーブルフラグは１ビットの保存空間を占有する。

ローアドレス（Ｒｏｗ ａｄｄｒｅｓｓ）：該当の親メモリが保存する不良セルのローアドレスである。ローアドレスを保存するために必要な保存空間はローアドレスのビット数に応じて変化する。例えば、ローアドレスが１０ビットで構成されるとこれを保存するための保存空間も１０ビットが必要である。図２のＭは全体のローの数を表す。もし、全体のローの数（Ｍ）が１０２４個ならばローアドレスは１０ビット（ｌｏｇ_２１０２４）で構成されるであろう。

カラムアドレス（Ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）：該当親メモリが保存する不良セルのカラムアドレスである。カラムアドレスを保存するために必要な保存空間はカラムアドレスのビット数に応じて変化する。例えば、カラムアドレスが１０ビットで構成されるとこれを保存するための保存空間も１０ビットが必要である。図２のＮは全体のカラムの数を表す。もし、全体のカラムの数（Ｎ）が５１２個ならばカラムアドレスは９ビット（ｌｏｇ_２５１２）で構成されるであろう。

ローマストフラグ（Ｒｏｗ ｍｕｓｔ ｆｌａｇ）：該当の親メモリに保存されたローアドレスを有するローがローマストリペア不良に分類されるか否かを表わす。ローマストフラグが「１」の値を有すればローマストリペア不良のことを表し、ローマストフラグが「０」の値を有すればローマストリペア不良ではないことを表す。ローマストフラグは１ビットの保存空間を占有する。

カラムマストフラグ（Ｃｏｌｕｍｎ ｍｕｓｔ ｆｌａｇ）：該当親のメモリに保存されたカラムアドレスを有するカラムがカラムマストリペア不良に分類されるか否かを表わす。カラムマストフラグが「１」の値を有すればカラムマストリペア不良を表し、カラムマストフラグが「０」の値を有すればカラムマストリペア不良ではないことを表す。カラムマストフラグは１ビットの保存空間を占有する。

親メモリＰＭ＿０〜ＰＭ＿Ｘは、全体リダンダンシの数、すなわちＲ_ｓ＋Ｃ_ｓの分だけの数が備えられる。したがって、全体の親メモリＰＭ＿０〜ＰＭ＿Ｘが保存できる不良の数はリダンダンシの総数と同一である。もし親メモリＰＭ＿０〜ＰＭ＿Ｘに保存されなければならない不良セルの数が、親メモリの数（Ｒ_ｓ＋Ｃ_ｓ）よりも多いならば、これはリペア不可能なメモリとして分類される。

子メモリＣＭ＿０〜ＣＭ＿Ｙは、それぞれ親メモリＰＭ＿０〜ＰＭ＿Ｘのうち１つに対応（従属）し、子メモリＣＭ＿０〜ＣＭ＿Ｙは、対応する親メモリＰＭ＿０〜ＰＭ＿Ｘとカラムアドレスまたはローアドレスのうち１つを共有する。各子メモリＣＭ＿０〜ＣＭ＿Ｙにはテスト過程を経て発見される不良セルのうち、発見時を基準として親メモリＰＭ＿０〜ＰＭ＿Ｘに保存されたローアドレスまたはカラムアドレスと重複するアドレスを有する不良セルの情報が保存される。各不良セルの発見時に発見された不良セルのローアドレスが親メモリのうち何れか１つ（Ａ）に保存されていれば、該当の不良セルの情報は親メモリ（Ａ）に対応する子メモリに保存される。また、不良セルの発見時に発見された不良セルのカラムアドレスが親メモリのうち何れか１つ（Ｂ）に保存されていれば、該当の不良セルの情報は親メモリ（Ｂ）に対応する子メモリに保存される。例えば、親メモリＰＭ＿１にロー０とカラム３がすでに保存されているが、不良セル（ロー０、カラム２）が発見されると不良セル（ロー０、カラム２）のカラムアドレスが親メモリＰＭ＿１に対応する子メモリに保存される。

図２を参照して子メモリに保存される情報を説明する。

子イネーブルフラグ（Ｃｈｉｌｄ Ｅｎａｂｌｅ ｆｌａｇ）：子イネーブルフラグは対応の子メモリに保存されたアドレスが有効か否かを表わす。子イネーブルフラグが「１」ならば対応の子メモリに保存されたアドレスは有効なもので、子イネーブルフラグが「０」ならば対応の子メモリに保存されたアドレスは無効（考慮する対象でない）である。子イネーブルフラグは１ビットの保存空間を占有する。

ローまたはカラムアドレス：対応の子メモリが保存する不良セルのローまたはカラムアドレスである。子メモリには不良セルのローアドレスまたはカラムアドレスのうち１つが保存される。アドレスを保存するのに必要な保存空間はローアドレスのビット数とカラムアドレスのビット数のうち大きいビット数によって決定される。例えば、ローアドレスが９ビットでカラムアドレスが１０ビットならば、子メモリでアドレスを保存するための保存空間は１０ビットを占有する。

アドレス情報（Ｃｈｉｌｄ ａｄｄｒｅｓｓ ｄｅｓｃｒｉｐｔｏｒ）：アドレス情報は対応の子メモリに保存されているアドレスがローアドレスなのか、またはカラムアドレスなのかを示す。アドレス情報が「０」ならば対応の子メモリに保存されたアドレスはローアドレスであり、アドレス情報が「１」ならば対応の子メモリに保存されたアドレスはカラムアドレスである。アドレス情報は１ビットの保存空間を占有する。

ポインタ情報（Ｐａｒｅｎｔ ＣＡＭ ｐｏｉｎｔｅｒ）：ポインタ情報はポインタ情報を有する子メモリが対応する親メモリを表わす。例えば、ポインタ情報が「４」の値を有すれば子メモリは親メモリＰＭ＿４に対応することを表す。ポインタ情報のビット数は親メモリの数（＝Ｒ_ｓ＋Ｃ_ｓ）に応じて定められる。具体的にはポインタ情報のビット数はｌｏｇ_２（Ｒ_ｓ＋Ｃ_ｓ）となる。

子メモリは｛Ｒ_ｓ（Ｃ_ｓ−１）＋Ｃ_ｓ（Ｒ_ｓ−１）｝の分だけの数が備えられる。親メモリと子メモリの数を合わせれば２＊Ｒ_ｓ＊Ｃ_ｓ個となる。これは与えられたリダンダンシによって実際にリペアが可能なメモリの最適リペア解を探し出すために保存しなければならないリペアアドレスの最大数と同じである。また、後述する、本発明の個々の親メモリ及び子メモリが保存しなければならないデータの総ビット数は非常に小さいので、全体の不良情報保存装置の面積は従来技術に比べて小さくなる。

上記のように構成される本発明に係る不良情報保存装置は、不良の特徴に応じて不良セルの情報を分類して保存する。親メモリとこれに対応する子メモリに保存された不良セルはライン不良に対応し、対応する子メモリがない親メモリに保存された不良セルはシングル不良に対応する。また、活性化したマストリペアフラグを保存する親メモリに保存された不良セルはマストリペア不良に対応する。

図３は、本発明の不良情報保存装置（図２）に不良情報を記録する方法を説明するためのフローチャートである。

不良セルが発見されると、発見された不良セルがすでにマストリペアに分類されたローアドレスまたはマストリペアに分類されたカラムアドレスに属するか否かを確認する（Ｓ３１０）。確認の結果、不良セルがマストリペアに属すれば、このような不良セルに関する情報はこれ以上必要がないため無視される。すなわち、すでにマストリペアに分類されたローアドレスやカラムアドレスで発見された不良セルの情報はどこにも保存されない。

その後、発見された不良セルのローアドレスまたはカラムアドレスと同一のアドレスがすでに親メモリに保存されているかを確認する（Ｓ３２０）。発見された不良セルのローアドレスも親メモリに保存されておらず、発見された不良セルのカラムアドレスも親メモリに保存されていない場合には、その不良セルのローアドレスとカラムアドレスは親メモリに記録される（Ｓ３３０）。

発見された不良セルのローアドレスとカラムアドレスのうち何れか１つがすでに親メモリに保存されている場合には、発見された不良セルによって新たにマストリペア不良に分類される不良が発生するか否かを確認する（Ｓ３４０）。もし発見された不良セルによって新たにカラムマストリペア不良またはローマストリペア不良に分類される不良が発生すると、発見された不良セルに対応する親メモリ（発見された不良セルと同一のカラムアドレスまたは発見された不良セルと同一のローアドレスが保存された親メモリ）のマストリペアフラグを活性化させる（Ｓ３６０）。ここで新たにマストリペアに分類される不良がカラムマストリペア不良であればカラムマストリペアフラグを活性化させて、新たにマストリペアに分類される不良がローマストリペア不良であればローマストリペアフラグを活性化させる。

新たにマストリペアに分類されなければならない不良が発生しない場合には、発見された不良セルのローアドレスまたはカラムアドレスを子メモリに保存する（Ｓ３５０）。

すなわち、本発明によれば、不良セルが発見されると（１）発見された不良セルが無視されたり（Ｓ３１０でＹ）、（２）発見された不良セルがローアドレスとカラムアドレスが親メモリに保存されたり（Ｓ３３０）、（３）発見された不良セルによって親メモリのマストリペアフラグが活性化されたり（Ｓ３６０）、（４）発見された不良セルのローアドレスまたはカラムアドレスが子メモリに保存される（Ｓ３５０）。

図３のフローチャートによって示された動作は、不良セルが発見されるとその都度反復される。

図４は、８つのローと８つのカラムで構成されて、リダンダンシローＲ_ｓとリダンダンシカラムＣ_ｓをそれぞれ２個含むメモリで発見された不良セルおよび不良セルの発見順序を説明するための図である。図５は、図４のような順序で発見された不良セルの情報を本発明に係る不良情報保存装置に記録することを説明するための図である。図４と図５を参照して、不良セルの情報が不良情報保存装置に記録される過程について詳しく説明する。

図５右側の反復カウント値は、不良セルのローアドレスと同一のローアドレスで以前に発見された不良の数、および不良セルのカラムアドレスと同一のカラムアドレスで以前に発見された不良の数を表す。反復カウント値は不良セルの情報をどこに保存しなければならないのかを判断するために使用される値で、不良情報保存装置内に記録されなければならない値ではない。

図５の（ａ）に示されているように、不良セル（＃１）は最初に発見された不良セルである。不良セル（＃１）のローアドレス（５）とカラムアドレス（０）は親メモリＰＭ＿０〜ＰＭ＿３に記録されたローアドレスおよびカラムアドレスと比較される。しかし、不良セル（＃１）の発見時に親メモリのＰＭ＿０〜ＰＭ＿３には、ローアドレスとカラムアドレス何も記録されていないため、不良セル（＃１）のローアドレス（５）とカラムアドレス（０）は親メモリＰＭ＿０に記録される。図５の（ａ）を見れば、親メモリＰＭ＿０の親イネーブルフラグｅｎａｂｌｅ＝「１」、ローアドレスａｄｄｒ Ｒ＝「５」、カラムアドレスａｄｄｒ Ｃ＝「０」と記録されたことを確認することができる。

図５の（ｂ）を参照すれば、不良セル（＃２）が発見されると不良セル（＃２）のローアドレス（５）とカラムアドレス（３）は親メモリＰＭ＿０〜ＰＭ＿３に記録されたローアドレスおよびカラムアドレスと比較される。不良セル（＃２）のローアドレス（５）が親メモリＰＭ＿０に記録されたローアドレス（５）と一致するため、不良セル（＃２）のカラムアドレス（３）は子メモリＣＭ＿０に記録される。子メモリＣＭ＿０の子イネーブルフラグｅｎａｂｌｅが「１」と記録されて、アドレス（ａｄｄｒ）が「３」と記録され、記録されたアドレスがカラムアドレスであることを表すためアドレス情報ａｄｄ ｄｅｓが「１」と記録される。また、子メモリＣＭ＿０が親メモリＰＭ＿０に対応することを表すためにポインタ情報ｐｏｉｎｔｅｒが「０」と記録される。

図５の（ｃ）を参照すれば、不良セル（＃３）のローアドレス（６）とカラムアドレス（５）は、以前に親メモリＰＭ＿０〜ＰＭ＿３に記録されていたアドレスと一致せず、不良セル（＃４）のローアドレス（０）とカラムアドレス（３）は、以前に親メモリＰＭ＿０〜ＰＭ＿３に記録されていたアドレスと一致しない。したがって不良セル（＃３）のローアドレス（６）とカラムアドレス（５）が親メモリＰＭ＿１に記録され、不良セル（＃４）のローアドレス（０）とカラムアドレス（３）が親メモリＰＭ＿２に記録される。

図５の（ｄ）を参照すれば、不良セル（＃５）のカラムアドレス（０）が以前に親メモリＰＭ＿０に記録されていたカラムアドレス（０）と同一である。したがって不良セル（＃５）のローアドレス（２）が子メモリＣＭ＿１に記録される。子メモリＣＭ＿１の子イネーブルフラグｅｎａｂｌｅが「１」と記録され、アドレスａｄｄｒが「２」と記録され、記録されたアドレスがローアドレスであることを表すためにアドレス情報ａｄｄ ｄｅｓが「０」と記録され、子メモリＣＭ＿１が親メモリＰＭ＿０に対応することを表すためにポインタ情報が「０」と記録される。不良セル（＃６）のローアドレス（２）とカラムアドレス（２）は親メモリＰＭ＿０〜ＰＭ＿３に記録されていたアドレスと一致しないため、不良セル（＃６）は親メモリＰＭ＿３に記録される。

図５の（ｅ）を参照すれば、不良セル（＃７）のローアドレス（５）が親メモリＰＭ＿０に記録されていたローアドレス（５）と一致する。この時、反復カウントが（２、０）であることを確認することができるが、これは不良セル（＃７）のローアドレス（５）で以前にすでに発見された不良セルの数が２個であることを表す。不良セル（＃７）まで含めればローアドレス（５）で発生した不良セルの数がリダンダンシカラム（Ｃ_ｓ＝２）の数を超える３個となる。その場合、ローアドレス（５）を共有するすべての不良セル（＃１、＃２、＃７）はローマストリペア不良に分類されなければならない。したがって、親メモリＰＭ＿０のローマストリペアフラグｍｕｓｔ Ｒが「１」に活性化される。また、ローアドレス（５）で発生した不良セル（＃２）に対する情報はこれ以上保存する必要がないため、子メモリＣＭ＿０の子イネーブルフラグｅｎａｂｌｅが「０」に非活性化される。

図５の（ｆ）を参照すれば、不良セル（＃８）のカラムアドレス（５）が親メモリＰＭ＿１に保存されていたカラムアドレス（５）と一致する。したがって、不良セル（＃８）のローアドレス（１）は子メモリＣＭ＿０に保存される。子メモリＣＭ＿０のイネーブルフラグｅｎａｂｌｅが「１」と記録され、アドレス（ａｄｄｒ）が「１」と記録され、記録されたアドレスがローアドレスであることを表すためにアドレス情報（ａｄｄ ｄｅｓ）が「０」と記録され、子メモリが親メモリＰＭ＿１に対応することを表すためにポインタ情報ｐｏｉｎｔｅｒが「１」と記録される。

図５の（ａ）〜（ｆ）の過程を経れば不良セルをリペアするために必要な情報が不良情報保存装置に保存される。不良情報保存装置に保存された情報によれば必ずローリペアまたは必ずカラムリペアをしなければならないアドレスがどこであるかを把握することができ、マストリペア不良以外に他の分類の不良が発生したすべての不良セルの位置を把握することができる。

すなわち、分析する必要がないマストリペア不良がどこで発生したかを把握することができる。また、分析が必要なシングル不良とライン不良が発生したすべての不良セルの位置を把握することができるため、把握された不良セルの位置を分析してシングル不良とライン不良をどのようにリペアするかを分析することができる。したがって、本発明の不良情報保存装置に保存された情報を利用すれば１００％のリペア率を達成することが可能である。

図６は、リダンダンシローＲ_ｓの数の変化に応じた本発明の不良情報保存装置の面積と従来の方法１、２の不良情報保存装置の面積とを比較したグラフである。また、図７は、メモリサイズの変化に応じて本発明の不良情報保存装置の面積と従来の方法１、２の不良情報保存装置の面積とを比較したグラフである。

図６は、メモリが１０２４ロー×１０２４カラムで構成され、リダンダンシローＲ_ｓの数が５個の場合に、リダンダンシカラムＣ_ｓの数の変化に応じて変化する不良情報保存装置の面積を示している。図６を参照すれば、本発明の不良情報保存装置は、従来の方法１に比べて大幅に小さい面積を有することを確認することができる。ただし、従来の方法２に比較すれば本発明の不良情報保存装置の方が大きい面積を有しているが、これは従来の方法２が、不良セルに関する情報を保存しないことによるものである。なお、このような従来の方法２では、リペア率１００％を達成することができない。

図７は、リダンダンシローＲ_ｓが５個でリダンダンシカラムＣ_ｓが５個の場合、メモリの容量変化に応じて変化する不良情報保存装置の面積を示している。図７に示されているように、本発明は従来の方法１に比べて大幅に小さい面積を有することを確認することができる。

参考として、本発明と従来の方法１、２との不良情報保存装置の面積を算出するのに使用された式は次の式２〜式４である。以下において、Ｍはメモリのローの数、Ｎはメモリのカラムの数を表す。

本発明の技術的思想は上記好ましい実施の形態により具体的に記述されたが、上記した実施形態は本発明の説明のためのものであり、いかなる面でも本発明を制限するものではないことに注意されなければならない。また、当業者により本発明の技術的思想の範囲内で数多くの修正および変更、多様な実施形態を実現できることが分かるであろう。

ＰＭ＿０〜ＰＭ＿Ｘ：親メモリ
ＣＭ＿０〜ＣＭ＿Ｙ：子メモリ

Claims (14)

1. 各々１つの不良セルのローアドレス及びカラムアドレスを保存する複数の親メモリと、
   自己が対応する前記親メモリに保存された前記ローアドレスと同一のローアドレスを有する不良セルのカラムアドレス、または、自己が対応する前記親メモリに保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルのローアドレスを各々保存する複数の子メモリとを備え、
   複数の前記親メモリの各々が、自己に保存された不良セルのリペアのためにローリペアが必ず必要であるか否かに関する情報、およびカラムリペアが必ず必要であるか否かに関する情報を保存する
   ことを特徴とする不良情報保存装置。
2. 複数の前記親メモリの各々が、
   自己に保存された前記ローアドレスと同一のローアドレスを有する不良セルの数がリダンダンシカラムの数を超える場合、ローリペアが必ず必要であるという情報を保存する
   ことを特徴とする請求項１に記載の不良情報保存装置。
3. 複数の前記親メモリの各々が、
   自己に保存された前記カラムアドレスと同一のカラムアドレスを有する不良セルの数がリダンダンシローの数を超える場合、カラムリペアが必ず必要であるという情報を保存する
   ことを特徴とする請求項１に記載の不良情報保存装置。
4. 複数の前記親メモリおよび複数の前記子メモリの各々が、自己が保存しているアドレスが有効であるか否かを表す情報を保存する
   ことを特徴とする請求項１に記載の不良情報保存装置。
5. 複数の親メモリおよび複数の子メモリを備え、
   それぞれの前記親メモリが、
   カラムアドレス、ローアドレス、前記カラムアドレスに関するカラムマストリペアフラグ、および前記ローアドレスに関するローマストリペアフラグを保存し、
   それぞれの前記子メモリが、
   アドレス、前記アドレスがローアドレスか又はカラムアドレスかを表すアドレス情報、および前記子メモリの対応する前記親メモリを表すポインタ情報を保存する
   ことを特徴とする不良情報保存装置。
6. 各々の前記親メモリが、自己に保存された値が有効であるか否かを表す親有効情報をさらに保存して、
   各々の前記子メモリが、自己に保存された値が有効であるか否かを表す子有効情報をさらに保存する
   ことを特徴とする請求項５に記載の不良情報保存装置。
7. 前記カラムマストリペアフラグが、自己と同一の親メモリに保存されたカラムアドレスと同一のカラムアドレスを有する不良セルの数がリダンダンシローの数を超える場合、活性化される
   ことを特徴とする請求項５に記載の不良情報保存装置。
8. 前記ローマストリペアフラグが、 自己と同一の親メモリに保存されたローアドレスと同一のローアドレスを有する不良セルの数がリダンダンシカラムの数を超える場合、活性化される
   ことを特徴とする請求項７に記載の不良情報保存装置。
9. 不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリに保存されておらず、かつ、発見された前記不良セルのカラムアドレスが複数の前記親メモリに保存されていない場合、前記不良セルの情報が、複数の前記親メモリのうちの１つに保存され、
   不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリのうち、何れか１つ（以下Ａ）に保存されている場合、前記不良セルの情報が、前記親メモリ（Ａ）に対応する子メモリに保存され、
   不良セルの発見時に、発見された前記不良セルのカラムアドレスが複数の前記親メモリのうち、何れか１つ（以下Ｂ）に保存されている場合、前記不良セルの情報が、前記親メモリ（Ｂ）に対応する子メモリに保存される
   ことを特徴とする請求項５に記載の不良情報保存装置。
10. 複数の前記親メモリの数が、（リダンダンシロー＋リダンダンシカラム）であり、
    複数の前記子メモリの数が、｛（リダンダンシロー＊（リダンダンシカラム−１）＋リダンダンシカラム＊（リダンダンシロー−１）｝である
    ことを特徴とする請求項５に記載の不良情報保存装置。
11. 複数の親メモリ及び複数の子メモリを有する不良情報保存装置に不良情報を保存する方法であって、
    発見された不良セルがすでにマストリペアに分類されたローまたはカラムに属する場合、前記不良セルを無視するステップと、
    発見された前記不良セルによって新たにマストリペアに分類されなければならないローまたはカラムが発生する場合、前記ローまたはカラムを保存している親メモリに、前記ローまたはカラムがマストリペアに分類されたマスト情報を保存するステップと、
    発見された前記不良セルに対する前記無視するステップと前記マスト情報を保存するステップが行われなかった場合に、発見された前記不良セルの情報を複数の前記親メモリのうちの１つまたは複数の前記子メモリのうちの１つに保存するステップと、を含む
    ことを特徴とする不良情報保存方法。
12. 前記マスト情報を保存するステップが、
    発見された前記不良セルのローと同一のローに属する不良セルの数がリダンダンシカラムの数を超える場合、発見された前記不良セルのローを保存している親メモリのローマストリペアフラグを活性化させるステップと、
    発見された前記不良セルのカラムと同じカラムに属する不良セルの数がリダンダンシローの数を超える場合、発見された前記不良セルのカラムを保存している親メモリのカラムマストリペアフラグを活性化させるステップと、を含む
    ことを特徴とする請求項１１に記載の不良情報保存方法。
13. 前記発見された前記不良セルの情報を複数の前記親メモリのうちの１つまたは複数の前記子メモリのうちの１つに保存するステップにおいて、
    不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリに保存されておらず、かつ、発見された前記不良セルのカラムアドレスが複数の前記親メモリに保存されていない場合、前記不良セルの情報が、複数の前記親メモリのうちの１つに保存され、
    不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリのうちの何れか１つ（以下Ａ）に保存されている場合、前記不良セルの情報が、前記親メモリ（Ａ）に対応する子メモリに保存され、
    不良セルの発見時に、発見された前記不良セルのローアドレスが複数の前記親メモリのうちの何れか１つ（以下Ｂ）に保存されている場合、前記不良セルの情報が、前記親メモリ（Ｂ）に対応する子メモリに保存される
    ことを特徴とする請求項１２に記載の不良情報保存方法。
14. 前記ステップが、不良セルの発見ごとに行われることを特徴とする請求項１１に記載の不良情報保存方法。

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