JP2012104648A5 - - Google Patents
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このような構造にすることにより、ＪＦＥＴ領域のゲート絶縁膜２２は、凸部の上面を覆って配置されるので、ＭＯＳＦＥＴのオフ時にドレイン側に高電圧が印加された場合、ＪＦＥＴ領域のゲート絶縁膜２２にかかる電界を抑制することができる。しかし図２５の領域Ｘでは、電界の抑制が十分ではない。
ここで、凸部の深さは０．１〜０．５μｍ程度が望ましく、凸部の幅（ＪＦＥＴ領域の幅）は１〜５μｍ程度が望ましい。よってその場合には、凸部の側面より凸部の上面の方が面積が大きくなる。このため、側面のゲート絶縁膜６を厚くするより、上面のゲート絶縁膜６を厚くした方がゲート容量低減の効果が大きい。
第１導電型の半導体基板１、例えばｎ＋型ＳｉＣ基板上に、エピタキシャル層２３、例えばｎ−型ＳｉＣをエピタキシャル成長した層を形成する（図５参照）。このとき、所定の厚さまでエピタキシャル成長させたら、不純物濃度を変更し、図の点線より上方の領域については、下方の領域よりも不純物濃度が低くなるように生成する。
第１導電型の半導体基板１、例えばｎ＋型ＳｉＣ基板上に、エピタキシャル層３４、例えばｎ−型ＳｉＣをエピタキシャル成長した層を形成する（図１３参照）。このとき、所定の厚さまでエピタキシャル成長させたら、不純物濃度を変更し、図の点線より上方の領域については、下方の領域よりも不純物濃度が低くなるように生成する。さらにその上面に、高濃度イオン注入層２４を形成する。
第１導電型の半導体基板１、例えばｎ＋型ＳｉＣ基板上に、エピタキシャル層２３、例えばｎ−型ＳｉＣをエピタキシャル成長した層を形成する。このとき、所定の厚さまでエピタキシャル成長させたら、不純物濃度を変更し、図の点線より上方の領域については、下方の領域よりも不純物濃度が低くなるように生成する。さらにその上面に、高濃度イオン注入層２４を形成するが（図１９参照）、この高濃度イオン注入層２４を形成する際に、高濃度イオン注入層２４の下に第２導電型領域２７を形成する。ここで、高濃度イオン注入層２４に注入するイオンと、第２導電型領域２７を形成する物質とが、同じイオンであってもよい。
イオン注入を用いて、ウェル領域３内にソース領域４を、エピタキシャル層２３の不純物濃度が変更される境界よりも深く形成し、さらにコンタクト領域５を形成する。図には示していない終端部の電界緩和領域を形成した後に活性化アニール処理を行い、ウェル領域３、ソース領域４、コンタクト領域５の各イオン注入領域の活性化を行う。
さらに、一般的なＭＯＳＦＥＴ製造方法と同様にｐｏｌｙ−Ｓｉなどのゲート電極７、層間絶縁膜８、ＮｉやＡｌなどのソース電極９、Ｎｉなどのドレイン電極１０を形成することにより所望の半導体装置が製造できる（図２１参照）。第２導電型領域２７に注入するイオンとしては、ＡｌまたはＢを用いると良い。
第１導電型の半導体基板１、例えばｎ＋型ＳｉＣ基板上に、エピタキシャル層２３、例えばｎ−型ＳｉＣをエピタキシャル成長した層を形成する。このとき、所定の厚さまでエピタキシャル成長させたら、不純物濃度を変更し、図の点線より上方の領域については、下方の領域よりも不純物濃度が低くなるように生成する。さらにその上面に、高濃度イオン注入層２４を形成するが（図２２参照）、この高濃度イオン注入層２４を形成する際に、高濃度イオン注入層２４の下に半絶縁性領域２８を形成する。ここで、高濃度イオン注入層２４に注入するイオンと、半絶縁性領域２８を形成する物質とが、同じイオンであってもよい。
イオン注入を用いて、ウェル領域３内にソース領域４を、エピタキシャル層２３の不純物濃度が変更される境界よりも深く形成し、さらにコンタクト領域５を形成する。図には示していない終端部の電界緩和領域を形成した後に活性化アニール処理を行い、ウェル領域３、ソース領域４、コンタクト領域５の各イオン注入領域の活性化を行う。
さらに、一般的なＭＯＳＦＥＴ製造方法と同様にｐｏｌｙ−Ｓｉなどのゲート電極７、層間絶縁膜８、ＮｉやＡｌなどのソース電極９、Ｎｉなどのドレイン電極１０を形成することにより所望の半導体装置が製造できる（図２４参照）。半絶縁性領域２８に注入するイオンとしては、Ｖを用いると良い。
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