JP2012090108A

JP2012090108A - ハイサイドスイッチ回路、インターフェイス回路、および電子機器

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Publication number: JP2012090108A
Application number: JP2010235574A
Authority: JP
Inventors: Hisafumi Esumi; 尚史江角; Yuzo Mizushima; 裕三水島; Daisaku Shugo; 大策守護
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-10-20
Filing date: 2010-10-20
Publication date: 2012-05-10
Anticipated expiration: 2030-10-20
Also published as: JP5607490B2

Abstract

【課題】ハイサイドスイッチの過電流の検出精度を高めることが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供する。
【解決手段】ハイサイドスイッチ回路１０は、入力端子１１と出力端子１２との間に電気的に接続されるスイッチ（ＭＯＳトランジスタ１５）と、ゲート制御部１６と、過電流検出部２０とを備える。過電流検出部２０は、抵抗素子２１と、比較器２２とを含む。比較器２２は、抵抗素子２１の電圧Ｖ１がしきい電圧を超える場合に、過電流を検出する。比較器２２は、過電流時の検出電圧Ｖ１がしきい電圧を上回るように、予め調整される。抵抗素子２１の抵抗値の精度が高くない場合にも、比較器２２の調整によって、過電流の検出精度が高められる。
【選択図】図１１

Description

本発明は、ハイサイドスイッチ回路、そのハイサイドスイッチ回路を備えるインターフェイス回路、およびそのインターフェイス回路を備える電子機器に関する。

電源と負荷との間に接続されるスイッチは、一般にハイサイドスイッチと呼ばれる。たとえば配線の短絡あるいは負荷の故障などによって、ハイサイドスイッチに流れる電流が過大になった場合には、ハイサイドスイッチが故障することがある。このため、ハイサイドスイッチと、ハイサイドスイッチを過電流から保護するための保護回路とを備えるハイサイドスイッチ回路が提案されている。

たとえば、実開平７−１１０３１号公報（特許文献１）は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をハイサイドスイッチに利用した半導体ハイサイドスイッチ、およびそのハイサイドスイッチの過電流保護検出装置を開示する。具体的には、過電流保護検出装置は、ＭＯＳＦＥＴの一方の端子に接続されて基準電圧を発生させる基準電圧発生回路と、基準電圧発生回路の出力端子およびＭＯＳＦＥＴの他方の端子に接続された比較器とを備える。比較器は、ＭＯＳＦＥＴのオン電圧と基準電圧とを比較することによって、ＭＯＳＦＥＴの過電流状態を検出する。

実開平７−１１０３１号公報

特許文献１によれば、基準電圧発生回路は、直列接続された複数の抵抗素子によって電源電圧を分割することで基準電圧を生成する。基準電圧の精度は、それら抵抗素子の抵抗値の精度に依存する。

特許文献１では、半導体ハイサイドスイッチと過電流保護検出回路とを１つのＩＣ（Integrated Circuit）に集積化することについて説明されている。この場合、上記の抵抗素子は半導体チップに形成される。しかし、一般に、半導体チップに形成された抵抗素子の抵抗値の精度を高くすることは難しい。

半導体集積回路に含まれる抵抗回路の抵抗値の精度を高めるための方法として、フューズ抵抗による抵抗値の調整が知られている。一般には、フューズ抵抗に大電流を流すことによって、フューズ抵抗が溶断される。これにより抵抗回路の抵抗値が調整される。しかしながら、フューズ抵抗が溶断する可能性があるので、フューズ抵抗は比較的大きな電流が流れる経路には配置できない。

本発明の目的は、ハイサイドスイッチの過電流の検出精度を高めることが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供することである。

本発明のある局面において、ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、第１のスイッチと、抵抗素子と、検出回路とを備える。第１のスイッチは、入力端子と出力端子との間に電気的に接続される。抵抗素子は、入力端子に電気的に接続される第１の端子と、出力端子に電気的に接続される第２の端子とを含む。検出回路は、入力端子と出力端子との間に電流が流れることによって抵抗素子に発生した検出電圧を受けて、電流が過電流レベルに達した場合に検出電圧がしきい電圧を上回ることによって、電流が過電流であることを検出する。検出回路は、調整回路を含む。調整回路は、電流が過電流レベルである場合に、検出電圧がしきい電圧を上回るように検出電圧を予め調整する。

好ましくは、検出回路は、検出電圧をしきい電圧と比較する比較器である。調整回路は、検出電圧を調整するために比較器の入力電圧のオフセットを調整するように構成される。

好ましくは、比較器は、差動部と、複数のトランジスタとを含む。差動部は、抵抗素子の第１の端子の電圧と抵抗素子の第２の端子の電圧との間の電圧差に応じて、その出力電圧を変化させる。複数のトランジスタは、差動部に並列接続されて、差動部に流れる電流を調整することにより電圧差と出力電圧との間の関係を変更する。調整回路は、複数のトランジスタのうちの対応するトランジスタに接続されるフューズ抵抗を含む。

好ましくは、ハイサイドスイッチ回路は、測定器が抵抗素子の第２の端子の電圧を測定できるように、第２の端子に接続されるパッドと、抵抗素子の第２の端子と出力端子との間に配置される第２のスイッチと、スイッチ制御部とをさらに備える。スイッチ制御部は、電源から負荷への電流の供給時には第１および第２のスイッチをともにオン状態に設定する一方で、測定器が第２の端子の電圧を測定する時には、第１および第２のスイッチをともにオフ状態に設定する。

本発明の他の局面に係るインターフェイス回路は、電源から負荷に電流を供給するためのインターフェイス回路である。インターフェイス回路は、回路基板と、回路基板に実装されるハイサイドスイッチ回路とを備える。ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、第１のスイッチと、抵抗素子と、検出回路とを含む。第１のスイッチは、入力端子と出力端子との間に電気的に接続される。抵抗素子は、入力端子に電気的に接続される第１の端子と、出力端子に電気的に接続される第２の端子とを含む。検出回路は、入力端子と出力端子との間に電流が流れることによって抵抗素子に発生した検出電圧を受けて、電流が過電流レベルに達した場合に検出電圧がしきい電圧を上回ることによって、電流が過電流であることを検出する。検出回路は、調整回路を有する。調整回路は、電流が過電流レベルである場合に、検出電圧がしきい電圧を上回るように検出電圧を予め調整する。

本発明のさらに他の局面に係る電子機器は、負荷に電流を供給するための電源と、電源と負荷とを接続するためのインターフェイス回路とを備える。インターフェイス回路は、回路基板と、回路基板に実装されるハイサイドスイッチ回路とを含む。ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、第１のスイッチと、抵抗素子と、検出回路とを含む。第１のスイッチは、入力端子と出力端子との間に電気的に接続される。抵抗素子は、入力端子に電気的に接続される第１の端子と、出力端子に電気的に接続される第２の端子とを含む。検出回路は、入力端子と出力端子との間に電流が流れることによって抵抗素子に発生した検出電圧を受けて、電流が過電流レベルに達した場合に、検出電圧がしきい電圧を上回ることによって電流が過電流であることを検出する。検出回路は、調整回路を有する。調整回路は、電流が過電流レベルである場合に、検出電圧がしきい電圧を上回るように検出電圧を予め調整する。

本発明によれば、ハイサイドスイッチ回路のコストの上昇を抑制しながら、ハイサイドスイッチの過電流の検出精度を高めることができる。

本発明の実施の形態に係るハイサイドスイッチ回路を備える電子機器の概略ブロック図である。図１に示したハイサイドスイッチ回路１０が形成された半導体チップの平面レイアウトを示す模式図である。図２に示したパワーＭＯＳトランジスタ領域１５Ａに配置されるドレイン電極およびソース電極を概略的に示した平面図である。本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図４に示したドレイン電極およびソース電極の等価回路図である。本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図６に示したドレイン電極およびソース電極の等価回路図である。本実施の形態に係るドレイン電極およびソース電極の等価回路図である。ＭＯＳトランジスタ１５を構成するトランジスタ素子の構造を説明するための半導体チップの模式断面図である。図９に示された接地配線の平面レイアウトを示す模式図である。本実施の形態に係る過電流検出回路の構成を示した図である。外付け抵抗により過電流の検出値のばらつきを抑制するための構成例を示した図である。フューズ抵抗によって検出抵抗の抵抗値を調整するための構成の一例を示した図である。本発明の実施の形態に係る比較器の構成の一例を示した図である。

以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

図１は、本発明の実施の形態に係るハイサイドスイッチ回路を備える電子機器の概略ブロック図である。

図１を参照して、電子機器１００は、メイン電源１と、サブ電源２と、処理ブロック３と、インターフェイス回路４とを備える。メイン電源１は、サブ電源２および処理ブロック３に電源電圧を供給する。サブ電源２はメイン電源１から電源電圧を受けるとともに、その電圧から、インターフェイス回路４に供給される電源電圧（たとえばＤＣ５Ｖ）を生成する。処理ブロック３は、電子機器１００の本体部である。処理ブロック３はメイン電源１から供給される電源電圧によって、所定の処理を実行する。

インターフェイス回路４は、負荷２００に接続されるとともに、サブ電源２から出力された電源電圧を負荷２００に供給する。インターフェイス回路４は、回路基板５と、制御回路６と、ハイサイドスイッチ回路１０とを含む。制御回路６およびハイサイドスイッチ回路１０は回路基板５に実装される。

ハイサイドスイッチ回路１０はサブ電源２と負荷２００との間に接続される。制御回路６は、ハイサイドスイッチ回路１０から出力される信号に基づいてハイサイドスイッチ回路１０を制御する。これによりインターフェイス回路４の電源管理が実現される。

インターフェイス回路４は、たとえばＵＳＢ（Universal Serial Bus）規格に準じたインターフェイス回路である。しかしながらインターフェイス回路４の規格は特に限定されるものではない。同じく、電子機器１００は、たとえばＰＣ（personal computer）、プリンタ、テレビ、オーディオ機器等であるが、これらに特に限定されるものではない。

この実施の形態では、ハイサイドスイッチ回路１０は、半導体集積回路（ＩＣ）によって実現される。ハイサイドスイッチ回路１０は、入力端子（ＩＮ）１１と、出力端子（ＯＵＴ）１２と、過電流モニタ端子（ＯＣ）１３と、イネーブル端子（ＥＮ）１４と、ＭＯＳトランジスタ１５と、ゲート制御部１６と、過電流検出部２０とを備える。

入力端子１１は、サブ電源２から出力される電流を受けるための端子である。出力端子１２は、負荷２００に電流を供給するための端子である。

ＭＯＳトランジスタ１５は、入力端子１１と出力端子１２との間に接続されるハイサイドスイッチである。ＭＯＳトランジスタ１５は、具体的にはＮチャネルＭＯＳＦＥＴである。ＭＯＳトランジスタ１５のドレインは入力端子１１に接続される。ＭＯＳトランジスタ１５のソースは出力端子１２に接続される。

ゲート制御部１６は、ＭＯＳトランジスタ１５のゲート電圧を制御することによって、ＭＯＳトランジスタ１５をオンおよびオフする。ＭＯＳトランジスタ１５のオン時において、サブ電源２から出力される電流は、ＭＯＳトランジスタ１５を経由して負荷２００に供給される。

ＭＯＳトランジスタ１５に流れる電流が過大となった場合に、過電流検出部２０は、ＭＯＳトランジスタ１５の過電流を検出する。過電流検出部２０は、過電流検出部２０の検出結果を示す信号をゲート制御部１６に出力する。ゲート制御部１６は、過電流検出部２０の検出結果により、ＭＯＳトランジスタ１５に流れる電流を制限し、あるいはＭＯＳトランジスタ１５をオフする。

過電流検出部２０は、さらに、過電流検出部２０の検出結果を示す信号を、過電流モニタ端子１３を介して外部に出力する。制御回路６は、過電流モニタ端子１３から出力された信号を受ける。この場合、制御回路６は、ハイサイドスイッチ回路１０を停止するためのディスイネーブル信号を出力する。ディスイネーブル信号はイネーブル端子１４を通じてゲート制御部１６に入力される。ゲート制御部１６はディスイネーブル信号に応答してＭＯＳトランジスタ１５をオフする。一方、制御回路６が過電流検出部２０からの信号を受けていない場合には、制御回路６は、ハイサイドスイッチ回路１０を動作可能な状態に設定するためのイネーブル信号を出力する。イネーブル信号はイネーブル端子１４を通じてゲート制御部１６に入力される。ゲート制御部１６はイネーブル信号に応答してＭＯＳトランジスタ１５をオンする。

なお、ハイサイドスイッチ回路１０は、過電流検出部２０だけでなく各種の保護機能を実現する他の機能ブロックを備えていてもよい。

図２は、図１に示したハイサイドスイッチ回路１０が形成された半導体チップの平面レイアウトを示す模式図である。図２を参照して、半導体チップ１０Ａは、パワーＭＯＳトランジスタ領域１５Ａと、回路領域１７Ａとを有する。パワーＭＯＳトランジスタ領域１５Ａは、互いに並列接続された多数のトランジスタ素子を含む。パワーＭＯＳトランジスタ領域１５Ａに形成された多数のトランジスタ素子が、全体として図１に示したＭＯＳトランジスタ１５を構成する。回路領域１７Ａは、図１に示したゲート制御部１６および過電流検出部２０が形成される領域である。

半導体チップ１０Ａの横方向（Ｘ方向）の長さおよび半導体チップ１０Ａの縦方向（Ｙ方向）の長さは、半導体チップ１０Ａが搭載されるパッケージの形状に依存する。この実施の形態では半導体チップ１０Ａの形状は長方形であり、半導体チップ１０ＡのＸ方向の長さが半導体チップ１０ＡのＹ方向の長さよりも長い。

図３は、図２に示したパワーＭＯＳトランジスタ領域１５Ａに配置されるドレイン電極およびソース電極を概略的に示した平面図である。図３を参照して、Ｘ方向およびＹ方向は図２に示されたＸ方向およびＹ方向にそれぞれ対応する。なお、以後説明する図に示されるＸ方向およびＹ方向も図２に示されたＸ方向およびＹ方向にそれぞれ対応するので、Ｘ方向およびＹ方向に関する説明は以後繰り返さない。

図３に示されるように、ドレイン（Ｄ）電極１５Ｄは、Ｘ方向に延在する第１のドレイン電極部１５Ｄ１と、第１のドレイン電極部１５Ｄ１から各々Ｙ方向に引き出された複数の第２のドレイン電極部１５Ｄ２とを有する。第１のドレイン電極部１５Ｄ１には、ドレインパッドを各々形成する複数のドレインパッド領域ＤＰが形成される。

第１のドレイン電極部１５Ｄ１の長さはＬｄ１であり、第１のドレイン電極部１５Ｄ１の幅はＷｄ１である。第２のドレイン電極部１５Ｄ２の長さはＬｄ２であり、第２のドレイン電極部１５Ｄ２の幅はＷｄ２である。なお、Ｌｄ１＞Ｌｄ２であり、Ｗｄ１＞Ｗｄ２である。

同様に、ソース（Ｓ）電極１５Ｓは、Ｘ方向に延在する第１のソース電極部１５Ｓ１と、第１のソース電極部１５Ｓ１から各々Ｙ方向に引き出された複数の第２のソース電極部１５Ｓ２とを有する。第１のソース電極部１５Ｓ１には、ソースパッドを各々形成する複数のソースパッド領域ＳＰが形成される。ドレインパッドおよびソースパッドには、図示しないワイヤが接続される。

第１のソース電極部１５Ｓ１の長さはＬｓ１であり、第１のソース電極部１５Ｓ１の幅はＷｓ１である。第２のソース電極部１５Ｓ２の長さはＬｓ２であり、第２のソース電極部１５Ｓ２の幅はＷｓ２である。なお、Ｌｓ１＞Ｌｓ２であり、Ｗｓ１＞Ｗｓ２である。

図３に示されるように、第２のドレイン電極部１５Ｄ２および第２のソース電極部１５Ｓ２は、Ｘ方向に沿って交互に配置される。

ハイサイドスイッチ回路１０が形成された半導体装置が多層配線構造を有するのであれば、ドレイン電極１５Ｄおよびソース電極１５Ｓが形成される配線層と、ドレイン電極１５Ｄおよびソース電極１５Ｓをドレイン拡散領域およびソース拡散領域にそれぞれ接続するための配線層とが設けられてもよい。あるいは、ドレイン電極およびソース電極は、半導体基板に形成されたドレイン拡散領域およびソース拡散領域（いずれも図示せず）にそれぞれ直接的に接続されてもよい。

ＭＯＳトランジスタ１５がオンしたときの抵抗値は、ＭＯＳトランジスタ１５のオン抵抗の値とドレイン電極１５Ｄの抵抗値とソース電極１５Ｓの抵抗値との合計であると見積もられる。ドレイン電極１５Ｄおよびソース電極１５Ｓの抵抗値が小さいほど、ハイサイドスイッチのオン時におけるハイサイドスイッチの抵抗値を小さくすることができる。したがってハイサイドスイッチの損失を低減できる。

ドレイン電極１５Ｄの抵抗値は、第１のドレイン電極部１５Ｄ１の抵抗値および第２のドレイン電極部１５Ｄ２の抵抗値に依存する。この実施の形態では、第１のドレイン電極部１５Ｄ１に複数のパッドが分散的に配置される。第２のドレイン電極部１５Ｄ２は、パワーＭＯＳトランジスタ領域に形成された複数のＭＯＳトランジスタ素子（図３では１個のトランジスタ素子Ｔｒを示す）のドレイン電極を並列に接続する。この第２のドレイン電極部１５Ｄ２は、パワーＭＯＳトランジスタ領域の短手方向（Ｙ方向）に沿って延在する。これによって、ドレイン電極１５Ｄの抵抗値を低減できる。

ソース電極１５Ｓは、ドレイン電極１５Ｄと同様の構成を有する。すなわち、第１のソース電極部１５Ｓ１に複数のパッドが分散的に配置される。第２のソース電極部１５Ｓ２は、パワーＭＯＳトランジスタ領域に形成された複数のＭＯＳトランジスタ素子のソース電極を並列に接続する。これによってソース電極１５Ｓの抵抗値を低減できる。

次に、上記ドレイン電極１５Ｄおよびソース電極１５Ｓの構成によって、各々の抵抗値を低減できる理由について比較例と本実施形態との対比により説明する。

図４は、本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図５は、図４に示したドレイン電極およびソース電極の等価回路図である。図４および図５を参照して、複数のドレインパッド領域ＤＰは第１のドレイン電極部１５Ｄ１に集中的に配置される。第１のドレイン電極部１５Ｄ１および第２のドレイン電極部１５Ｄ２は、ドレインパッド領域ＤＰに接続された抵抗Ｒとして表わされる。第２のドレイン電極部１５Ｄ２はＸ方向に延在するので、その長さが大きくなる。このため、第２のドレイン電極部１５Ｄ２の抵抗値が大きくなる。したがって、ドレイン電極１５Ｄの全体の抵抗値が大きくなる。同じ理由によって、ソース電極１５Ｓの全体の抵抗値も大きくなる。

図６は、本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図７は、図６に示したドレイン電極およびソース電極の等価回路図である。図６および図７を参照して、複数のドレインパッド領域ＤＰは第１のドレイン電極部１５Ｄ１に集中的に配置される。第２のドレイン電極部１５Ｄ２はＹ方向に延在するので、第１の比較例に比べて第２のドレイン電極部１５Ｄ２の抵抗値は小さくなる。しかしながら、第１のドレイン電極部１５Ｄ１のうち、ドレインパッド領域ＤＰからＸ方向に延在する部分の長さが大きいので第１のドレイン電極部１５Ｄ１の抵抗値が大きくなる。したがって、ドレイン電極１５Ｄの抵抗値は大きい。同じ理由によって、ソース電極１５Ｓの全体の抵抗値も大きい。

図８は、本実施の形態に係るドレイン電極およびソース電極の等価回路図である。図３および図８を参照して、第１のドレイン電極部１５Ｄ１において、複数のドレインパッド領域ＤＰは分散的に配置される。このため、第１のドレイン電極部１５Ｄ１がＸ方向に延在することで第１のドレイン電極部１５Ｄ１が長くなっても、で第１のドレイン電極部１５Ｄ１の抵抗値を低減することができる。一方、第２のドレイン電極部１５Ｄ２はＹ方向に延在しているので、第２のドレイン電極部１５Ｄ２は短い。したがって、第２のドレイン電極部１５Ｄ２の抵抗値を小さくできる。

このように本実施の形態によれば第１のドレイン電極部１５Ｄ１および第２のドレイン電極部１５Ｄ２の抵抗値を低減することでドレイン電極１５Ｄの抵抗値を低減できる。同じ理由によって、ソース電極１５Ｓの抵抗値も低減できる。したがって、ＭＯＳトランジスタ１５のオン時における電力損失を低減することができる。

図９は、ＭＯＳトランジスタ１５を構成するトランジスタ素子の構造を説明するための半導体チップの模式断面図である。図９を参照して、半導体チップ１０Ａは、Ｐ型半導体基板１５１と、Ｐ型半導体基板１５１に形成されたＮ型エピタキシャル層１５２と、Ｎ型エピタキシャル層１５２に形成されたＰ型ウェル１５３とを有する。Ｐ型半導体基板１５１には、Ｐ型拡散領域１５４が形成される。Ｎ型エピタキシャル層１５２にはＮ型拡散領域１５５が形成される。Ｎ型エピタキシャル層１５２の島を形成するために、一般に、半導体チップの表面からＰ型半導体基板１５１に達する高濃度のＰ型の拡散領域（分離領域）が形成される。図９ではこの分離領域もＰ型半導体基板１５１の一部として示されている。

Ｐ型ウェル１５３の上にはゲート酸化膜（図示せず）を介してゲート電極１５９が形成される。Ｐ型ウェル１５３には、Ｎ型拡散領域１５７，１５８およびＰ型拡散領域１５６がさらに形成される。Ｎ型拡散領域１５７，１５８およびゲート電極１５９により、トランジスタ素子Ｔｒが構成される。Ｎ型拡散領域１５７は、入力端子（ＩＮ）に接続されることによりドレイン領域となる。Ｎ型拡散領域１５８は、出力端子（ＯＵＴ）に接続されることによりソース領域となる。Ｐ型ウェル１５３はトランジスタ素子Ｔｒのボディ（バックゲート）として機能する。

Ｐ型拡散領域１５４，１５６は接地配線１６０に接続されることによって接地される。これによりＰ型半導体基板１５１およびＰ型ウェル１５３が接地される。一方、Ｎ型拡散領域１５５の電位がオープンとされることで、Ｎ型エピタキシャル層１５２の電位もオープンとなる。

図９に示された構成の場合、一般的には、Ｎ型エピタキシャル層１５２の電位を最も高く設定し、かつ、Ｐ型半導体基板１５１の電位を最も低くする。これによりＮ型エピタキシャル層１５２がＰ型半導体基板１５１から電気的に分離される。また、Ｐ型ウェル１５３の電位は、Ｎ型エピタキシャル層１５２の電位よりも低い電位、たとえばＰ型半導体基板１５１の電位と共通の電位に設定される。

一方、Ｎ型拡散領域１５７、Ｐ型ウェル１５３およびＮ型拡散領域１５８によって寄生ＮＰＮトランジスタＱ１が形成される。さらに、Ｎ型エピタキシャル層１５２、Ｐ型ウェル１５３およびＮ型拡散領域１５８によって寄生ＮＰＮトランジスタＱ２が形成される。さらに、Ｐ型ウェル１５３、Ｎ型エピタキシャル層１５２およびＮ型拡散領域１５８によって、寄生ＰＮＰトランジスタＱ３が形成される。

トランジスタ素子Ｔｒのオン時には、Ｐ型ウェル１５３の表面のチャネル領域を通じてドレイン領域（Ｎ型拡散領域１５７）からソース領域（Ｎ型拡散領域１５８）に電流が流れる。Ｎ型エピタキシャル層１５２が高電位に設定されている場合、Ｐ型ウェル１５３を流れる電流によって、寄生ＮＰＮトランジスタＱ２がオンすることが起こりうる。

本実施の形態によれば、Ｎ型エピタキシャル層１５２の電位がオープンとされる。さらに、Ｐ型ウェル１５３が接地されることにより、Ｐ型ウェル１５３の電位とＰ型半導体基板１５１の電位とが等しくなる。これにより、寄生ＮＰＮトランジスタＱ２が動作することを回避することができる。さらに、本実施の形態によれば、ＭＯＳトランジスタ１５を細分化するようにＰ型拡散領域１５６が配置される。これによりＰ型ウェル１５３に流れる電流が分散されて、Ｐ型ウェル１５３の電位が浮遊する可能性を低減できるので、より確実に、寄生ＮＰＮトランジスタＱ２が動作することを回避することができる。

図１０は、図９に示された接地配線の平面レイアウトを示す模式図である。図１０を参照して、接地配線１６０はパッド１６１に接続される。接地配線１６０は、Ｐ型ウェル１５３上に格子状に配置される。これにより、図１に示すＭＯＳトランジスタ１５（図１参照）は、各々が複数のトランジスタ素子Ｔｒを含む複数のグループに分割される。複数のトランジスタ素子Ｔｒ（図１０では１つのトランジスタ素子Ｔｒを示す）を含む各グループは、接地配線１６０によって取り囲まれる。

図１１は、本実施の形態に係る過電流検出回路の構成を示した図である。図１１を参照して、過電流検出部２０は、検出抵抗２１と、比較器２２とを備える。検出抵抗２１およびＭＯＳトランジスタ２５は、直列に接続される。検出抵抗２１およびＭＯＳトランジスタ２５は、ＭＯＳトランジスタ１５と並列に入力端子１１と出力端子１２との間に接続される。

ハイサイドスイッチ回路の動作時において、ゲート制御部１６はＭＯＳトランジスタ１５，２５をともにオンする。このときに、ＭＯＳトランジスタ１５には電流Ｉ_０が流れるとともに、ＭＯＳトランジスタ２５には電流Ｉ_１が流れる。これにより検出抵抗２１の第１の端子Ｎ１および検出抵抗２１の第２の端子Ｎ２との間には、検出抵抗２１の抵抗値および電流Ｉ_１の積によって決定される電圧Ｖ１が発生する。比較器２２は、この電圧Ｖ１がしきい電圧より大きいかどうかを検出する。電圧Ｖ１がしきい電圧よりも高い場合、比較器２２は、過電流の検出を示す検出信号を出力する。ゲート制御部１６は、検出信号を受けて、過電流保護のためのＭＯＳトランジスタ１５，２５の制御を行なう。たとえばゲート制御部１６は、ＭＯＳトランジスタ１５，２５に流れる電流を制限する、あるいはＭＯＳトランジスタ１５，２５をオフするための信号をＭＯＳトランジスタ１５，２５のゲートに出力する。

検出抵抗２１の第２端にはテストパッド２４が接続される。テストパッド２４には、半導体テスタ２６が接続される。半導体テスタ２６は過電流検出部２０の機能をテストする。具体的には、半導体テスタ２６は、検出抵抗２１の第１端から第２端に向けて流れる電流（たとえば電流Ｉ_１）を発生させる。この電流の値は、当該電流値と検出抵抗２１の抵抗値（設計値）との積で決定される電圧が、上記基準電圧より高くなるように予め定められている。検出抵抗２１の抵抗値が正常（規格範囲内）であれば、半導体テスタ２６が上記の電流を発生させることにより、過電流検出部２０が過電流を検出する。

しかしながら、検出抵抗２１は、半導体集積回路に内蔵された抵抗である。一般に、製造時のばらつきのため、半導体チップに形成された抵抗素子の抵抗値の精度を高くすることは難しい。抵抗値がばらつくことによって、検出抵抗２１に発生する電圧Ｖ１が基準電圧を上回るときの電流Ｉ_１の値が製品間でばらつく可能性がある。すなわち、過電流が検出されたときの電流値が製品間でばらつく可能性がある。過電流の検出値のばらつきを抑制するための種々の方法が考えられる。

図１２は、外付け抵抗により過電流の検出値のばらつきを抑制するための構成例を示した図である。図１２を参照して、外付けの検出抵抗２１Ａが入力端子１１と、過電流検出端子２７との間に接続される。この構成では、半導体集積回路の内部には検出抵抗が形成されていない。高い精度の抵抗値を有する外付抵抗を用いることで過電流の検出精度が高まることが期待される。しかし、半導体集積回路だけでなく検出抵抗もインターフェイス回路に実装する必要があるため、部品のコストおよび実装のコストが上昇する。

一方、半導体集積回路に含まれる抵抗回路の抵抗値の精度を高めるための方法として、フューズ抵抗による抵抗値の調整が知られている。図１３は、フューズ抵抗によって検出抵抗の抵抗値を調整するための構成の一例を示した図である。

図１３を参照して、検出抵抗２１Ｂは、互いに直列接続された抵抗素子Ｒ１，Ｒ２，Ｒ３を含む。フューズ抵抗Ｆ１は、抵抗素子Ｒ３に並列接続される。抵抗素子Ｒ１は、スイッチとして機能するＮチャンネルＭＯＳトランジスタＴｒ１と並列接続される。抵抗素子Ｒ４およびフューズ抵抗Ｆ２は、高電圧ノード２８と接地ノードとの間に直列接続される。ＭＯＳトランジスタＴｒ１のゲートは、抵抗素子Ｒ４およびフューズ抵抗Ｆ２の接続点に接続される。フューズ抵抗Ｆ１が溶断することにより、抵抗素子Ｒ３が選択される。一方、フューズ抵抗Ｆ２が溶断することでＭＯＳトランジスタＴｒ１がオンするので、抵抗素子Ｒ１は非選択とされる。

多くの場合、フューズ抵抗には、大きな電流が流れることにより切断される素子が用いられる。しかし図１３に示した構成では、ＭＯＳトランジスタ２５に流れる電流の経路にはフューズ抵抗Ｆ１が配置される。ハイサイドスイッチ回路の動作時にはＭＯＳトランジスタ１５，２５がともにオンするので、ＭＯＳトランジスタ２５にも比較的大きな電流が流れると考えられる。したがって通常時に比較的大きな電流が流れる経路にフューズ抵抗を配置することは難しいと考えられる。

本発明の実施の形態では、入力端子１１および出力端子１２の間に流れる電流の値が、所定の過電流レベルに達した場合に、検出抵抗２１に発生した電圧Ｖ１が、その過電流レベルに対応するしきい電圧を上回るように、電圧Ｖ１を調整できる。具体的には、比較器２２は、その入力オフセット電圧を調整可能に構成される。これにより、検出抵抗２１により検出される電流値（言い換えれば電圧Ｖ１）のずれを補正することができるので、過電流を精度よく検出することができる。

図１４は、本発明の実施の形態に係る比較器の構成の一例を示した図である。図１４を参照して、比較器２２は、トランジスタＭ１，Ｍ２を含む差動部３１と、トランジスタ３２とを含む。トランジスタ３２は、電源ノード２９とノードＮ３との間に接続されて、バイアス電源３３からの電圧により駆動される。トランジスタＭ１は、ノードＮ３とノードＮ４との間に配置されて、検出抵抗２１の第１の端子Ｎ１の電圧を受けることにより動作する。トランジスタＭ２は、ノードＮ３とノードＮ５との間に配置されて、検出抵抗２１の第２の端子Ｎ２の電圧を受けることにより動作する。

比較器２２は、さらに、ノードＮ４に並列接続されるｎ個のトランジスタＭ１１，Ｍ１２，・・・，Ｍ１ｎと、ノードＮ５に並列接続されるｍ個のトランジスタＭ２１，Ｍ２２，・・・，Ｍ２ｍとを含む。トランジスタＭ１１，Ｍ１２，・・・，Ｍ１ｎおよびＭ２１，Ｍ２２，・・・，Ｍ２ｍは、カレントミラー回路を構成する。ミラー比、すなわちトランジスタＭ１１，Ｍ１２，・・・，Ｍ１ｎに流れる電流の合計と、トランジスタＭ２１，Ｍ２２，・・・，Ｍ２ｍに流れる電流の合計との比を適切に定めることによって、電圧Ｖ１が補正されるので、電圧Ｖ１がしきい電圧を上回るときにノードＮ４から検出信号が出力されるように電圧Ｖ１を調整できる。すなわち比較器２２の入力オフセット電圧が補正される。

トランジスタＭ１１はフューズ抵抗Ｆ３を介して接地ノードに接続される。同じくトランジスタＭ２１はフューズ抵抗Ｆ４を介して接地ノードに接続される。フューズ抵抗Ｆ３（Ｆ４）を溶断することによって、トランジスタＭ１１（Ｍ２１）が非選択とされる。これによりノードＮ３（Ｎ４）から接地ノードに向けて流れる電流を調整できるので、電圧Ｖ１を調整できる。フューズ抵抗Ｆ３，Ｆ４は、調整回路３６を構成する。

なお、フューズ抵抗の個数は上記のように限定されるものではない。また、ノードＮ３に接続されるトランジスタの個数およびそのサイズは限定されるものではない。ノードＮ４に接続されるトランジスタについても同様である。

フューズ抵抗Ｆ３，Ｆ４は、入力端子１１と出力端子１２との間の電流経路には配置されていない。したがって、フューズ抵抗Ｆ３，Ｆ４に大きな電流が常時流れることが回避される。これにより、電圧Ｖ１の調整をフューズ抵抗によって調整できる。したがって本発明の実施の形態によれば過電流検出の精度を高めることができる。フューズ抵抗を溶断する方法は特に限定されず、たとえばレーザトリミングを用いてもよい。

以上のように、本発明の実施の形態によれば、外付けの抵抗を用いなくとも、ハイサイドスイッチ回路の過電流の検出精度を高めることができる。これにより、ハイサイドスイッチ回路を含むインターフェイス回路のコストを低減することができる。

さらに本発明の実施の形態によれば、検出抵抗の抵抗値のばらつきによって、検出電圧（電圧Ｖ１）がばらつく場合であっても、フューズ抵抗によって、検出電圧のばらつきを補正することができる。具体的には、半導体テスタ２６による過電流検出回路の検査時に検出値のばらつきを補正することができる。これにより、ハイサイドスイッチ回路が形成された半導体集積回路の歩留まりを向上させることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１メイン電源、２サブ電源、３処理ブロック、４インターフェイス回路、５回路基板、６制御回路、１０ハイサイドスイッチ回路、１０Ａ半導体チップ、１１入力端子、１２出力端子、１３過電流モニタ端子、１４イネーブル端子、１５，２５，３２，Ｍ１，Ｍ２，Ｍ１１〜Ｍ１ｎ，Ｍ２１〜Ｍ２ｎ、Ｔｒ１トランジスタ、１５ＡパワーＭＯＳトランジスタ領域、１５Ｄドレイン電極、１５Ｄ１第１のドレイン電極部、１５Ｄ２第２のドレイン電極部、１５Ｓソース電極、１５Ｓ１第１のソース電極部、１５Ｓ２第２のソース電極部、１６ゲート制御部、１７Ａ回路領域、２０過電流検出部、２１，２１Ａ，２１Ｂ検出抵抗、２２比較器、２４テストパッド、２６半導体テスタ、２７過電流検出端子、２８高電圧ノード、２９電源ノード、３１差動部、３３バイアス電源、３６調整回路、１００電子機器、１５１Ｐ型半導体基板、１５２Ｎ型エピタキシャル層、１５３Ｐ型ウェル、１５４，１５６Ｐ型拡散領域、１５５，１５７，１５８Ｎ型拡散領域、１５９ゲート電極、１６０接地配線、１６１パッド、２００負荷、ＤＰドレインパッド領域、Ｆ１〜Ｆ４フューズ抵抗、Ｎ１第１の端子、Ｎ２第２の端子、Ｎ３〜Ｎ５ノード、Ｒ１〜Ｒ４抵抗素子、ＳＰソースパッド領域、Ｔｒトランジスタ素子。

Claims

電源から供給される電流を受けるための入力端子と、
負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続される第１のスイッチと、
前記入力端子に電気的に接続される第１の端子と、前記出力端子に電気的に接続される第２の端子とを含む抵抗素子と、
前記入力端子と前記出力端子との間に前記電流が流れることによって前記抵抗素子に発生した検出電圧を受けて、前記電流が過電流レベルに達した場合に前記検出電圧がしきい電圧を上回ることによって、前記電流が過電流であることを検出する検出回路とを備え、
前記検出回路は、
前記電流が過電流レベルである場合に、前記検出電圧が前記しきい電圧を上回るように前記検出電圧を予め調整するための調整回路を含む、ハイサイドスイッチ回路。
前記検出回路は、前記検出電圧を前記しきい電圧と比較する比較器であり、
前記調整回路は、前記検出電圧を調整するために前記比較器の入力電圧のオフセットを調整するように構成される、請求項１に記載のハイサイドスイッチ回路。
前記比較器は、
前記抵抗素子の前記第１の端子の電圧と前記抵抗素子の前記第２の端子の電圧との間の電圧差に応じて、その出力電圧を変化させる差動部と、
前記差動部に並列接続されて、前記差動部に流れる電流を調整することにより前記電圧差と前記出力電圧との間の関係を変更するための複数のトランジスタとを含み、
前記調整回路は、
前記複数のトランジスタのうちの対応するトランジスタに接続されるフューズ抵抗を含む、請求項２に記載のハイサイドスイッチ回路。
前記ハイサイドスイッチ回路は、
測定器が前記抵抗素子の前記第２の端子の電圧を測定できるように、前記第２の端子に接続されるパッドと、
前記抵抗素子の前記第２の端子と前記出力端子との間に配置される第２のスイッチと、
前記電源から前記負荷への前記電流の供給時には前記第１および第２のスイッチをともにオン状態に設定する一方で、前記測定器が前記第２の端子の電圧を測定する時には、前記第１および第２のスイッチをともにオフ状態に設定するスイッチ制御部とをさらに備える、請求項１に記載のハイサイドスイッチ回路。
電源から負荷に電流を供給するためのインターフェイス回路であって、
回路基板と、
前記回路基板に実装されるハイサイドスイッチ回路とを備え、
前記ハイサイドスイッチ回路は、
前記電源から供給される電流を受けるための入力端子と、
前記負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続される第１のスイッチと、
前記入力端子に電気的に接続される第１の端子と、前記出力端子に電気的に接続される第２の端子とを含む抵抗素子と、
前記入力端子と前記出力端子との間に前記電流が流れることによって前記抵抗素子に発生した検出電圧を受けて、前記電流が過電流レベルに達した場合に前記検出電圧がしきい電圧を上回ることによって、前記電流が過電流であることを検出する検出回路とを含み、
前記検出回路は、
前記電流が過電流レベルである場合に、前記検出電圧が前記しきい電圧を上回るように前記検出電圧を予め調整するための調整回路を有する、インターフェイス回路。
負荷に電流を供給するための電源と、
前記電源と前記負荷とを接続するためのインターフェイス回路とを備え、
前記インターフェイス回路は、
回路基板と、
前記回路基板に実装されるハイサイドスイッチ回路とを含み、
前記ハイサイドスイッチ回路は、
前記電源から供給される電流を受けるための入力端子と、
前記負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続される第１のスイッチと、
前記入力端子に電気的に接続される第１の端子と、前記出力端子に電気的に接続される第２の端子とを含む抵抗素子と、
前記入力端子と前記出力端子との間に前記電流が流れることによって前記抵抗素子に発生した検出電圧を受けて、前記電流が過電流レベルに達した場合に、前記検出電圧がしきい電圧を上回ることによって前記電流が過電流であることを検出する検出回路とを含み、
前記検出回路は、
前記電流が過電流レベルである場合に、前記検出電圧が前記しきい電圧を上回るように前記検出電圧を予め調整するための調整回路を有する、電子機器。