JP2007151065A - タイミングコントローラチップ - Google Patents
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Abstract
【課題】電気的過剰ストレス(EOS)に対する耐久性を向上させることで、組立ラインでの不良な歩留まりを大幅に減少させ、且つ製造コストを低下させるタイミングコントローラチップを提供する。
【解決手段】本発明のタイミングコントローラチップは、第1の抵抗器と、第2の抵抗器と、第1の静電気放電(ESD)保護回路と、第2の静電気放電(ESD)保護回路と、演算増幅器と、を備えている。前記第1および第2の抵抗器は、それぞれ前記タイミングコントローラチップの第1および第2の低電圧差動信号(LVDS)入力ピンに電気的に接続されている。前記第1および第2の静電気放電(ESD)保護回路は、それぞれ第1および第2の抵抗器に電気的に接続されている。さらに、前記増幅演算器は、前記第1の抵抗器と前記第1のESD保護回路とに電気的に接続された非反転入力端子と、前記第2の抵抗器と前記第2のESD保護回路とに電気的に接続された反転入力端子とを有している。
【選択図】図3
【解決手段】本発明のタイミングコントローラチップは、第1の抵抗器と、第2の抵抗器と、第1の静電気放電(ESD)保護回路と、第2の静電気放電(ESD)保護回路と、演算増幅器と、を備えている。前記第1および第2の抵抗器は、それぞれ前記タイミングコントローラチップの第1および第2の低電圧差動信号(LVDS)入力ピンに電気的に接続されている。前記第1および第2の静電気放電(ESD)保護回路は、それぞれ第1および第2の抵抗器に電気的に接続されている。さらに、前記増幅演算器は、前記第1の抵抗器と前記第1のESD保護回路とに電気的に接続された非反転入力端子と、前記第2の抵抗器と前記第2のESD保護回路とに電気的に接続された反転入力端子とを有している。
【選択図】図3
Description
本発明はタイミングコントローラチップに関し、詳細には電気的過剰ストレス(Electrical overstress=EOS)保護機能を有するタイミングコントローラチップに関する。
タイミングコントローラは、ソースドライバとゲートドライバとに制御信号を提供することによってフレームを正しく表示すべく、液晶ディスプレイ(LCD)パネルの駆動回路においては主要な構成要素である。タイミングコントローラは、現在では通常、単一のチップにアセンブルされていることから、タイミングコントローラチップとも知られている。
LCDパネルの組立工程におけるプリント基板(以下、PCBと略称する)の試験手順中に、タイミングコントローラチップの低電圧差動信号(LVDS)入力ピンが上記EOSにより損傷を受け、結果として永久的な機能不良となることがしばしばある。
図1は、従来のタイミングコントローラチップのLVDS入力ピン回路100の回路図を模式的に示す図である。そのチップは、0.18μm、1.8V/3.3V、1ポリ(ポリシリコン)5メタルのロジックプロセスにより組立られる。LVDS入力ピン回路100は、二つの静電気放電(ESD)保護回路ESD1、ESD2と、演算増幅器OPとを備えており、そのESD回路ESD1、ESD2の各々は、N型金属酸化膜半導体電界効果トランジスタ(NMOSトランジスタ)により構成されている。また、演算増幅器OPの出力端子「o」は、タイミングコントローラチップの内部回路に電気的に接続されている。
図2は、LVDS入力ピン回路100の電流と電圧との関係を示し、詳細には、グラウンドに対向するLVDS入力ピンINPまたはLVDS入力ピンINNの電流と電圧との関係を示している。ここで、入力ピンINPの測定値は入力ピンINNの測定値と全く同一であるので、ここでは一つの図のみを表している。図2に示すように、LVDS入力ピン回路100は、せいぜい7VのEOSにしか耐えることができない。即ち、PCBの試験手順中に7V以上の電圧変化がINPまたはINNに入力される限り、対応するESD保護回路内のトランジスタおよび演算増幅器OP内のトランジスタは破壊され、タイミングコントローラチップを永久的に破損することになる。
このようなEOSに対する保護が、全世界中に流通したすべてのテストツールや実稼働環境に対して完璧に行われていることを確保することは困難であるので、仮にEOS保護技術をチップに統合することができたとしたら、組立ラインでの不良な歩留まりや製造コストが大幅に減少することになる。現在では、EOS保護をタイミングコントローラチップに統合するための二つの方法があるが、いずれも欠点を有している。
第1の技術は、高電圧耐久工程を用いる。例えば、ゲート酸化物の厚さを増加させたり、低密度イオンのドープを増してトランジスタを覆ったりする等のさらなるステップを組立工程に追加して、トランジスタの降伏電圧を上昇させている。しかしながらこの技術は組立工程を困難化させ、製造コストを増加させてしまうという不都合がある。さらに、高電圧耐久工程の電気特性はロジックプロセスの電気特性とは異なるので、回路を大幅に変更する必要もある。
第2の技術は、直列に接続されたESD保護回路を用いる。しかしながらこの技術では、レイアウトの面積を増加させ、且つESD保護性能を低下させてしまうという不具合がある。また、この技術ではESD保護回路を保護することは可能であるが、演算増幅器OP内のトランジスタを保護することはできない。
本発明は上記の点に鑑みてなされたものであり、その目的はタイミングコントローラチップを提供することにあり、本発明により提供されるタイミングコントローラチップは、EOS保護技術を統合することによりEOSに対する耐久性を向上させることで、組立ラインでの不良な歩留まりを大幅に減少させ、且つ製造コストを低下させる。また、当初のESD保護性能を有するタイミングコントローラチップが元の組立工程から製造されるので、本発明はESD保護回路と演算増幅器との両方に対してEOS保護を与えることができる。
上記した課題を解決するために、請求項1に記載の発明は、タイミングコントローラチップにおいて、前記タイミングコントローラチップの第1の低電圧差動信号(LVDS)入力ピンに電気的に接続された第1の抵抗器と、前記タイミングコントローラチップの第2の低電圧差動信号(LVDS)入力ピンに電気的に接続された第2の抵抗器と、前記第1の抵抗器に電気的に接続された第1の静電気放電(ESD)保護回路と、前記第2の抵抗器に電気的に接続された第2の静電気放電(ESD)保護回路と、前記第1の抵抗器と前記第1のESD保護回路とに電気的に接続された非反転入力端子、および前記第2の抵抗器と前記第2のESD保護回路とに電気的に接続された反転入力端子を有する演算増幅器と、を備えていることを特徴とする。
請求項2に記載の発明は、請求項1に記載のタイミングコントローラチップにおいて、前記第1の抵抗器と前記第2の抵抗器とのいずれもがポリシリコン抵抗器から構成され、またはポリシリコン抵抗器を含んでいる。
請求項3に記載の発明は、請求項1または2に記載のタイミングコントローラチップにおいて、前記第1の抵抗器と前記第2の抵抗器とのいずれもがn型ポリシリコン抵抗器から構成され、またはn型ポリシリコン抵抗器を含んでいる。
請求項4に記載の発明は、請求項1または2に記載のタイミングコントローラチップにおいて、前記第1の抵抗器と前記第2の抵抗器とのいずれもがp型ポリシリコン抵抗器から構成され、またはp型ポリシリコン抵抗器を含んでいる。
請求項5に記載の発明は、請求項1乃至4のいずれかに記載のタイミングコントローラチップにおいて、前記第1のESD保護回路が、第1のNMOSトランジスタから構成され、または第1のNMOSトランジスタを含み、前記第2のESD保護回路が、第2のNMOSトランジスタから構成され、または第2のNMOSトランジスタを含んでいる。
請求項6に記載の発明は、請求項5に記載のタイミングコントローラチップにおいて、前記第1のNMOSトランジスタのゲートが前記第1のNMOSトランジスタのソースに電気的に接続され、前記第2のNMOSトランジスタのゲートが前記第2のNMOSトランジスタのソースに電気的に接続されている。
請求項7に記載の発明は、タイミングコントローラチップにおいて、前記タイミングコントローラチップの第1の低電圧差動信号(LVDS)入力ピンに電気的に接続された第1の抵抗器と、前記タイミングコントローラチップの第2の低電圧差動信号(LVDS)入力ピンに電気的に接続された第2の抵抗器と、前記第1の抵抗器に電気的に接続された非反転入力端子および前記第2の抵抗器に電気的に接続された反転入力端子を有する演算増幅器と、を備えていることを特徴とする。
請求項8に記載の発明は、請求項7に記載のタイミングコントローラチップにおいて、前記第1の抵抗器と前記第2の抵抗器とのいずれもがポリシリコン抵抗器から構成され、またはポリシリコン抵抗器を含んでいる。
請求項9に記載の発明は、請求項7または8に記載のタイミングコントローラチップにおいて、前記第1の抵抗器と前記第2の抵抗器とのいずれもがn型ポリシリコン抵抗器から構成され、またはn型ポリシリコン抵抗器を含んでいる。
請求項10に記載の発明は、請求項7または8に記載のタイミングコントローラチップにおいて、前記第1の抵抗器と前記第2の抵抗器とのいずれもがp型ポリシリコン抵抗器から構成され、またはp型ポリシリコン抵抗器を含んでいる。
請求項11に記載の発明は、請求項7乃至10に記載のタイミングコントローラチップにおいて、前記第1の抵抗器および前記演算増幅器の前記非反転入力端子に電気的に接続された第1の静電気放電(ESD)保護回路と、前記第2の抵抗器および前記演算増幅器の前記反転入力端子に電気的に接続された第2の静電気放電(ESD)保護回路と、をさらに備えている。
請求項12に記載の発明は、請求項11に記載のタイミングコントローラチップにおいて、前記第1のESD保護回路が、第1のNMOSトランジスタから構成され、または第1のNMOSトランジスタを含み、前記第2のESD保護回路が、第2のNMOSトランジスタから構成され、または第2のNMOSトランジスタを含んでいる。
請求項13に記載の発明は、請求項12に記載のタイミングコントローラチップにおいて、前記第1のNMOSトランジスタのゲートが前記第1のNMOSトランジスタのソースに電気的に接続され、前記第2のNMOSトランジスタのゲートが前記第2のNMOSトランジスタのソースに電気的に接続されている。
本発明のタイミングコントローラチップは、EOS保護技術を統合してEOSに対する耐久性を向上させることにより、設備や組立ラインの流れを変更することなく組立ラインでの不良な歩留まりを減少させ、且つ製造コストを大幅に低下させる。また、本発明では、上述したタイミングコントローラチップは僅かに変更されて二つの付加的な抵抗器が追加されている。このような新規の設計であっても、元の組立工程を用いることができるとともに、当初のESD保護性能を確保することができる。したがって、本発明の好適な実施例で詳述されているように、本発明はESD保護回路と演算増幅器との両方に対してEOSに対する保護を与えることができる。
以下、本発明を図3乃至図5に示した実施例に沿って詳細に説明する。なお、添付図面は、本発明の一層の理解を可能とするために含めたものであり、同図面は、本明細書に組み込まれると同時に、本明細書の一部を構成している。そして図面は本発明の実施例を図示し、発明の詳細な説明と相まって、この発明の原理を説明する役割を果たしている。
図3は、本発明の好適な実施形態に係るタイミングコントローラチップのLVDS入力ピン回路300を模式的に示す図である。そのLVDS入力ピン回路300は、二つの抵抗器R1、R2と、二つのESD保護回路ESD1、ESD2と、演算増幅器OPとを備えている。
抵抗器R1は、タイミングコントローラチップの一方のLVDS入力ピンINPに電気的に接続され、抵抗器R2は、タイミングコントローラチップの他方のLVDS入力ピンINNに電気的に接続されている。
ESD保護回路ESD1は、抵抗器R1に電気的に接続され、ESD保護回路ESD2は、抵抗器R2に電気的に接続されている。演算増幅器OPの非反転入力端子(「+」と図示)は、抵抗器R1とESD保護回路ESD1とに電気的に接続され、反転入力端子(「−」と図示)は、抵抗器R2とESD保護回路ESD2とに電気的に接続されている。また、演算増幅器の出力端子は、タイミングコントローラチップの内部回路に接続されている。
本実施例では、抵抗器R1と抵抗器R2とのいずれもがポリシリコン抵抗器であり、例えば、n型またはp型ポリシリコン抵抗器となっている。また、ESD保護回路ESD1とESD2との各々はNMOS抵抗器により構成され、NMOS抵抗器の各々のゲートは、そのNMOS抵抗器のソースに電気的に接続されている。
なお、本発明ではESD保護回路の種類は限定されるものではなく、したがって本発明の他の実施例として、ESD保護回路ESD1とESD2とは既存の任意のタイプのESD保護回路に置換することができる。また、本発明は演算増幅器の種類を限定するものでもなく、本発明の他の実施例として、演算増幅器OPを既存の任意の演算増幅器と置換することができる。
このように、従来の形態と比較すると、本発明のLVDS入力ピン回路300では二つの付加的な抵抗器が追加されたのみである。そのため、例えば上述した0.18μm、1.8V/3.3V、1ポリ(ポリシリコン)5メタルのロジックプロセス等の、元の組立工程によりタイミングコントローラチップを組み立てることができる。
図4は、図3に示すグラウンドに対向するLVDS入力ピンINPまたはINNの電流と電圧との関係を模式的に示す図である。ここで、入力ピンINPの測定値は入力ピンINNの測定値と全く同一であるので、ここでは一つの図のみを図示している。
図4に示すように、LVDS入力ピン回路300のEOSの耐久性は、R1=R2=100ohmでは9.5V、R1=R2=180ohmでは11V、そしてR1=R2=300ohmでは14.5Vに向上している。このように、抵抗器R1と抵抗器R2との抵抗を適宜調整することにより、EOSの耐久性が向上し、PCB試験工程中の、タイミングコントローラチップ内のLVDS入力ピンに対するEOSによる損傷が緩和されることになる。
図5は、図3の演算増幅器の回路図を模式的に示す図である。その演算増幅器OPは、複数のNMOSトランジスタN1、N2、N3、N6、N7、N9、N10と、複数のPMOSトランジスタP6、P7、P9、P10と、変換器INV2とを備えている。
図5に示す入力端子INは、図3に示す非反転入力端子「+」と同一であり、図5に示す入力端子INBは、図3に示す反転入力端子「−」と同一である。また、図5に示す出力端子OUTは、図3に示す出力端子「o」と同一である。
なお、出力端子「o」は、タイミングコントローラチップの内部回路に電気的に接続されている。また、演算増幅器OPの内部回路内のNMOSトランジスタN1、N2およびESD保護回路ESD1、ESD2は、EOSにより破損する可能性のある構成部品である。
以上のように、本発明のタイミングコントローラチップは、EOS保護技術を統合してEOSに対する耐久性を向上させることにより、設備や組立ラインの流れを変更することなく組立ラインでの不良な歩留まりを減少させ、且つ製造コストを大幅に低下させる。また、本発明では、上述したタイミングコントローラチップは僅かに変更されて二つの付加的な抵抗器が追加されている。このような新規の設計であっても、元の組立工程を用いることができるとともに、当初のESD保護性能を確保することができる。したがって、本発明はESD保護回路と演算増幅器との両方に対してEOSに対する保護を与えることができる。
以上、本発明を特定の実施例を参照して説明したが、当業者であれば、本発明の精神から逸脱することなく上述した実施例に対して様々な変更が可能であることは容易に理解できることである。したがって、本発明の範囲は上記詳細な説明ではなく、添付の特許請求の範囲によって定義される。
300 LVDS入力ピン回路
R1 抵抗器
R2 抵抗器
ESD1 ESD保護回路
ESD2 ESD保護回路
OP 演算増幅器
INP LVDS入力ピン
INN LVDS入力ピン
N1、N2、N3、N6、N7、N9、N10 NMOSトランジスタ
P6、P7、P9、P10 PMOSトランジスタ
o 出力端子
OUT 出力端子
R1 抵抗器
R2 抵抗器
ESD1 ESD保護回路
ESD2 ESD保護回路
OP 演算増幅器
INP LVDS入力ピン
INN LVDS入力ピン
N1、N2、N3、N6、N7、N9、N10 NMOSトランジスタ
P6、P7、P9、P10 PMOSトランジスタ
o 出力端子
OUT 出力端子
Claims (13)
- タイミングコントローラチップにおいて、
前記タイミングコントローラチップの第1の低電圧差動信号(LVDS)入力ピンに電気的に接続された第1の抵抗器と、
前記タイミングコントローラチップの第2の低電圧差動信号(LVDS)入力ピンに電気的に接続された第2の抵抗器と、
前記第1の抵抗器に電気的に接続された第1の静電気放電(ESD)保護回路と、
前記第2の抵抗器に電気的に接続された第2の静電気放電(ESD)保護回路と、
前記第1の抵抗器と前記第1のESD保護回路とに電気的に接続された非反転入力端子、および前記第2の抵抗器と前記第2のESD保護回路とに電気的に接続された反転入力端子を有する演算増幅器と、を備えていることを特徴とするタイミングコントローラチップ。 - 前記第1の抵抗器と前記第2の抵抗器とのいずれもがポリシリコン抵抗器から構成され、またはポリシリコン抵抗器を含む請求項1に記載のタイミングコントローラチップ。
- 前記第1の抵抗器と前記第2の抵抗器とのいずれもがn型ポリシリコン抵抗器から構成され、またはn型ポリシリコン抵抗器を含む請求項1または2に記載のタイミングコントローラチップ。
- 前記第1の抵抗器と前記第2の抵抗器とのいずれもがp型ポリシリコン抵抗器から構成され、またはp型ポリシリコン抵抗器を含む請求項1または2に記載のタイミングコントローラチップ。
- 前記第1のESD保護回路が、第1のNMOSトランジスタから構成され、または第1のNMOSトランジスタを含み、前記第2のESD保護回路が、第2のNMOSトランジスタから構成され、または第2のNMOSトランジスタを含む請求項1乃至4のいずれかに記載のタイミングコントローラチップ。
- 前記第1のNMOSトランジスタのゲートが前記第1のNMOSトランジスタのソースに電気的に接続され、前記第2のNMOSトランジスタのゲートが前記第2のNMOSトランジスタのソースに電気的に接続されている請求項5に記載のタイミングコントローラチップ。
- タイミングコントローラチップにおいて、
前記タイミングコントローラチップの第1の低電圧差動信号(LVDS)入力ピンに電気的に接続された第1の抵抗器と、
前記タイミングコントローラチップの第2の低電圧差動信号(LVDS)入力ピンに電気的に接続された第2の抵抗器と、
前記第1の抵抗器に電気的に接続された非反転入力端子および前記第2の抵抗器に電気的に接続された反転入力端子を有する演算増幅器と、を備えていることを特徴とするタイミングコントローラチップ。 - 前記第1の抵抗器と前記第2の抵抗器とのいずれもがポリシリコン抵抗器から構成され、またはポリシリコン抵抗器を含む請求項7に記載のタイミングコントローラチップ。
- 前記第1の抵抗器と前記第2の抵抗器とのいずれもがn型ポリシリコン抵抗器から構成され、またはn型ポリシリコン抵抗器を含む請求項7または8に記載のタイミングコントローラチップ。
- 前記第1の抵抗器と前記第2の抵抗器とのいずれもがp型ポリシリコン抵抗器から構成され、またはp型ポリシリコン抵抗器を含む請求項7または8に記載のタイミングコントローラチップ。
- 前記第1の抵抗器および前記演算増幅器の前記非反転入力端子に電気的に接続された第1の静電気放電(ESD)保護回路と、
前記第2の抵抗器および前記演算増幅器の前記反転入力端子に電気的に接続された第2の静電気放電(ESD)保護回路と、をさらに備える請求項7乃至10のいずれかに記載のタイミングコントローラチップ。 - 前記第1のESD保護回路が、第1のNMOSトランジスタから構成され、または第1のNMOSトランジスタを含み、前記第2のESD保護回路が、第2のNMOSトランジスタから構成され、または第2のNMOSトランジスタを含む請求項11に記載のタイミングコントローラチップ。
- 前記第1のNMOSトランジスタのゲートが前記第1のNMOSトランジスタのソースに電気的に接続され、前記第2のNMOSトランジスタのゲートが前記第2のNMOSトランジスタのソースに電気的に接続されている請求項12に記載のタイミングコントローラチップ。
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