JP2008263109A

JP2008263109A - ゲートアレイ半導体回路装置

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Publication number: JP2008263109A
Application number: JP2007105635A
Authority: JP
Inventors: Yoshinori Fujihashi; 好典藤橋
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-04-13
Filing date: 2007-04-13
Publication date: 2008-10-30

Abstract

【課題】ベースセルのセルサイズを増大させることなく、プルアップ抵抗またはプルダウン抵抗を備えた論理回路を形成することができるゲートアレイ半導体回路装置を実現する。
【解決手段】ゲートアレイ半導体回路装置は、ゲート電極１３により形成される抵抗Ｒ１と、ポリシリコン抵抗として形成される抵抗Ｒ２と、ＰＭＯＳトランジスタ１１ａまたはＮＭＯＳトランジスタ１２ａのＯＮ抵抗としてそれぞれ形成される抵抗Ｒ３、Ｒ４と、Ｐ＋拡散領域１１またはＮ＋拡散領域１２に存在する抵抗を利用して形成される抵抗Ｒ５と、を形成可能に構成されており、論理回路と、電極配線６１または接地配線６２との間に、抵抗Ｒ１〜Ｒ５から選ばれる少なくとも１つの抵抗を挿入することにより、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗またはプルダウン抵抗を形成することができる。
【選択図】図２

Description

この発明は、ゲートアレイ半導体回路装置に関する。

従来より、基本的な性能を備えた回路をあらかじめ基板上に配列しておき、配線工程のみを行うことにより所望の機能回路を形成可能であるセミカスタムＬＳＩとして、ゲートアレイ半導体回路装置が用いられている。
この種のゲートアレイ半導体回路装置では、汎用性を高めるために、あらかじめダミーセルや機能拡張を想定した回路がベールセルに設けられている。
ここで、これらの回路については、プルアップ抵抗またはプルダウン抵抗を設け、個々の入力をプルアップもしくはプルダウンさせることにより、余分な動作をさせないように機能停止させている。
例えば、特許文献１には、ゲートポリシリコンをＣＭＯＳインバータのプルアップ抵抗またはプルダウン抵抗として用いる技術が開示されている。
特開平１１−２７４４４０号公報

しかし、上述のゲートアレイ半導体回路装置では、ゲートポリシリコンを複数個用意して、その個数によって抵抗値を変化させるため、ベースセルにおいてゲートポリシリコンが占める面積が増大し、ベースセルの寸法が増大するという問題があった。

そこで、この発明は、ベースセルのセルサイズを増大させることなく、プルアップ抵抗またはプルダウン抵抗を備えた論理回路を形成することができるゲートアレイ半導体回路装置を実現することを目的とする。

この発明は、上記目的を達成するため、請求項１に記載の発明では、ベースセルに、Ｐ＋拡散領域に形成されたＰチャネル型ＭＯＳトランジスタと、Ｎ＋拡散領域に形成されたＮチャネル型ＭＯＳトランジスタと、を備えたゲートアレイ半導体回路装置において、電極（ＶＤＤ）配線及び接地（ＧＮＤ）配線と接続可能なコンタクト領域を備え、前記Ｐ＋拡散領域及び前記Ｎ＋拡散領域に共通に形成されたゲート電極と、前記Ｐチャネル型ＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタを用いて形成された論理回路と、前記ベースセルに設けられたポリシリコン抵抗と、を備え、前記ゲート電極により形成される第１の抵抗と、前記ポリシリコン抵抗として形成される第２の抵抗と、前記Ｐチャネル型ＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタのＯＮ抵抗として形成される第３の抵抗と、前記Ｐ＋拡散領域または前記Ｎ＋拡散領域に存在する抵抗を利用して形成される第４の抵抗と、を形成可能に構成されており、前記論理回路と、前記電極（ＶＤＤ）配線または前記接地（ＧＮＤ）配線との間に、前記第１ないし第４の抵抗から選ばれる少なくとも１つの抵抗を挿入することにより、プルアップ抵抗またはプルダウン抵抗を形成する、という技術的手段を用いる。

請求項１に記載の発明によれば、ゲート電極により形成される第１の抵抗と、ポリシリコン抵抗として形成される第２の抵抗と、Ｐチャネル型ＭＯＳトランジスタまたはＮチャネルＭＯＳトランジスタのＯＮ抵抗として形成される第３の抵抗と、Ｐ＋拡散領域またはＮ＋拡散領域に存在する抵抗を利用して形成される第４の抵抗と、を形成可能に構成されており、論理回路と、電極（ＶＤＤ）配線または接地（ＧＮＤ）配線との間に、第１ないし第４の抵抗から選ばれる少なくとも１つの抵抗を挿入することにより、プルアップ抵抗またはプルダウン抵抗を形成することができるため、ベースセルにプルアップまたはプルダウン用の抵抗を追加して形成する必要がない。これにより、ベースセルのセルサイズを増大させることなく、プルアップ抵抗またはプルダウン抵抗を備えた論理回路を形成することができる。
また、異なる抵抗値を有する第１ないし第４の抵抗の組合せを変えて接続することにより、同じベースセルにおいて、抵抗値の異なるプルアップ抵抗またはプルダウン抵抗を形成することができる。

請求項２に記載の発明では、請求項１に記載のゲートアレイ半導体回路装置において、前記プルアップ抵抗またはプルダウン抵抗は、前記第１の抵抗を用いて形成されている、という技術的手段を用いる。

請求項２に記載の発明のように、プルアップ抵抗またはプルダウン抵抗を第１の抵抗を用いて形成することもできる。この構成を用いると、ゲート電極をプルアップ抵抗またはプルダウン抵抗として兼用することができるので、ベースセルのセルサイズを増大させることなく、プルアップ抵抗またはプルダウン抵抗を備えた論理回路を形成することができる。

請求項３に記載の発明では、請求項１に記載のゲートアレイ半導体回路装置において、前記プルアップ抵抗またはプルダウン抵抗は、前記第２の抵抗と、前記第３の抵抗または前記第４の抵抗と、が直列に接続されて形成されている、という技術的手段を用いる。

請求項３に記載の発明のように、プルアップ抵抗またはプルダウン抵抗を、第２の抵抗と、第３の抵抗または第４の抵抗とを直列に接続して形成することができる。この構成を用いると、ポリシリコン抵抗を用いて、第３の抵抗または第４の抵抗と直列に接続することにより抵抗値の異なるプルアップ抵抗またはプルダウン抵抗を形成することができる。

請求項４に記載の発明では、請求項１ないし請求項３のいずれか１つに記載のゲートアレイ半導体回路装置において、前記論理回路は、インバータ論理回路である、という技術的手段を用いる。

請求項４に記載の発明のように、本発明は、論理回路としてインバータ論理回路とする場合に好適に用いることができる。

[第１実施形態]
第１実施形態に係るゲートアレイ半導体回路装置について、インバータが形成されたゲートアレイ半導体回路装置を例に、図を参照して説明する。図１は、ゲートアレイ半導体回路装置のベースセルの平面説明図である。図２は、第１実施形態に係るゲートアレイ半導体回路装置の平面説明図である。

ベースセル１０には、Ｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１１ａ、１１ｂが形成されたＰ＋拡散領域１１と、Ｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１２ａ、１２ｂが形成されたＮ＋拡散領域１２と、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳトランジスタ１２ａにゲートを形成するためのポリシリコンからなるゲート電極１３と、ＰＭＯＳトランジスタ１１ｂ及びＮＭＯＳトランジスタ１２ｂにゲートを形成するためのポリシリコンからなるゲート電極１４と、ポリシリコン抵抗１５、１６が設けられている。

Ｐ＋拡散領域１１のソース側領域には、ＶＤＤ配線６１（図２）への接続用コンタクトを設けるためのコンタクト領域１１ｃが形成されている。また、Ｎ＋拡散領域１２のソース側領域には、ＧＮＤ配線６２（図２）への接続用コンタクトを設けるためのコンタクト領域１２ｃが形成されている。

ゲート電極１３の両端部及び中央部には、ＰＭＯＳトランジスタ１１ａ及びＮＭＯＳトランジスタ１２ａの各ゲートへの接続用コンタクトを設けるためのコンタクト領域１３ａ、１３ｂ、１３ｃが形成されている。
ゲート電極１４の両端部及び中央部には、ＰＭＯＳトランジスタ１１ｂ及びＮＭＯＳトランジスタ１２ｂの各ゲートへの接続用コンタクトを設けるためのコンタクト領域１４ａ、１４ｂ、１４ｃが形成されている。
抵抗１６の両端部はオープンで、Ｐ＋拡散領域１１のドレイン側領域及びＮ＋拡散領域１２のドレイン側領域は配線１８により接続されている。

図２に示すように、本実施形態のゲートアレイ半導体回路装置１では、ＶＤＤ配線６１は、コンタクト領域１１ｃを介してＰ＋拡散領域１１のソース側領域に接続され、コンタクト領域１３ａを介してゲート電極１３に接続されている。
ＧＮＤ配線６２は、コンタクト領域１２ｃを介してＮ＋拡散領域１２のソース側領域に接続されている。
ゲート電極１３とゲート電極１４とは、それぞれの中央部において、コンタクト領域１３ｃ、１４ｃとを介して配線１７により接続されている。

上述の配線を行うことにより、Ｐ＋拡散領域１１と、Ｎ＋拡散領域１２と、ゲート電極１３、１４によりインバータが形成され、ゲート電極１３により抵抗Ｒ１が形成される。ここで、抵抗Ｒ１は、請求項１に記載の第１の抵抗に相当する。
これにより、図２（Ｂ）の等価回路に示すように、ＶＤＤ配線６１とインバータとの間にプルアップ抵抗としての抵抗Ｒ１を備えたインバータ論理回路を形成することができる。
この構成を用いると、ベースセル１０にプルアップ用の抵抗を追加して形成する必要がないので、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗としての抵抗Ｒ１を備えたインバータ論理回路を形成することができる。

[第１実施形態の効果]
（１）ゲート電極１３により形成される抵抗Ｒ１を用いて、ＶＤＤ配線６１とインバータとの間にプルアップ抵抗としての抵抗Ｒ１を備えたインバータ論理回路を形成することができる。
これにより、ゲート電極１３をプルアップ抵抗として兼用することができるため、ベースセル１０にプルアップ用の抵抗を追加して形成する必要がないので、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗を備えたインバータ論理回路を形成することができる。

［第２実施形態］
第２実施形態に係るゲートアレイ半導体回路装置について図３を参照して説明する。第２実施形態に係るゲートアレイ半導体回路装置は、プルアップ抵抗の構成において、第１実施形態と異なっている。
なお、第１実施形態と同様の構成については、同じ符号を使用するとともに説明を省略する。

図３（Ａ）に示すように、本実施形態のゲートアレイ半導体回路装置２では、コンタクト領域１３ａにおいて、ＶＤＤ配線６１はゲート電極１３に接続されている。
Ｐ＋拡散領域１１のドレイン側領域には、コンタクト領域１１ｄ、１１ｅが形成されている。Ｐ＋拡散領域１１のドレイン側領域は、コンタクト領域１１ｄを介して、ＶＤＤ配線６１に接続されており、コンタクト領域１１ｄとコンタクト領域１１ｅとの間には、Ｐ＋拡散領域１１の抵抗を用いた抵抗Ｒ５が形成される。ここで、抵抗Ｒ５は、請求項１に記載の第４の抵抗に相当する。

ポリシリコン抵抗１５は、配線２１により抵抗Ｒ２と直列に接続されており、配線２２によりコンタクト領域１４ｃにおいてゲート電極１４に接続されている。
なお、ポリシリコン抵抗１５は、等価回路においては抵抗Ｒ２で表されており、請求項１に記載の第２の抵抗に相当する。

これにより、図３（Ｂ）の等価回路に示すように、ＶＤＤ配線６１とインバータとの間に、プルアップ抵抗として抵抗Ｒ５と抵抗Ｒ２とが直列に接続されたインバータ論理回路を形成することができる。
この構成を用いる場合においても、ベースセル１０にプルアップ用の抵抗を追加して形成する必要がないので、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗としての抵抗Ｒ５、Ｒ２を備えたインバータ論理回路を形成することができる。
また、第１実施形態と同じベースセル１０を用いて、抵抗値の異なるプルアップ抵抗を形成することができる。

[第２実施形態の効果]
第１実施形態と同様に、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗を備えたインバータ論理回路を形成することができる。
また、第１実施形態と同じベースセル１０を用いて、抵抗値の異なるプルアップ抵抗を形成することができる。

［第３実施形態］
第３実施形態に係るゲートアレイ半導体回路装置について図４を参照して説明する。第３実施形態に係るゲートアレイ半導体回路装置は、プルアップ抵抗の構成において、上述の各実施形態と異なっている。

図４（Ａ）に示すように、本実施形態のゲートアレイ半導体回路装置３では、ＶＤＤ配線６１はコンタクト領域１３ａを介してゲート電極１３に接続されている。
Ｐ＋拡散領域１１のドレイン側領域は、コンタクト領域１１ｄを介して、ＶＤＤ配線６１に接続されており、コンタクト領域１１ｄとコンタクト領域１１ｅとの間には、Ｐ＋拡散領域１１の抵抗を用いた抵抗Ｒ５が形成される。

ポリシリコン抵抗１５は、配線２１により抵抗Ｒ５と直列に接続されており、配線２３によりコンタクト領域１３ｃにおいてゲート電極１３に接続され、続いて配線２４によりコンタクト領域１４ｃにおいてゲート電極１４に接続されている。
なお、ゲート電極１４は、ゲート電極１３と同様に等価回路においては抵抗Ｒ１で表す。

これにより、図４（Ｂ）の等価回路に示すように、ＶＤＤ配線６１とインバータとの間に、直列に接続された抵抗Ｒ５及び抵抗Ｒ２と、抵抗Ｒ１とが、プルアップ抵抗として並列に接続されたインバータ論理回路を形成することができる。
この構成を用いる場合においても、ベースセル１０にプルアップ用の抵抗を追加して形成する必要がないので、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗としての抵抗Ｒ１、Ｒ２、Ｒ５を備えたインバータ論理回路を形成することができる。
また、上述の各実施形態と同じベースセル１０を用いて、抵抗値の異なるプルアップ抵抗を形成することができる。

[第３実施形態の効果]
上述の各実施形態と同様に、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗を備えたインバータ論理回路を形成することができる。
また、上述の各実施形態と同じベースセル１０を用いて、抵抗値の異なるプルアップ抵抗を形成することができる。

［第４実施形態］
第４実施形態に係るゲートアレイ半導体回路装置について図５を参照して説明する。第４実施形態に係るゲートアレイ半導体回路装置は、プルアップ抵抗の構成において、上述の各実施形態と異なっている。

図５（Ａ）に示すように、本実施形態のゲートアレイ半導体回路装置４では、ＶＤＤ配線６１は、コンタクト領域１３ａにおいてゲート電極１３に接続されていない。これに代わり、ＧＮＤ配線６２が、コンタクト領域１３ｂを介してゲート電極１３に接続されている。

Ｐ＋拡散領域１１のソース側領域は、コンタクト領域１１ｃを介してＶＤＤ配線６１に接続されており、コンタクト領域１１ｃとコンタクト領域１１ｅとの間には、ＰＭＯＳトランジスタ１１ａのＯＮ抵抗を用いた抵抗Ｒ４が形成される。ここで、抵抗Ｒ４は、請求項１に記載の第３の抵抗に相当する。

ポリシリコン抵抗１５は、配線２１により抵抗Ｒ４と直列に接続されており、配線２５によりコンタクト領域１４ｃにおいてゲート電極１４に接続されている。

これにより、図５（Ｂ）の等価回路に示すように、ＶＤＤ配線６１とインバータとの間に、プルアップ抵抗として抵抗Ｒ４と抵抗Ｒ２とが直列に接続されたインバータ論理回路を形成することができる。
この構成を用いる場合においても、ベースセル１０にプルアップ用の抵抗を追加して形成する必要がないので、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗としての抵抗Ｒ４、Ｒ２を備えたインバータ論理回路を形成することができる。
また、上述の各実施形態と同じベースセル１０を用いて、抵抗値の異なるプルアップ抵抗を形成することができる。

[第４実施形態の効果]
上述の各実施形態と同様に、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗を備えたインバータ論理回路を形成することができる。
また、上述の各実施形態と同じベースセル１０を用いて、抵抗値の異なるプルアップ抵抗を形成することができる。

[その他の実施形態]
（１）上述の各実施形態において、プルアップ抵抗を備えたインバータ論理回路について示したが、図中上下方向に対称に同様の配線を行うことにより、それぞれプルダウン抵抗を備えたインバータ論理回路を形成することもできる。
例えば、図６（Ａ）に示す構成により、プルダウン抵抗を備えたインバータ論理回路を形成することができる。

ゲートアレイ半導体回路装置５では、コンタクト領域１３ａにおいて、ＶＤＤ配線６１は、コンタクト領域１３ｂを介してゲート電極１３に接続されている。
Ｎ＋拡散領域１２のドレイン側領域には、コンタクト領域１２ｅが形成されている。Ｎ＋拡散領域１２のソース側領域は、コンタクト領域１２ｃを介して、ＧＮＤ配線６２に接続されており、コンタクト領域１２ｃとコンタクト領域１２ｅとの間には、ＮＭＯＳトランジスタ１２ａのＯＮ抵抗を用いた抵抗Ｒ３が形成されている。ここで、抵抗Ｒ５は、請求項１に記載の第３の抵抗に相当する。
ポリシリコン抵抗１５は、配線２６により抵抗Ｒ３と直列に接続されており、配線２７によりコンタクト領域１４ｃにおいてゲート電極１４に接続されている。

これにより、図６（Ｂ）の等価回路に示すように、ＧＮＤ配線６２とインバータとの間に、プルダウン抵抗として抵抗Ｒ３と抵抗Ｒ２とが直列に接続されたインバータ論理回路を形成することができる。
この構成を用いる場合においても、ベースセル１０にプルダウン用の抵抗を追加して形成する必要がないので、ベースセル１０のセルサイズを増大させることなく、プルダウン抵抗としての抵抗Ｒ３、Ｒ２を備えたインバータ論理回路を形成することができる。
また、ベースセル１０を用いて、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ５の組合せにより抵抗値の異なるプルダウン抵抗を形成することができる。

（２）上述の各実施形態において、プルアップ抵抗またはプルダウン抵抗を備えた論理回路としてインバータ論理回路を示したが、これに限定されるものではなく、例えば、ＮＡＮＤゲート回路などの各種機能回路を用いることができる。

（３）以上、述べたように、本発明に係るゲートアレイ半導体回路装置は、ゲート電極１３により形成される抵抗Ｒ１と、ポリシリコン抵抗として形成される抵抗Ｒ２と、ＰＭＯＳトランジスタ１１ａまたはＮＭＯＳトランジスタ１２ａのＯＮ抵抗としてそれぞれ形成される抵抗Ｒ３、Ｒ４と、Ｐ＋拡散領域１１またはＮ＋拡散領域１２に存在する抵抗を利用して形成される抵抗Ｒ５と、を形成可能に構成されており、論理回路と、電極（ＶＤＤ）配線６１または接地（ＧＮＤ）配線６２との間に、抵抗Ｒ１〜Ｒ５から選ばれる少なくとも１つの抵抗を挿入することにより、プルアップ抵抗またはプルダウン抵抗を形成することができるため、ベースセル１０にプルアップまたはプルダウン用の抵抗を追加して形成する必要がない。これにより、ベースセル１０のセルサイズを増大させることなく、プルアップ抵抗またはプルダウン抵抗を備えた論理回路を形成することができる。

ゲートアレイ半導体回路装置のベースセルの平面説明図である。第１実施形態に係るゲートアレイ半導体回路装置の平面説明図である。第２実施形態に係るゲートアレイ半導体回路装置の平面説明図である。第３実施形態に係るゲートアレイ半導体回路装置の平面説明図である。第４実施形態に係るゲートアレイ半導体回路装置の平面説明図である。その他の実施形態に係るゲートアレイ半導体回路装置の平面説明図である。

符号の説明

１ゲートアレイ半導体回路装置
１０ベースセル
１１Ｐ＋拡散領域
１１ａ、１１ｂＰＭＯＳトランジスタ
１２Ｎ＋拡散領域
１２ａ、１２ｂＮＭＯＳトランジスタ
１３ゲート電極
１３ａ〜１３ｃコンタクト領域
１４ゲート電極
１４ａ〜１４ｃコンタクト領域
１５ポリシリコン抵抗
６１電源（ＶＤＤ）配線
６２接地（ＧＮＤ）配線
Ｒ１抵抗（第１の抵抗）
Ｒ２抵抗（第２の抵抗）
Ｒ３抵抗（第３の抵抗）
Ｒ４抵抗（第３の抵抗）
Ｒ５抵抗（第４の抵抗）

Claims

ベースセルに、Ｐ＋拡散領域に形成されたＰチャネル型ＭＯＳトランジスタと、Ｎ＋拡散領域に形成されたＮチャネル型ＭＯＳトランジスタと、を備えたゲートアレイ半導体回路装置において、
電極（ＶＤＤ）配線及び接地（ＧＮＤ）配線と接続可能なコンタクト領域を備え、前記Ｐ＋拡散領域及び前記Ｎ＋拡散領域に共通に形成されたゲート電極と、
前記Ｐチャネル型ＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタを用いて形成された論理回路と、
前記ベースセルに設けられたポリシリコン抵抗と、を備え、
前記ゲート電極により形成される第１の抵抗と、
前記ポリシリコン抵抗として形成される第２の抵抗と、
前記Ｐチャネル型ＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタのＯＮ抵抗として形成される第３の抵抗と、
前記Ｐ＋拡散領域または前記Ｎ＋拡散領域に存在する抵抗を利用して形成される第４の抵抗と、を形成可能に構成されており、
前記論理回路と、前記電極（ＶＤＤ）配線または前記接地（ＧＮＤ）配線との間に、前記第１ないし第４の抵抗から選ばれる少なくとも１つの抵抗を挿入することにより、プルアップ抵抗またはプルダウン抵抗を形成することを特徴とするゲートアレイ半導体回路装置。
前記プルアップ抵抗またはプルダウン抵抗は、前記第１の抵抗を用いて形成されていることを特徴とする請求項１に記載のゲートアレイ半導体回路装置。
前記プルアップ抵抗またはプルダウン抵抗は、前記第２の抵抗と、前記第３の抵抗または前記第４の抵抗と、が直列に接続されて形成されていることを特徴とする請求項１に記載のゲートアレイ半導体回路装置。
前記論理回路は、インバータ回路であることを特徴とする請求項１ないし請求項３のいずれか１つに記載のゲートアレイ半導体回路装置。