JP2012064983A - 積み重ねられた集積回路パッケージインパッケージシステムおよびその製造方法 - Google Patents

積み重ねられた集積回路パッケージインパッケージシステムおよびその製造方法 Download PDF

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Abstract

【課題】集積回路のパッケージの低コストなせ遺贈、歩留まりの向上、およびサイズの低減をもたらす、積重ねられた集積回路パッケージインパッケージシステムを提供する。
【解決手段】第１の装置１１２の上にずらされた構成で積重ねられた第２の装置１１４と、基板１０２の第１の開口部１０４を通して第１の装置と基板の底面とを接続する第１の内部相互接続２１２と、第２の開口部１０６を通して第２の装置と基板の底面とを接続する第２の内部相互接続２１８とを備え、第１および第２の装置のそれぞれが、第１の集積回路ダイ３０２の上に、ずらされた状態で第２の集積回路ダイ３０４を有するとともに、第１および第２の集積回路ダイのそれぞれの能動側と接続する装置端子３１２を一方端に備え、第１の内部相互接続は第１の装置の装置端子を介して行なわれ、前記第２の内部相互接続は第２の装置の装置端子を介して行なわれている。
【選択図】図２

Description

関連出願の相互参照
本出願は、「積重ねられた集積回路パッケージインパッケージシステム（Stacked Integrated Circuit Package-in-Package System）」と題されて、オースグ・キム（Ohsug Kim）、ジョン−ウー・ハ（Jong-Woo Ha）、およびジョン・ウォーク・ジュ（Jong Wook Ju）によって同時に出願されている米国特許出願(No. 11/608/829)に関連する主題を含む。この関連出願は、スタッツチップパック社（STATS ChipPAC Ltd）に譲渡され、事件整理番号２７−３０２
として特定される。
本出願は、「積重ね可能な集積回路パッケージシステム（Stackable Integrated Circuit Package System）」と題されて、フンテク・リー（Hun Teak Lee）、テクン・リー（Tae Keun Lee）、およびスーユン・パク（Soo Jung Park）によって同時に出願されている米国特許出願(No. 11/608/829)に関連する主題を含む。この関連出願は、スタッツチップパック社（STATS ChipPAC Ltd）に譲渡され、事件整理番号２７−３０３として特定される。
技術分野
本発明は概して集積回路パッケージに関し、より特定的には、積重ねられた集積回路パッケージインパッケージシステムおよびその製造方法に関する。
エレクトロニクスは、より多くの集積回路を１つの集積回路パッケージに要求する一方で、増大した集積回路内容に対してシステムに与える物理的なスペースは、逆説的にますます少なくなっている。ある技術では主に、各集積回路により多くの機能を集積化することに注力している。他の技術では、これらの集積回路を単一のパッケージに積重ねることに注力している。これらの手法により集積回路内により多くの機能が与えられる一方で、高さをより低く、スペースをより小さく、かつコストを削減するための要件に完全に対応しているわけではない。
高機能電話、携帯情報端末、位置情報サービス装置、サーバおよび記憶アレイなどの近代的なエレクトロニクス製品では、コスト低減を期待して、縮小し続ける物理的スペースにさらに多くの集積回路が詰込まれている。これらの要件を満たすために多数の技術が開発されてきた。ある研究開発戦略では新規なパッケージ技術に注力する一方で、他の研究開発戦略では既存のパッケージ技術を向上させることに注力している。既存のパッケージ技術の研究開発は無数の異なる方向性を有し得る。
コスト削減のための確かな方法の１つは、既存の生産方法および機器を用いたパッケージ技術を用いることである。逆説的になるが、既存の製造プロセスの再使用によっては結果としてパッケージ寸法の減少に至らないのが典型的である。既存のパッケージ技術は、ますます厳しくなる今日の集積回路およびパッケージの集積化に対する要求をコスト効率よく満足させるために苦労している。
多数のパッケージ手法では、複数の集積回路ダイスもしくはパッケージインパッケージ（ＰＩＰ）またはそれらの組合わせを積重ねる。積重ねられた集積回路の各々への電気接続は、シリコンもしくはインターポーザなどのスペーサによって、またはボンディングワイヤのためのループなどの電気接続に必要なスペースによって、スペースの増加を必要とする。現在のスペーサは付加的な工程および構造が必要であって製造コストを増し、製造
歩留まりを減じている。これらのスペーサは高さの減少量をも制限している。さまざまな種類の電気接続のために必要なスペースによって、たとえば高さ、幅および長さといったパッケージのサイズ全体が制限されている。
このように、集積回路パッケージの低コストな製造、歩留まりの向上、およびサイズの低減をもたらす積重ねられた集積回路パッケージインパッケージシステムに対するニーズは、いまだ存在する。コストを節減して効率を向上させることがますます必要となることに鑑み、これらの問題に対する答えを見つけることがいよいよ重要である。
これらの問題の解決法が長い間求められてきたが、先行の開発ではいかなる解決策も教示または提示されず、そのために当業者はこれらの問題の解決策を長い間得られなかった。
発明の開示
本発明は積重ねられた集積回路パッケージインパッケージシステムを与え、前記システムは、上面および底面を有する基板を形成すること、上面の上に第１の装置を取付けること、第１の装置の上に第２の装置をずらされた構成で積重ねること、第１の装置と底面との間に第１の内部相互接続を接続すること、第２の装置と底面との間に第２の内部相互接続を接続すること、および第１の装置と第２の装置とを封止することを含む。
記載事項または上記から明らかな事項に加えて、またはその代わりに、本発明の一定の実施例は他の局面を有する。その局面は、添付の図面を参照して以下の詳細な説明を読むことによって当業者には明らかになるであろう。
本発明の実施例における積重ねられた集積回路パッケージインパッケージシステムの平面図である。 図１の線分２−−２に沿った積重ねられた集積回路パッケージインパッケージシステムの断面図である。 本発明の実施例における装置の断面図である。 本発明の代替実施例における積重ねられた集積回路パッケージインパッケージシステムの平面図である。 図４の線分５−−５に沿った積重ねられた集積回路パッケージインパッケージシステムの断面図である。 本発明の代替実施例における装置の断面図である。 本発明の別の代替実施例における図１の線分２−−２に沿った積重ねられた集積回路パッケージインパッケージシステムの断面図である。 本発明の別の代替実施例における装置の断面図である。 本発明のさらに別の代替実施例における、図４の線分５−−５に沿った積重ねられた集積回路パッケージインパッケージシステムの断面図である。 本発明のさらに別の代替実施例における装置の断面図である。 本発明の実施例における積重ねられた集積回路パッケージインパッケージシステムの製造のための積重ねられた集積回路パッケージインパッケージシステムの流れ図である。
以下の実施例は、当業者がこの発明を行い、使用することを可能にするのに十分に詳細に記載される。本開示に基づいて他の実施例が明らかになること、および本発明の範囲から逸脱することなく、システム上、プロセス上、または機械的な変更が行なわれ得ることが理解される。
以下の記載では、この発明についての完全な理解を与えるために多数の具体的な詳細が与えられる。しかしながらこの発明がこれらの具体的な詳細なしで実施され得ることが明らかである。本発明を不明瞭にしないようにするために、いくつかの周知の回路、システム構成およびプロセス工程は詳細に開示されない。同様に、システムの実施例を示す図面は半図表的であり、縮尺どおりではなく、特に、いくつかの寸法は説明の明示のためであり、図面において極めて誇張されて示される。さらに、例示、記載および理解が明らかかつ容易になるように複数の実施例がいくつかの機構を共通に有して開示され、説明される場合、互いに類似した機構は通常は類似した参照番号で記載される。
解説の目的のために、本願明細書に用いられる用語「水平の」は、その配向にかかわらず、集積回路の面または表面と平行な面として規定される。用語「垂直の」は、その水平と規定されたものに直交する方向を指す。「上に」「上の」「下の」「底部」、「頂部」、「側」（「側壁」など）、「より高い」、「より低い」、「上部の」、「の上に」「の下に」などの用語は、水平面に対して規定される。本願明細書に用いられる用語「処理」は、説明される構造を形成する際に必要となる、材料もしくはフォトレジストの堆積、材料もしくはフォトレジストのパターニング、露出、発生、エッチング、クリーニング、お
よび／もしくは除去を含む。本願明細書に用いられるような用語「システム」は、用語が用いられるコンテキストに従って、この発明の方法および装置を意味し、指し示す。
ここで図１を参照すると、本発明の実施例における積重ねられた集積回路パッケージインパッケージシステム１００の平面図が示される。積重ねられた集積回路パッケージインパッケージシステム１００は、第１の開口部１０４および第２の開口部１０６を有する積層基板などの基板１０２を含む。第１の開口部１０４および第２の開口部１０６は、数百から２０００マイクロメータの範囲の開口部幅１０８を有する。はんだボールなどの外部相互接続１１０のアレイが基板１０２の第１の開口部１０４と第２の開口部１０６との間にある。基板１０２において、外部相互接続１１０のアレイの反対側の、第１の開口部１０４および第２の開口部１０６の横にも外部相互接続１１０の行がある。
パッケージされた装置または集積回路ダイなどの第１の装置１１２は、第１の開口部１０４および外部相互接続１１０のアレイの上にある。パッケージされた装置または集積回路ダイなどの第２の装置１１４は、第１の装置１１２とはずらされた構成にある。第２の装置１１４は、第２の開口部１０６上に、かつ部分的に外部相互接続１１０のアレイの上にある。
例示目的で、第１の装置１１２および第２の装置１１４はサイズが異なるように示されているが、第１の装置１１２および第２の装置１１４は異ならなくてもよいことが理解される。さらに、例示目的で、第１の開口部１０４および第２の開口部１０６が基板１０２において示されるが、開口部の数および開口部の構成が異なってもよいことが理解される。さらに例示目的で、外部相互接続１１０はアレイ構成および行構成で示されるが、外部相互接続１１０が異なる構成であってもよいことが理解される。
ここで図２を参照すると、積重ねられた集積回路パッケージインパッケージシステム１００の図１の線分２−−２に沿った断面図が示される。積重ねられた集積回路パッケージインパッケージシステム１００は、ずらされた積重ね構成および基板１０２のボードオンチップ（ＢＯＣ）構成によって、より多くの装置を入れる一方でパッケージサイズ全体を減少させ、製造プロセスを単純化し、歩留まりを増し、コスト全般を減じる。
基板１０２は第１の開口部１０４および第２開口部１０６をＢＯＣ構成で含む。基板１０２は、上面２０４に頂部接触部２０２と、底面２０８に底部接触部２０６とを含む。外部相互接続１１０は底部接触部２０６の部分に付いている。例示目的で、基板１０２は頂部接触部２０２および底部接触部２０６を有して示されるが、基板１０２が１つ以上のルート層または電気的ビアなどの他の構造を有してもよいことが理解される。
第１の装置１１２は上面２０４および第１の開口部１０４の上にあるが、第２の開口部１０６を覆わない。装置１１２の端子パッドなどの第１の端子２１０は第１の開口部１０４の上にある。ボンディングワイヤなどの第１の内部相互接続２１２は、第１の端子２１０と第１の開口部１０４に隣接する底部接触部２０６とを接続する。
第２の装置１１４は、ずらされた構成で第１の装置１１２上に積重ねられる。ずらされた構成により、第１の装置１１２の上に第２の装置１１４の張出し部２１４がもたらされる。張出し部２１４は、第２の装置１１４の端子パッドなどの第２の端子２１６を露出する。張出し部２１４は、第２の内部相互接続２１８の第２の端子２１６への接続を妨害しないように、第１の装置１１２から予め定められたクリアランスを与える。第２の内部相互接続２１８は、第２の開口部１０６に隣接する底部接触部２０６にも接続する。
エポキシ成型化合物などのパッケージ封止部２２０は、第１の装置１１２、第１の内部
相互接続２１２、第２の内部相互接続２１８、および上面２０４を覆う。パッケージ封止部２２０は第１の開口部１０４をも埋めて、第１の底成型高さ２２４を備えた第１の底成型部２２２を形成する。同様に、パッケージ封止部２２０は第２の開口部１０６を埋めて、第２の底成型高さ２２８を備えた第２の底成型部２２６を形成する。パッケージ封止部２２０は第２の装置１１４を部分的に覆い、積重ねられた集積回路パッケージインパッケージシステム１００に最小のパッケージ高さを与える。例示目的で、パッケージ封止部２２０が第２の装置１１４を露出するように記載されるが、パッケージ封止部２２０は第２の装置１１４を露出しなくてもよいことが理解される。
第１の底成型高さ２２４および第２の底成型高さ２２８は、外部相互接続１１０の外部相互接続高さ２３０よりも小さい。第１の底成型部２２２および第２の底成型部２２６は、外部相互接続１１０が、プリント回路基板または別の集積回路パッケージシステムなどの次のシステムレベル（示されない）にさらに接続することを妨げない。
第１の装置１１２および第２の装置１１４は積重ねられた集積回路パッケージインパッケージシステム１００において組立てなくして検査されることができ、公知の良好な装置（known good device）（ＫＧＤ）を保証し、歩留まりを向上させ、コストを減じる。ず
らされた構成によって、第１の端子２１０および第２の端子２１６には両方とも接続のために基板１０２へのアクセスが与えられる。第１の開口部１０４および第２の開口部１０６は、底部接触部２０６への接続のためのアクセス可能性を開発する。底部接触部２０６への接続によって、第１の内部相互接続２１２および第２の内部相互接続２１８のワイヤループのために上面２０４に必要なスペースとその接続のための頂部接触部２０２とがなくなる。
ここで図３を参照すると、本発明の実施例の装置３００の断面図が示される。装置３００は、図２の第１の装置１１２または図２の第２の装置１１４と同様の構造を表わすか、または有する。装置３００は、ずらされた構成で第２の集積回路ダイ３０４の下に第１の集積回路ダイ３０２を有する。例示目的で、装置３００は第１の集積回路ダイ３０２および第２の集積回路ダイ３０４を有して記載されるが、装置３００は、受動素子またはパッケージされた装置などの他の種類の装置を有してもよいことが理解される。
ずらされた構成により、第１の集積回路ダイ３０２の第１の能動側３０８の部分が露出される。ボンディングワイヤなどの第１の相互接続３１０は、第１の能動側３０８と端子パッドなどの装置端子３１２との間に接続する。
第２の集積回路ダイ３０４は、ずらされた状態で第１の集積回路ダイ３０２の上にあり、第１の能動側３０８の部分を露出する。ボンディングワイヤなどの第２の相互接続３１６は、第２の集積回路ダイ３０４の第２の能動側３１８を装置端子３１２と接続する。
エポキシ成型化合物などの装置封止部３２０は、第１の集積回路ダイ３０２、第２の集積回路ダイ３０４、第１の相互接続３１０および第２の相互接続３１６を覆う。装置封止部３２０は部分的に装置端子３１２を覆う。装置端子３１２は装置３００の側で露出される。
ここで図４を参照すると、本発明の代替実施例における積重ねられた集積回路パッケージインパッケージシステム４００の平面図が示される。積重ねられた集積回路パッケージインパッケージシステム４００は、第１の凹部４０４および第２の凹部４０６を有する、積層基板などの基板４０２を含む。はんだボールなどの外部相互接続のアレイ４１０が、基板４０２における第１の凹部４０４と第２の凹部４０６との間にある。
パッケージされた装置または集積回路ダイなどの第１の装置４１２は、第１の凹部４０４および外部相互接続４１０のアレイの上にある。パッケージされた装置または集積回路ダイなどの第２の装置４１４は、第１の装置４１２とはずらされた構成にある。第２の装置４１４は、第２の凹部４０６および外部相互接続４１０のアレイの上にある。
例示目的で、第１の装置４１２および第２の装置４１４は異なる大きさで示されるが、第１の装置４１２および第２の装置４１４が異ならなくてもよいことが理解される。さらに例示目的で、第１の凹部４０４および第２の凹部４０６は基板４０２において示されるが、凹部の数および凹部の構成が異なってもよいことが理解される。さらに例示目的で、外部相互接続４１０はアレイ構成で示されるが、外部相互接続４１０が異なる構成であってもよいことが理解される。
ここで図５を参照すると、図４の線分５−−５に沿った積重ねられた集積回路パッケージインパッケージシステム４００の断面図が示される。積重ねられた集積回路パッケージインパッケージシステム４００は、ずらされた積重ね構成および基板１０２のボードオンチップ（ＢＯＣ）構成によって、より多くの装置を入れる一方でパッケージサイズ全体を減少させ、製造プロセスを単純化し、歩留まりを増し、コスト全般を減じる。
基板４０２はＢＯＣ構成で第１の凹部４０４および第２の凹部４０６を含む。基板４０２は上面５０４と底面５０８に底部接触部５０６とを有する。外部相互接続４１０は底部接触部５０６の部分に付いている。例示目的で、基板４０２は底部接触部５０６を有するように示されるが、基板４０２は１つ以上のルート層または電気的ビアなどの他の構造を有してもよいことが理解される。
第１の装置４１２は上面５０４および第１の凹部４０４の上にあるが、第２の凹部４０６を覆わない。第１の装置４１２の端子パッドなどの第１の端子５１０は第１の凹部４０４の上にある。ボンディングワイヤなどの第１の内部相互接続５１２は第１の端子５１０と第１の凹部４０４に隣接する底部接触部５０６とを接続する。
第２の装置４１４は、ずらされた構成で第１の装置４１２の上に積重ねられる。ずらされた構成により、第１の装置４１２の上に第２の装置４１４の張出し部５１４がもたらされる。張出し部５１４は、第２の装置４１４の端子パッドなどの第２の端子５１６を露出する。張出し部５１４は、第２の内部相互接続５１８の第２の端子５１６への接続を妨げないように、第１の装置４１２からの予め定められたクリアランスを与える。第２の内部相互接続５１８は、第２の凹部４０６に隣接する底部接触部５０６にも接続する。
エポキシ成型化合物などのパッケージ封止部５２０は、第１の装置４１２、第１の内部相互接続５１２、第２の内部相互接続５１８、および上面５０４を覆う。パッケージ封止部５２０は第１の凹部４０４をも埋めて、第１の底成型部高さ５２４を備えた第１の底成型部５２２を形成する。同様に、パッケージ封止部５２０は第２の凹部４０６を埋めて、第２の底成型部高さ５２８を備えた第２の底成型部５２６を形成する。パッケージ封止部５２０は第２の装置４１４を部分的に覆い、積重ねられた集積回路パッケージインパッケージシステム４００に最小のパッケージ高さを与える。
例示目的で、パッケージ封止部５２０は第２の装置４１４を露出して記載されるが、パッケージ封止部５２０が第２の装置４１４を露出しなくてもよいことが理解される。さらに例示目的で、基板４０２は第１の凹部４０４および第２の凹部４０６を有して示されるが、基板４０２は第１の凹部４０４および第２の凹部４０６を有さず、パッケージ封止部５２０が積重ねられた集積回路パッケージインパッケージシステム４００の反対側で輪郭を形成してもよいことが理解される。
第１の底成型部高さ５２４および第２の底成型部高さ５２８は、外部相互接続４１０の外部相互接続高さ５３０よりも小さい。第１の底成型部５２２および第２の底成型部５２６は、外部相互接続４１０がプリント回路基板または別の集積回路パッケージシステムなどの次のシステムレベル（示されない）にさらに接続することを妨げない。
第１の装置４１２および第２の装置４１４は積重ねられた集積回路パッケージインパッケージシステム４００において組立てなくして検査されることができ、公知の良好な装置（known good device）（ＫＧＤ）を保証し、歩留まりを向上させ、コストを減じる。ず
らされた構成によって、第１の端子５１０および第２の端子５１６は両方とも接続のために基板４０２へのアクセスが与えられる。第１の開口部４０４および第２の開口部４０６は、底部接触部５０６への接続のためのアクセス可能性を開発する。底部接触部５０６への接続によって、第１の内部相互接続５１２および第２の内部相互接続５１８のワイヤループのために上面５０４に必要なスペースと上面５０４への接続とがなくなる。
ここで図６を参照すると、本発明の実施例の装置６００の断面図が示される。装置６００は、図５の第１の装置４１２または図５の第２の装置４１４と同様の構造を表わすか、または有する。装置６００は、ずらされた構成で第２の集積回路ダイ６０４の下に第１の集積回路ダイ６０２を有する。例示目的で、装置６００は第１の集積回路ダイ６０２および第２の集積回路ダイ６０４を有して記載されるが、装置６００は、受動素子またはパッケージされた装置などの他の型の装置を有してもよいことが理解される。
ずらされた構成により、第１の集積回路ダイ６０２の第１の能動側６０８の部分が露出される。ボンディングワイヤなどの第１の相互接続６１０は、第１の能動側６０８と端子パッドなどの装置端子６１２との間に接続する。
第２の集積回路ダイ６０４は、ずらされた状態で第１の集積回路ダイ６０２の上にあり、第１の能動側６０８の部分を露出する。ボンディングワイヤなどの第２の相互接続６１６は、第２の集積回路ダイ６０４の第２の能動側６１８を装置端子６１２と接続する。
エポキシ成型化合物などの装置封止部６２０は、第１の集積回路ダイ６０２、第２の集積回路ダイ６０４、第１の相互接続６１０および第２の相互接続６１６を覆う。装置封止部６２０は部分的に装置端子６１２を覆う。装置端子６１２は装置６００の底で露出される。
ここで図７を参照すると、本発明の別の代替実施例における、図７の線分２−−２に沿った積重ねられた集積回路パッケージインパッケージシステム７００の断面図が示される。積重ねられた集積回路パッケージインパッケージシステム７００は、図７の積重ねられた集積回路パッケージインパッケージシステム７００と同様の構造を有する。
積重ねられた集積回路パッケージインパッケージシステム７００の基板７０２は、ＢＯＣ構成において第１の開口部７０４および第２の開口部７０６を含む。第１の開口部７０４および第２の開口部７０６は、数百から２０００マイクロメータの範囲の開口部幅７０８を有する。基板７０２は、上面７１８に頂部接触部７１６と、底面７２２に底部接触部７２０とを含む。外部相互接続７１０は、底部接触部７２０の部分に付いている。
第１の装置７１２は上面７１８および第１の開口部７０４の上にあるが、第２の開口部７０６を覆わない。第１の装置７１２の端子パッドなどの第１の端子７２４は第１の開口部７０４の上にある。ボンディングワイヤなどの第１の内部相互接続７２６は、第１の端子７２４と第１の開口部７０４に隣接する底部接触部７２０とを接続する。
第２の装置７１４は、ずらされた構成で第１の装置７１２の上に積重ねられる。ずらされた構成により、第１の装置７１２の上に第２の装置７１４の張出し部７２８がもたらされる。張出し部７２８は、第２の装置７１４の端子パッドなどの第２の端子７３０を露出する。張出し部７２８は、第２の内部相互接続７３２が第２の端子７３０に接続するのを妨げないように、第１の装置７１２からの予め定められたクリアランスを与える。第２の内部相互接続７３２は、第２の開口部７０６に隣接する底部接触部７２０にも接続する。
エポキシの成型化合物などのパッケージ封止部７３４は、第１の装置７１２、第１の内部相互接続７２６、第２の内部相互接続７３２および上面７１８を覆う。パッケージ封止部７３４は第１の開口部７０４をも埋めて、第１の底成型部高さ７４２を備えた第１の底成型部７４０を形成する。同様に、パッケージ封止部７３４は第２の開口部７０６を埋めて、第２の底成型部高さ７４２を備えた第２の底成型部７４０を形成する。パッケージ封止部７３４は第２の装置７１４を部分的に覆う。
第１の底成型部７３６および第２の底成型部７４０は、外部相互接続７１０がプリント回路基板または別の集積回路パッケージシステムなどの次のシステムレベル（示されない）にさらに接続することを妨げない。
ここで図８を参照すると、本発明の別の代替実施例の装置８００の断面図が示される。装置８００は、図７の第１の装置７１２または図７の第２の装置７１４と同様の構造を表わすか、有していてもよい。装置８００は、ずらされた構成で第２の集積回路ダイ８０４の下に第１の集積回路ダイ８０２を有する。例示目的で、装置８００は第１の集積回路ダイ８０２および第２の集積回路ダイ８０４を有して記載されるが、装置８００が受動素子またはパッケージされた装置などの他の型の装置を有してもよいことが理解される。
ずらされた構成により、第１の集積回路ダイ８０２の第１の能動側８０８の部分が露出される。ボンディングワイヤなどの第１の相互接続８１０は、第１の能動側８０８と端子パッドなどの装置端子８１２との間に接続する。
第２の集積回路ダイ８０４は、ずらされた状態で第１の集積回路ダイ８０２の上にあり、第１の能動側８０８の部分を露出する。ボンディングワイヤなどの第２の相互接続８１６は、第２の集積回路ダイ８０４の第２の能動側８１８を装置端子８１２と接続する。
ダミーダイまたはヒートスプレッダなどの補強材８２２は、第２の相互接続８１６の接続を妨げることなく第２の能動側８１８の上にある。補強材８２２は、装置８００の反りを緩和または除去する平坦な剛性を付加する。補強材８２２は、付加的な接地接続部位（示されない）をもたらす接地に任意に接続されてもよい。接地接続は、補強材８２２が電磁障害（ＥＭＩ）シールドとして機能することも可能にする。
エポキシ成形型化合物などの装置封止部８２０は、第１の集積回路ダイ８０２、第２の集積回路ダイ８０４、第１の相互接続８１０および第２の相互接続８１６を覆う。装置封止部８２０は部分的に装置端子８１２および補強材８２２を覆う。装置端子８１２は、装置８００の側および装置８００の底の部分で露出される。
ここで図９を参照すると、本発明のさらに別の代替実施例の、図９の線分５−−５に沿った積重ねられた集積回路パッケージインパッケージシステム９００の断面図が示される。積重ねられた集積回路パッケージインパッケージシステム９００は、図９の積重ねられた集積回路パッケージインパッケージシステム９００と同様の構造を有する。
積重ねられた集積回路パッケージインパッケージシステム９００の基板９０２は、ＢＯＣ構成で第１の凹部９０４および第２の凹部９０６を含む。基板９０２は上面９１８と底面９２２の底部接触部９２０とを含む。外部相互接続９１０は、底部接触部９２０の部分に付いている。
第１の装置９１２は上面９１８および第１の凹部９０４の上にある一方で、第２の凹部９０６を覆わない。第１の装置９１２の端子パッドなどの第１の端子９２４は第１の凹部９０４の上にある。ボンディングワイヤなどの第１の内部相互接続９２６は第１の端子９２４および第１の凹部９０４の隣の底部接触部９２０を接続する。
第２の装置９１４は、ずらされた構成で第１の装置９１２の上に積重ねられる。ずらされた構成により、第１の装置９１２の上に第２の装置９１４の張出し部９２８がもたらされる。張出し部９２８は、第２の装置９１４の端子パッドなどの第２の端子９３０を露出する。張出し部９２８は、第２の内部相互接続９３２が第２の端子９３０に接続するのを妨げないように、第１の装置９１２からの予め定められたクリアランスを与える。第２の内部相互接続９３２は第２の凹部９０６の隣の底部接触部９２０にも接続する。
エポキシの成型化合物などのパッケージ封止部９３４は、第１の装置９１２、第１の内部相互接続９２６、第２の内部相互接続９３２および上面９１８を覆う。パッケージ封止部９３４は第１の凹部９０４をも満たし、第１の底成型高さ９３８を備えた第１の底成型部９３６を形成する。同様に、パッケージ封止部９３４は第２の凹部９０６を満たし、第２の底成型高さ９４２を備えた第２の底成型部９４０を形成する。パッケージ封止部９３４は部分的に第２の装置９１４を覆う。
第１の底成型部９３６および第２の底成型部９４０は、外部相互接続９１０がプリント回路基板または別の集積回路パッケージシステムなどの次のシステムレベル（示されない）にさらに接続することを妨げない。
ここで図１０を参照すると、本発明の別の代替実施例の装置１０００の断面図が示される。装置１０００は、図９の第１の装置９１２または図９の第２の装置９１４と同様の構造を表わし、または有し得る。装置１０００は、ずらされた構成で第２の集積回路ダイ１００４の下に第１の集積回路ダイ１００２を有する。例示目的で、装置１０００は第１の集積回路ダイ１００２および第２の集積回路ダイ１００４を有して記載されるが、装置１０００は受動素子またはパッケージされた装置などの他の型の装置を有してもよいことが理解される。
ずらされた構成により、第１の集積回路ダイ１００２の第１の能動側１００８の部分が露出される。ボンディングワイヤなどの第１の相互接続１０１０は、第１の能動側１００８と、端子パッドなどの装置端子１０１２との間に接続する。
第２の集積回路ダイ１００４はずらされた状態で第１の集積回路ダイ１００２の上にあり、第１の能動側１００８の部分を露出する。ボンディングワイヤなどの第２の相互接続１０１６は、第２の集積回路ダイ１００４の第２の能動側１０１８および装置端子１０１２を接続する。
ダミーダイまたはヒートスプレッダなどの補強材１０２２は、第２の相互接続１０１６の接続を妨げることなく第２の能動側１０１８の上にある。補強材１０２２は、装置１０００の反りを緩和または除去する平坦な剛性を付加する。補強材１０２２は、付加的な接地接続部位（示されない）をもたらす接地に任意に接続されてもよい。接地接続は、補強材１０２２が電磁障害（ＥＭＩ）シールドとして機能することも可能にする。
エポキシ成形型化合物などの装置封止部１０２０は、第１の集積回路ダイ１００２、第２の集積回路ダイ１００４、第１の相互接続１０１０および第２の相互接続１０１６を覆う。装置封止部１０２０は部分的に装置端子１０１２および補強材１０２２を覆う。装置端子１０１２は、装置１０００の側および装置１０００の底の部分で露出される。
ここで図１１を参照すると、本発明の実施例における積重ねられた集積回路パッケージインパッケージシステム１００の製造のための積重ねられた集積回路パッケージインパッケージシステム１１００の流れ図が示される。システム１１００は、ブロック１１０２において上面および底面を有する基板を形成することと、ブロック１１０４において上面の上に第１の装置を取付けることと、ブロック１１０６において第１の装置の上にずらされた構成で第２の装置を積重ねることと、ブロック１１０８において第１の装置と底面との間に第１の内部相互接続を接続することと、ブロック１１１０において第２の装置と底面との間に第２の内部相互接続を接続することと、ブロック１１１２において第１の装置および第２の装置を封止することとを含む。
本発明がこのように多くの局面を有することが発見された。
予期せず発見された原理的な局面は、本発明が、全体サイズが減少し、伝熱能力が向上し、ＥＭＩ性能が向上し、信頼性性能が向上したＢＯＣおよび積重ねられたずらされた構成をもたらす、積重ねられた集積回路パッケージインパッケージシステムをもたらすことであった。
別の局面は、本発明が基板の開口部または凹部を通して基板への装置接続部を与えることである。これは、基板の上面のワイヤループおよび接触部に通常必要なスペースをなくすことにより、パッケージの側面の寸法を減じる。
本発明のさらに別の局面は、積重ねられた装置の端子が妨げられず、開口部を通して毛状のワイヤ接続部にアクセス可能であるような、ずらされた構成の装置をもたらす。
本発明のさらに別の局面は、積重ねられた装置間に、および積重ねられたパッケージインパッケージ全体に、ＥＭＩシールドを与える。
本発明のさらに別の局面は、積重ねられたパッケージインパッケージ装置全体の歩留まりを向上させる。積重ねられたパッケージインパッケージ装置における積重ねられた装置は、積重ねられたパッケージインパッケージ装置の組立ての前に、公知の良好な装置を確実にするために検査されてもよい。
本発明のさらに別の重要な局面は、それがコストを減じ、システムを単純化し、性能を増大させるという歴史的な傾向を価値あるものとして支持し、貢献することである。
したがって、本発明のこれらおよび他の価値のある局面は少なくとも次のレベルに向かって最新技術を促進する。
このように、本発明の集積回路パッケージシステムは、重要かつ以前には未知であって利用不可能であった、システムの信頼性を向上させるための解決策、性能および機能的な局面を備えることがわかった。結果として生じるプロセスおよび構成は、明快でコスト効率が良く、複雑でなく、高度に用途が広くて効果的であり、公知の技術の採用により実現することができ、したがって効率的かつ経済的に集積回路パッケージ装置を製造することに容易に適する。
本発明は具体的な最良の形態に関連して記載されているが、多くの代替例、修正および変更が前述の記載に照らして当業者には明らかになることが理解される。したがって、含まれる請求項の範囲内にあるそのようなすべての代替例、修正および変更を包含するように意図される。本願明細書に述べられ、添付の図面に示されるすべての事項は例示的であり限定的ではない意味に解釈される。
このように、本発明の集積回路パッケージシステム方法は、重要かつ以前には未知であって利用不可能であった、熱的性能を増強するためかつＥＭＩを減じるための解決策、性能および機能的な局面、ならびにシステムにおける信頼性を備えることがわかった。結果として生じるプロセスおよび構成は、明快でコスト効率が良く、複雑でなく、高度に用途が広く、効果的であり、公知の技術の採用により実現することができ、したがって効率的かつ経済的に集積回路パッケージ装置を製造することに容易に適する。
１１００ 集積回路パッケージインパッケージシステム、１０２ 基板、１１２ 第１の装置、１１４ 第２の装置、２０４ 上面、２０８ 底面、２１８ 内部相互接続。

Claims (6)

  1. 上面、底面、第１の開口部、および第２の開口部を有する基板を形成する工程と、
    それぞれが、第１の集積回路ダイの上に、ずらされた状態で第２の集積回路ダイ有するとともに、前記各第１および第２の集積回路ダイのそれぞれの能動側と接続する装置端子を一方端に備える、第１および第２の装置を形成する工程と、
    前記上面の上に、第１装置封止部によって封止された前記第１の装置を取付ける工程と、
    前記第１の装置の上に、第２装置封止部によって封止された前記第２の装置をずらされた構成で積重ねる工程と、
    前記第１の開口部を通して第１の内部相互接続によって、前記第１の装置の前記装置端子を介して、前記第１の装置と前記底面とを接続する工程と、
    前記第２の開口部を通して第２の内部相互接続によって、前記第２の装置の前記装置端子を介して、前記第２の装置と前記底面とを接続する工程と、
    前記第１装置封止部および前記第２装置封止部を覆うとともに前記第１の開口部および前記第２の開口部を埋めるパッケージ封止部を形成する工程とを含む、積重ねられた集積回路パッケージインパッケージシステムの製造方法。
  2. 前記第１装置封止部において第１の集積回路ダイを有する前記第１の装置を形成する工程をさらに含む、請求項１に記載の積重ねられた集積回路パッケージインパッケージシステムの製造方法。
  3. 前記第１の装置封止部において補強材を有する前記第１の装置を形成する工程をさらに含む、請求項１に記載の積重ねられた集積回路パッケージインパッケージシステムの製造方法。
  4. 上面、底面、第１の開口部、および第２の開口部を有する基板と、
    前記上面の上の、第１装置封止部によって封止された第１の装置と、
    前記第１の装置の上に、ずらされた構成で積重ねられた、第２装置封止部によって封止された第２の装置と、
    前記第１の開口部を通して前記第１の装置と前記底面とを接続する第１の内部相互接続と、
    前記第２の開口部を通して前記第２の装置と前記底面とを接続する第２の内部相互接続と、
    前記第１装置封止部および前記第２装置封止部を覆うとともに前記第１の開口部および前記第２の開口部を埋めるパッケージ封止部とを含み、
    第１および第２の装置のそれぞれが、第１の集積回路ダイの上に、ずらされた状態で第２の集積回路ダイを有するとともに、前記各第１および第２の集積回路ダイのそれぞれの能動側と接続する装置端子を一方端に備え、
    前記第１の内部相互接続は前記第１の装置の前記装置端子を介して行なわれ、前記第２の内部相互接続は前記第２の装置の前記装置端子を介して行なわれている、積重ねられた集積回路パッケージインパッケージシステム。
  5. 前記第１の装置は前記第１装置封止部において第１の集積回路ダイを有する、請求項４に記載の積重ねられた集積回路パッケージインパッケージシステム。
  6. 前記第１の装置は前記第１装置封止部において補強材を有する、請求項４に記載の積重ねられた集積回路パッケージインパッケージシステム。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014030760A1 (en) * 2012-08-23 2014-02-27 Ps4 Luxco S.A.R.L. Device and method of manufacturing the same
WO2014167871A1 (ja) * 2013-04-10 2014-10-16 株式会社村田製作所 半導体装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7518224B2 (en) * 2005-05-16 2009-04-14 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US7746656B2 (en) * 2005-05-16 2010-06-29 Stats Chippac Ltd. Offset integrated circuit package-on-package stacking system
US8432026B2 (en) * 2006-08-04 2013-04-30 Stats Chippac Ltd. Stackable multi-chip package system
US7622333B2 (en) * 2006-08-04 2009-11-24 Stats Chippac Ltd. Integrated circuit package system for package stacking and manufacturing method thereof
US7645638B2 (en) * 2006-08-04 2010-01-12 Stats Chippac Ltd. Stackable multi-chip package system with support structure
US8642383B2 (en) * 2006-09-28 2014-02-04 Stats Chippac Ltd. Dual-die package structure having dies externally and simultaneously connected via bump electrodes and bond wires
US7759783B2 (en) * 2006-12-07 2010-07-20 Stats Chippac Ltd. Integrated circuit package system employing thin profile techniques
US7772683B2 (en) * 2006-12-09 2010-08-10 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US8304874B2 (en) 2006-12-09 2012-11-06 Stats Chippac Ltd. Stackable integrated circuit package system
US7635913B2 (en) * 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US8163600B2 (en) * 2006-12-28 2012-04-24 Stats Chippac Ltd. Bridge stack integrated circuit package-on-package system
US9466545B1 (en) * 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
US7683469B2 (en) * 2008-05-30 2010-03-23 Stats Chippac Ltd. Package-on-package system with heat spreader
US8310061B2 (en) * 2008-12-17 2012-11-13 Qualcomm Incorporated Stacked die parallel plate capacitor
US7785925B2 (en) * 2008-12-19 2010-08-31 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
KR101686553B1 (ko) 2010-07-12 2016-12-14 삼성전자 주식회사 반도체 패키지 및 패키지 온 패키지
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
KR101118711B1 (ko) * 2010-12-17 2012-03-12 테세라, 인코포레이티드 중앙 콘택을 구비한 적층형 마이크로전자 조립체
US8970028B2 (en) 2011-12-29 2015-03-03 Invensas Corporation Embedded heat spreader for package with multiple microelectronic elements and face-down connection
US8304881B1 (en) 2011-04-21 2012-11-06 Tessera, Inc. Flip-chip, face-up and face-down wirebond combination package
US8338963B2 (en) 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US9871007B2 (en) 2015-09-25 2018-01-16 Intel Corporation Packaged integrated circuit device with cantilever structure
US10083920B1 (en) * 2018-02-01 2018-09-25 Google Llc Package stiffener for protecting semiconductor die
KR102556518B1 (ko) * 2018-10-18 2023-07-18 에스케이하이닉스 주식회사 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지
KR20210019226A (ko) * 2019-08-12 2021-02-22 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076252A (ja) * 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
JP2005302871A (ja) * 2004-04-08 2005-10-27 Toshiba Corp 積層半導体装置及びその製造方法。
JP2005302815A (ja) * 2004-04-07 2005-10-27 Toshiba Corp 積層型半導体パッケージおよびその製造方法
JP2006310649A (ja) * 2005-04-28 2006-11-09 Sharp Corp 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板
JP2008147669A (ja) * 2006-12-09 2008-06-26 Stats Chippac Ltd 積み重ねられた集積回路パッケージインパッケージシステム

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05144982A (ja) * 1991-11-19 1993-06-11 Nippon Precision Circuits Kk 集積回路装置
US5854507A (en) * 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
KR100319608B1 (ko) * 1999-03-09 2002-01-05 김영환 적층형 반도체 패키지 및 그 제조방법
US6414396B1 (en) * 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
TW461064B (en) * 2000-12-26 2001-10-21 Siliconware Precision Industries Co Ltd Thin-type semiconductor device having heat sink structure
JP2002231882A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP2002231885A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
KR20050016540A (ko) * 2002-06-11 2005-02-21 리플렉티버티 인코퍼레이티드 웨이퍼 기판 상에 마이크로-전기기계식 장치를 적층,현출, 및 패키지하는 방법
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
KR100480437B1 (ko) * 2002-10-24 2005-04-07 삼성전자주식회사 반도체 칩 패키지 적층 모듈
US6686656B1 (en) * 2003-01-13 2004-02-03 Kingston Technology Corporation Integrated multi-chip chip scale package
US20050067694A1 (en) * 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
KR100510556B1 (ko) * 2003-11-11 2005-08-26 삼성전자주식회사 초박형 반도체 패키지 및 그 제조방법
US7116002B2 (en) * 2004-05-10 2006-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Overhang support for a stacked semiconductor device, and method of forming thereof
JP3842272B2 (ja) * 2004-06-02 2006-11-08 株式会社Ｇｅｎｕｓｉｏｎ インターポーザー、半導体チップマウントサブ基板および半導体パッケージ
JP4494240B2 (ja) * 2005-02-03 2010-06-30 富士通マイクロエレクトロニクス株式会社 樹脂封止型半導体装置
US7271496B2 (en) * 2005-02-04 2007-09-18 Stats Chippac Ltd. Integrated circuit package-in-package system
EP1863087A4 (en) * 2005-03-17 2010-12-22 Panasonic Corp MODULE CARD
US7288835B2 (en) * 2006-03-17 2007-10-30 Stats Chippac Ltd. Integrated circuit package-in-package system
US9202776B2 (en) * 2006-06-01 2015-12-01 Stats Chippac Ltd. Stackable multi-chip package system
US7645638B2 (en) * 2006-08-04 2010-01-12 Stats Chippac Ltd. Stackable multi-chip package system with support structure
US7622333B2 (en) * 2006-08-04 2009-11-24 Stats Chippac Ltd. Integrated circuit package system for package stacking and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002076252A (ja) * 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
JP2005302815A (ja) * 2004-04-07 2005-10-27 Toshiba Corp 積層型半導体パッケージおよびその製造方法
JP2005302871A (ja) * 2004-04-08 2005-10-27 Toshiba Corp 積層半導体装置及びその製造方法。
JP2006310649A (ja) * 2005-04-28 2006-11-09 Sharp Corp 半導体装置パッケージおよびその製造方法、ならびに半導体装置パッケージ用一括回路基板
JP2008147669A (ja) * 2006-12-09 2008-06-26 Stats Chippac Ltd 積み重ねられた集積回路パッケージインパッケージシステム

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014030760A1 (en) * 2012-08-23 2014-02-27 Ps4 Luxco S.A.R.L. Device and method of manufacturing the same
US9299652B2 (en) 2012-08-23 2016-03-29 Ps5 Luxco S.A.R.L. Device and method of manufacturing the same
WO2014167871A1 (ja) * 2013-04-10 2014-10-16 株式会社村田製作所 半導体装置

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