WO2014167871A1 - 半導体装置 - Google Patents

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黒谷　欣吾
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株式会社村田製作所
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 discloses a semiconductor device in which an electromagnetic wave shielding resin portion including a fixed potential electrode and a non-conductive metal body is provided between a semiconductor element and a resin that seals the semiconductor element.
  • Patent Document 2 includes a first semiconductor element provided on a substrate having a conductor, and a second semiconductor element bonded to the first semiconductor element via an electrode, A semiconductor device in which the back electrode of the second semiconductor element is electrically connected to the conductor of the substrate is disclosed.
  • the back electrode of the second semiconductor element since the back electrode of the second semiconductor element is electrically connected to the conductor of the substrate, the back electrode may exhibit a shielding effect against electromagnetic waves, but the second semiconductor element is the first semiconductor element. 1 It is joined to a semiconductor element with an electrode. For this reason, an indefinite potential change of the first semiconductor element is transmitted to the second semiconductor element through the electrode. As a result, the uncertain potential change may affect the potential of the back electrode as noise, and the shielding effect against electromagnetic waves may deteriorate.
  • the present invention has been made in view of such circumstances, and an object thereof is to improve a shielding effect against electromagnetic waves in a semiconductor device.
  • a semiconductor device includes a wiring board on which an element portion and a fixed potential electrode are formed, a first semiconductor element that is provided on the wiring board and includes a semiconductor circuit that is electrically connected to the element portion, A metal body that is non-conducting with one semiconductor element and electrically connected to the fixed potential electrode; and a semiconductor that is in contact with the metal body, and is bonded to the first semiconductor element through an insulating adhesive; Have.
  • FIG. 1 is a top view of a semiconductor device according to a first embodiment of the present invention.
  • 1B is a cross-sectional perspective view taken along the line AA in FIG. 1A.
  • FIG. It is a cross-sectional schematic diagram which shows an example inside the 1st semiconductor element shown to FIG. 1B.
  • FIG. 1B It is a cross-sectional schematic diagram which shows an example inside the 2nd semiconductor element shown to FIG. 1B.
  • FIG. 4B is a cross-sectional perspective view taken along the line BB in FIG. 4A.
  • FIG. 5B is a cross-sectional perspective view taken along the line CC of FIG.
  • FIG. 5A It is a top view of the semiconductor device concerning a 4th embodiment of the present invention.
  • FIG. 6B is a cross-sectional perspective view taken along the line DD in FIG. 6A. It is a top view of the semiconductor device concerning a 5th embodiment of the present invention.
  • FIG. 7B is a cross-sectional perspective view taken along the line EE of FIG. 7A. It is a top view of the semiconductor device concerning a 6th embodiment of the present invention.
  • FIG. 8B is a cross-sectional perspective view taken along the line FF in FIG. 8A. It is a cross-sectional perspective view of the semiconductor device which concerns on 7th Embodiment of this invention.
  • the semiconductor device according to the first embodiment of the present invention is used in, for example, a mobile phone, a smartphone, a mobile phone terminal, or a communication device such as a base station thereof, and includes a high-frequency circuit such as a transmission stage output (amplifier) chip. ing.
  • a high-frequency circuit such as a transmission stage output (amplifier) chip.
  • the demand for mass transmission and high-speed transmission in the information communication field is significant, and in order to meet this requirement, high frequency and a plurality of communication systems are used, so that integration of high frequency circuits is desired.
  • the higher the frequency and the higher frequency circuit integration the more severe the electromagnetic interference. Therefore, the semiconductor device according to the first embodiment of the present invention is formed into a device and packaged (semiconductor package) by resin sealing, and has the following configuration.
  • FIG. 1A is a top view of the semiconductor device 10 according to the first embodiment of the present invention.
  • 1B is a cross-sectional perspective view taken along the line AA in FIG. 1A.
  • the semiconductor device 10 includes a wiring board 12 having a laminated structure and a wiring board 12 described later.
  • the wiring board 12 is formed in a rectangular flat plate shape. For this reason, one main surface in the thickness direction of the wiring board 12 is the front surface 12A, and the other main surface in the thickness direction is the back surface 12B.
  • the back surface 12B of the wiring board 12 is provided with package back terminals 12C and 12D when the semiconductor device 10 is packaged.
  • an element portion 12E including a surface mount component (not shown), a built-in component and the like that are electrically connected to the package rear surface terminals 12C and 12D is formed.
  • wire bonding pads 14A, 14B, 14C, and 14D that are electrically connected to the element portion 12E are formed.
  • the two wire bonding pads 14A and 14B are formed along the lateral direction S of the substrate on one side in the longitudinal direction L of the substrate with respect to the central portion of the substrate.
  • the remaining two wire bonding pads 14C and 14D are formed on the other side in the substrate longitudinal direction L with respect to the center of the substrate along the substrate lateral direction S, respectively.
  • wire bonding pads 16A, 16B, and 16C that are electrically connected to the element portion 12E are formed.
  • the wire bonding pads 16A and 16B are formed along the substrate longitudinal direction L on one side of the substrate lateral direction S with respect to the center of the substrate.
  • the wire bonding pad 16C is formed on the other side in the substrate lateral direction S with respect to the central portion of the substrate.
  • three wire bonding pads 18A, 18B, and 18C are formed on the surface 12A of the wiring board 12 as fixed potential electrodes (ground electrodes) that are bonded to a later-described die pad 20 and made conductive.
  • the two wire bonding pads 18A and 18B are formed on one side and the other side in the substrate longitudinal direction L with respect to the central portion of the substrate.
  • the remaining one wire bonding pad 18C is formed side by side with the wire bonding pads 16A and 16B on one side of the substrate lateral direction S with respect to the center of the substrate.
  • a die pad 20 is provided at the center of the surface 12A of the wiring substrate 12.
  • the die pad 20 has a rectangular flat plate shape that is long in the lateral direction S of the substrate, and is surrounded by four wire bonding pads 14A, 14B, 14C, and 14D and three wire bonding pads 16A, 16B, and 16C.
  • the die pad 20 is connected to the package back surface terminal 12D via a via or wiring (not shown) in the wiring board 12, and connected to a mounting ground potential terminal via the back surface terminal 12D and grounded.
  • the first semiconductor element 22 and the second semiconductor element 24 are sequentially stacked in the upward direction (stacking direction T) on the main surface (front surface) on the opposite side of the wiring board 12 in the die pad 20.
  • the first semiconductor element 22 is bonded to the surface of the die pad 20 via an adhesive 26.
  • the first semiconductor element 22 has a rectangular flat plate shape that is long in the lateral direction S of the substrate. It is preferable to provide a resist 15 around the wire bonding pads 14A, 14B, 14C, 14D and the wire bonding pads 18A, 18B. Further, when a material that easily diffuses, such as an Ag paste, is used as the adhesive 26, it is preferable to provide a resist 15 ⁇ / b> A around the die pad 20. However, when a die attach film is used as the adhesive 26, the resist 15A is not necessary.
  • FIG. 2 is a schematic cross-sectional view showing an example of the inside of the first semiconductor element 22 shown in FIG. 1B.
  • an NMOS n-Channel Metal-Oxide Semiconductor
  • MIM Metal-Insulator-Metal capacitor
  • gate resistance formed on the semiconductor substrate 25.
  • 30 or a semiconductor circuit 34 composed of an analog circuit or a digital circuit including an inductor 32 or the like.
  • the semiconductor circuit 34 is electrically connected to the element portion 12E on the wiring board 12.
  • a through electrode 26A is formed which conducts between the front surface electrode of the first semiconductor element 22 and the back surface electrode not shown in the drawing on the back surface of the semiconductor substrate 25.
  • a semiconductor device having a high-frequency transmission stage output section uses a through electrode for the purpose of heat dissipation, parasitic resistance reduction, and the like.
  • a description of the semiconductor circuit 34 such as the NMOS 26 is omitted.
  • wire bonding pads 36A, 36B, and 36C are formed on the main surface (front surface) side of the first semiconductor element 22 on the stacking direction T side.
  • the two wire bonding pads 36A and 36B are respectively formed along the longitudinal direction L of the substrate on one side in the lateral direction S of the substrate with respect to the central portion of the substrate.
  • the wire bonding pad 36C is formed on the other side of the substrate lateral direction S with respect to the central portion of the substrate.
  • Each wire bonding pad 36A, 36B, 36C is electrically connected to the corresponding wire bonding pad 16A, 16B, 16C via the wire 38A, 38B, 38C, respectively.
  • a semiconductor integrated circuit 50 or the like which will be described later, is electrically connected to the element portion 12E on the wiring board 12.
  • a wire bonding pad (back surface electrode) 40 is formed on one surface end of the first semiconductor element 22 in the lateral direction of the substrate on the front surface side.
  • the wire bonding pad 40 is electrically connected to the wire bonding pad 18 ⁇ / b> C as a ground electrode through the wire 42. Thereby, the wire bonding pad 40 can be grounded.
  • the output of the element unit 12E increases when a product such as a portable terminal is in operation, the element unit 12E generates heat at the same time that the high frequency amplification active units 44A, 44B, 44C, and 44D described later operate at a high frequency. Therefore, in order to avoid thermal runaway of the first semiconductor element 22, a path for radiating heat to the outside of the semiconductor device 10 is provided. In this manner, the wire bonding pad (back surface electrode) 40 of the first semiconductor element 22 is grounded by designing the path to be shortest to the package back surface terminal 12C.
  • the semiconductor circuit 34 and high-frequency amplification active portions 44A, 44B, 44C, and 44D as high-frequency circuits are formed at the four corners of the first semiconductor element 22 on the surface side of the first semiconductor element 22, respectively. That is, the two high-frequency amplification active portions 44A and 44B are respectively formed along the short-side direction S of the substrate on one side of the long-side direction L of the substrate with respect to the central portion of the substrate. Similarly, the remaining two high-frequency amplification active portions 44C and 44D are formed along the substrate lateral direction S on the other side of the substrate longitudinal direction L with respect to the substrate center.
  • Wire bonding pads 46A, 46B, 46C, and 46D are formed next to the respective high-frequency amplification active portions 44A, 44B, 44C, and 44D, and the high-frequency amplification active portions 44A, 44B, 44C, and 44D are respectively connected to the corresponding wires.
  • the bonding pads 46A, 46B, 46C, and 46D are electrically connected.
  • Each wire bonding pad 46A, 46B, 46C, 46D is electrically connected to the corresponding wire bonding pad 14A, 14B, 14C, 14D via the wire 48A, 48B, 48C, 48D, respectively.
  • each high frequency amplification active part 44A, 44B, 44C, 44D is electrically connected to the element part 12E in the wiring board 12.
  • a semiconductor integrated circuit 50 such as a control circuit, an interface circuit, and a logic circuit as the semiconductor circuit 34 is formed in the center of the first semiconductor element 22 on the surface side of the first semiconductor element 22.
  • the semiconductor integrated circuit 50 is surrounded by the high-frequency amplification active portions 44A, 44B, 44C, and 44D.
  • Each high frequency amplification active part 44A, 44B, 44C, 44D is arranged on the outer periphery of the semiconductor integrated circuit 50 in order to reduce parasitic resistance and parasitic inductance and ensure efficiency.
  • the second semiconductor element 24 is bonded to the surface of the first semiconductor element 22 via an insulating adhesive material 52 such as a thermobonded die attach film or a resin paste.
  • the second semiconductor element 24 has a rectangular flat plate shape that is long in the substrate longitudinal direction L, and overlaps with the first semiconductor element 22 that is long in the substrate short direction S at the center of the substrate. It is 90 degrees different. Accordingly, the second semiconductor element 24 is provided so as to block between the high frequency amplification active unit 44A and the high frequency amplification active unit 44B and between the high frequency amplification active unit 44C and the high frequency amplification active unit 44D.
  • the semiconductor circuit 34 as shown in FIG. 2 may be formed, but may not be formed. In the present embodiment, a case where a semiconductor circuit is not formed in the second semiconductor element 24 will be described.
  • FIG. 3 is a schematic cross-sectional view showing an example of the inside of the second semiconductor element 24 shown in FIG. 1B.
  • the second semiconductor element 24 has a semiconductor substrate 60 made of Si, GaAs, SiGe, SiC, or the like, for example, as shown in FIG.
  • An insulating layer 62 is formed on the semiconductor substrate 60.
  • a single or a plurality of through electrodes 64 and a single or a plurality of metal wirings 66 are formed as a metal body for shielding electromagnetic waves.
  • the through electrode 64 and the metal wiring 66 are electrically connected.
  • At least one of the metal wirings 66 is provided on the upper surface of the insulating layer 62.
  • the both ends of the metal wiring 66 provided on the upper surface in the substrate longitudinal direction L are exposed, and the other portions are covered with the protective layer 68.
  • the metal wiring 66 exposed at both ends becomes wire bonding pads 70A and 70B shown in FIGS. 1A and 1B, respectively.
  • the wire bonding pads 70A and 70B are electrically connected to the corresponding wire bonding pads 18A and 18B as the ground electrodes through the wires 72A and 72B, respectively.
  • the wire bonding pads 70A and 70B are grounded, and the through electrode 64 as a metal body connected to the wire bonding pads 70A and 70B is also grounded.
  • the semiconductor device of Patent Document 1 has an electromagnetic wave shielding resin portion including a fixed potential electrode and a non-conductive metal body.
  • the metal body is non-conductive with the fixed potential electrode, the potential of the metal body becomes unstable due to the influence of electromagnetic waves or the like, and the shielding effect against electromagnetic waves in the electromagnetic wave shielding resin portion may be deteriorated.
  • the semiconductor device of Patent Document 2 includes a first semiconductor element provided on a substrate having a conductor, and a second semiconductor element that is joined to the first semiconductor element via an electrode and the back electrode is electrically connected to the conductor. And have.
  • the back electrode of the second semiconductor element since the back electrode of the second semiconductor element is electrically connected to the conductor of the substrate, this back electrode may exhibit a shielding effect against electromagnetic waves.
  • the first semiconductor element includes a semiconductor circuit and a high-frequency circuit, and an indefinite potential change may occur during the operation of these circuits. Since the second semiconductor element is electrically connected to the first semiconductor element via the electrode, the uncertain potential change of the first semiconductor element is transmitted to the second semiconductor element via the electrode. As a result, the uncertain potential change may affect the potential of the back electrode as noise, and the shielding effect against electromagnetic waves may deteriorate.
  • the second semiconductor element 24 since the second semiconductor element 24 has the through electrode 64 as a metal body, it exhibits a shielding effect against electromagnetic waves.
  • the through electrode 64 is grounded by being electrically connected to the wire bonding pads 18A and 18B serving as ground electrodes. Therefore, according to the semiconductor device 10 according to the first embodiment, the potential of the through electrode 64 becomes substantially constant, and the shield against electromagnetic waves in the second semiconductor element 24 having the through electrode 64 compared to the semiconductor device of Patent Document 1. The effect is improved.
  • the second semiconductor element 24 is bonded to the first semiconductor element 22 via the insulating adhesive 52, and the through electrode 64 of the second semiconductor element 24 is the first semiconductor.
  • Non-conducting with the element Therefore, according to the semiconductor device 10 according to the first embodiment, it is possible to suppress an uncertain potential change of the first semiconductor element 22 from being transmitted to the second semiconductor element, as compared with the semiconductor device of Patent Document 2.
  • the indefinite potential change is also suppressed from affecting the potential of the through electrode 64 as noise, so that the shielding effect against electromagnetic waves is improved.
  • the second semiconductor element 24 is a semiconductor element dedicated to shielding against electromagnetic waves due to the above configuration and operation, a semiconductor circuit is formed in the second semiconductor element 24 as shown in FIG. It does not have to be. Therefore, the “second semiconductor element” in the first embodiment is not a narrowly defined semiconductor element including a semiconductor circuit such as a transistor, a diode, or a light emitting diode, but a broad meaning including a semiconductor and a metal body regardless of the presence or absence of the semiconductor circuit. This is a semiconductor element. Even when the first semiconductor element 22 generates heat, when the material of the first semiconductor element 22 is the same material as that of the second semiconductor element 24, the thermal expansion coefficient is the same, so that stress is generated between the elements. It is difficult to prevent damage.
  • the semiconductor circuit 34 of the first semiconductor element 22 has four high-frequency amplification active portions 44A, 44B, 44C, and 44D
  • the second semiconductor element 24 has 4 Of the two high-frequency amplification active portions, the two high-frequency amplification active portions 44A and 44C and the other two high-frequency amplification active portions 44B and 44D are provided. For this reason, the electromagnetic waves generated from the high-frequency amplification active portions 44A, 44B, 44C, and 44D are shielded (absorbed or attenuated) by the second semiconductor element 24.
  • the semiconductor device 10 According to the semiconductor device 10 according to the first embodiment, the mutual interference due to the high frequency between the high frequency amplification active unit 44A and the high frequency amplification active unit 44B, and between the high frequency amplification active unit 44C and the high frequency amplification active unit 44D. Mutual interference due to high frequency is suppressed.
  • the second semiconductor element 24 is joined to the first semiconductor element 22 so as to cover the semiconductor integrated circuit 50 in the first semiconductor element 22 where electromagnetic waves are easily generated. .
  • the second semiconductor element 24 can be prevented from leaking electromagnetic waves generated from the semiconductor integrated circuit 50 to the outside.
  • the semiconductor device 10 since the first semiconductor element 24 is bonded to the die pad 20, the heat dissipation of the first semiconductor element 24 is improved.
  • the two wire bonding pads 18A and 18B that are electrically connected to the through electrode 64 as a metal body are ground electrodes that are electrically connected to the die pad 20.
  • the through electrode 64 is grounded, and the shielding effect against electromagnetic waves in the second semiconductor element 24 is improved.
  • the through electrode 64 is non-conductive with the element portion 12E of the wiring board 12, an indefinite potential change of the element portion 12E is transmitted to the second semiconductor element. It is suppressed. As a result, the indefinite potential change is also suppressed from affecting the potential of the through electrode 64 as noise, so that the shielding effect against electromagnetic waves is improved.
  • FIG. 4A is a top view of the semiconductor device 100 according to the second embodiment of the present invention.
  • 4B is a cross-sectional perspective view taken along the line BB in FIG. 4A.
  • the semiconductor device 100 according to the second embodiment is the same as the semiconductor device 10 according to the first embodiment except for the configuration described below.
  • the semiconductor device 100 does not have the wire bonding pads 18B, 18C, 40, and 70B and the wires 72B and 42 described in the first embodiment.
  • the semiconductor device 100 includes a second semiconductor element 102 instead of the second semiconductor element 24 described in the first embodiment.
  • the second semiconductor element 102 is bonded to the surface of the first semiconductor element 22 via an insulating adhesive material 52.
  • the second semiconductor element 102 has a rectangular flat plate shape that is long in the short-side direction S of the substrate, substantially overlaps the first semiconductor element 22 that is long in the short-side direction S of the substrate, and the extending direction (length direction) is substantially the same. It has become. Accordingly, the second semiconductor element 102 is provided so as to block between the high frequency amplification active unit 44A and the high frequency amplification active unit 44C and between the high frequency amplification active unit 44B and the high frequency amplification active unit 44D.
  • a semiconductor circuit is not formed in the second semiconductor element 102, and a semiconductor substrate 60, a through electrode 64, and a wire bonding pad 70A electrically connected to the through electrode 64 are formed as in FIG. .
  • the wire bonding pad 70A is electrically connected to the corresponding wire bonding pad 18A as a ground electrode through the wire 72A. As a result, the wire bonding pad 70A is grounded, and the through electrode 64 as a metal body conducting to the wire bonding pad 70A is also grounded.
  • the semiconductor device 100 of the second embodiment As described above, according to the semiconductor device 100 of the second embodiment, the same effects as those of the semiconductor device 10 of the first embodiment can be obtained. However, the semiconductor device 100 according to the second embodiment is different from the first embodiment in the following effects.
  • the second semiconductor element 24 includes two high-frequency amplification active units 44A and 44B and two other high-frequency amplification active units 44C and 44D among the four high-frequency amplification active units. Between.
  • the electromagnetic waves generated from the high-frequency amplification active portions 44A, 44B, 44C, and 44D are shielded (absorbed or attenuated) by the second semiconductor element 24. Therefore, according to the semiconductor device 10 according to the second embodiment, the mutual interference due to the high frequency between the high frequency amplification active unit 44A and the high frequency amplification active unit 44C, and between the high frequency amplification active unit 44B and the high frequency amplification active unit 44D. Mutual interference due to high frequency is suppressed.
  • the wire bonding pad 40 and the wire bonding pad 18C may not be provided, and the first semiconductor element 22 may not be grounded by the die pad 20 of the wiring board 12.
  • FIG. 5A is a top view of the semiconductor device 200 according to the third embodiment of the present invention.
  • 5B is a cross-sectional perspective view taken along the line CC of FIG. 5A.
  • the semiconductor device 200 according to the third embodiment is the same as the semiconductor device 10 according to the first embodiment except for the configuration described below.
  • the semiconductor device 200 does not have the wire bonding pads 18A, 18B, 18C, 40, 70A and the wires 72A, 42 described in the first embodiment.
  • the semiconductor device 200 has a wire bonding pad 202 instead of the wire bonding pad 18B described in the first embodiment.
  • the wire bonding pad 202 is not connected to the die pad 20 and is not grounded. Instead, it is electrically connected to the package back surface terminal 12C via the element portion 12E, and is electrically connected to a fixed potential electrode having a certain potential (not shown) outside the semiconductor device 200. As a result, the through electrode 64 that is electrically connected to the wire bonding pad 202 is also electrically connected to the fixed potential electrode.
  • the semiconductor device 200 of the third embodiment As described above, according to the semiconductor device 200 of the third embodiment, the same effects as those of the semiconductor device 10 of the first embodiment can be obtained. However, the semiconductor device 200 according to the third embodiment is different from the first embodiment in the following effects.
  • the through electrode 64 is not connected to the ground electrode but to a fixed potential electrode having a certain potential. For this reason, it becomes possible to cope with a need to change the bias when suppressing the mutual interference between the high frequency amplification active parts.
  • the through electrode 64 of the second semiconductor element 24 dedicated for electromagnetic wave shielding is electrically connected to the element portion 12E of the wiring board 12, an indefinite potential change of the element portion 12E may affect the potential of the through electrode 64 as noise. There is. Therefore, from the viewpoint of further improving the shielding effect, it is preferable to use the ground electrodes (wire bonding pads 18A and 18B) described in the first embodiment as the fixed potential electrodes.
  • the through electrode 64 of the second semiconductor element 24 is electrically connected to the semiconductor circuit 34 of the first semiconductor element 22 and the conductive electrode 64 is electrically connected to the element portion 12E of the wiring substrate 12, the penetration of the second semiconductor element 24 is compared. Since the distance between the electrode 64 and the element portion 12E of the wiring board 12 is longer, the through electrode 64 is less susceptible to an uncertain potential change.
  • FIG. 6A is a top view of the semiconductor device 300 according to the fourth embodiment of the present invention.
  • 6B is a cross-sectional perspective view taken along the line DD in FIG. 6A.
  • the semiconductor device 300 according to the fourth embodiment is the same as the semiconductor device 10 according to the first embodiment except for the configuration described below.
  • This semiconductor device 300 does not have the die pad 20 or the wire bonding pads 18A, 18B, 18C, 40, 46A, 46B, 46C, 46D and the wires 42, 48A, 48B, 48C, 48D described in the first embodiment.
  • the semiconductor circuit 34 (for example, the semiconductor integrated circuit 50 and the high-frequency amplification active portion 44A) of the first semiconductor element 22 is not mainly configured by so-called face-up.
  • the semiconductor device 300 includes, for example, nine bumps 302A, 302B, 302C, instead of the die pad 20, the wire bonding pads 46A, 46B, 46C, 46D, and the wires 48A, 48B, 48C, 48D described in the first embodiment.
  • the nine bumps 302A, 302B, 302C, 302D, 302E, 302F, 302G, 302H, and 302I are provided between the first semiconductor element 22 and the wiring board 12.
  • the nine bumps 302A, 302B, 302C, 302D, 302E, 302F, 302G, 302H, 302I for example, four bumps 302A, 302C, 302G, 302I are arranged at the four corners of the first semiconductor element 22, and the remaining five Bumps 302B, 302D, 302E, 302F, and 302H are disposed between bumps 302A and 302E, between bumps 302B and 302F, and between bumps 302B, 302D, 302F, and 302H.
  • the first semiconductor element 22 and the wiring board 12 are connected by these nine bumps 302A, 302B, 302C, 302D, 302E, 302F, 302G, 302H, and 302I and are conductive (flip chip connection).
  • the semiconductor device 300 includes wire bonding pads 304A and 304B that are not bonded to the die pad 20, instead of the wire bonding pads 18A and 18B described in the first embodiment.
  • the wire bonding pads 70A and 70B of the second semiconductor element 24 are electrically connected to the wire bonding pads 304A and 304B through the wires 72A and 72B.
  • These wire bonding pads 304A and 304B may be the above-described ground electrodes or fixed electrodes having a certain potential.
  • the semiconductor circuit 34 (for example, the semiconductor integrated circuit 50 and the high-frequency amplification active part 44A) of the first semiconductor element 22 is configured by a so-called face-down facing the wiring board 12.
  • the semiconductor device 300 of the fourth embodiment As described above, according to the semiconductor device 300 of the fourth embodiment, the same effects as those of the semiconductor device 10 of the first embodiment can be obtained. However, the semiconductor device 300 according to the fourth embodiment further has the following effects compared to the first embodiment.
  • the first semiconductor element 22 and the wiring substrate 12 are flip-chip connected, so that the back surface (the main surface on the second semiconductor element 24 side) of the first semiconductor element 22 is formed.
  • the wire bonding pads 46A, 46B, 46C and 46D and the wires 48A, 48B, 48C and 48D are not necessary.
  • the size of the second semiconductor element 24 dedicated to shielding against electromagnetic waves is not affected by the unnecessary configuration, and the second semiconductor element 24 is bonded so as to cover the first semiconductor elements 22, thereby shielding the electromagnetic waves. Can be further improved.
  • FIG. 7A is a top view of the semiconductor device 400 according to the fifth embodiment of the present invention.
  • 7B is a cross-sectional perspective view taken along the line EE of FIG. 7A.
  • the semiconductor device 400 according to the fifth embodiment is the same as the semiconductor device 10 according to the first embodiment except for the configuration described below.
  • the semiconductor device 400 does not have the wire bonding pad 40 or the wire 42 described in the first embodiment.
  • the semiconductor device 400 includes the third semiconductor element 402 on the surface (the main surface on the stacking direction T side) of the second semiconductor element 24 described in the first embodiment.
  • the third semiconductor element 402 is bonded to the second semiconductor element 24 via an insulating adhesive 404.
  • the third semiconductor element 402 has a rectangular flat plate shape that is long in the lateral direction S of the substrate. Further, the third semiconductor element 402 includes a semiconductor circuit 34 as shown in FIG. 2, similarly to the first semiconductor element 22.
  • the semiconductor circuit 34 of the third semiconductor element 402 is connected via a wire bonding pad or wire formed on the surface side of the third semiconductor element 402, the wire bonding pads 14A, 14B, 14C, 14D, or other pads. , And conduct to the element part 12E. Further, although not shown, the semiconductor circuit 34 of the third semiconductor element 402 includes wire bonding pads and wires, wire bonding pads 46A, 46B, 46C, 46D or other pads formed on the surface side of the third semiconductor element 402. Accordingly, the first semiconductor element 22 is also conducted.
  • the semiconductor device 400 of the fifth embodiment As described above, according to the semiconductor device 400 of the fifth embodiment, the same effects as those of the semiconductor device 10 of the first embodiment can be obtained. However, the semiconductor device 400 according to the fifth embodiment further has the following effects compared to the first embodiment.
  • the second semiconductor element 24 functions as a spacer between the first semiconductor element 22 and the third semiconductor element 402 even when the third semiconductor element 402 is included. In addition to fulfilling the function, it functions as an electromagnetic wave shield. Therefore, the semiconductor device 400 can be both reduced in size and multifunctional.
  • FIG. 8A is a top view of the semiconductor device 500 according to the sixth embodiment of the present invention.
  • 8B is a cross-sectional perspective view taken along the line FF in FIG. 8A.
  • the semiconductor device 500 according to the sixth embodiment is the same as the semiconductor device 400 according to the fifth embodiment except for the configuration described below.
  • the semiconductor device 500 does not have the wire bonding pad 18A.
  • the semiconductor device 500 has a wire bonding pad 502 instead of the wire bonding pad 18A.
  • the wire bonding pad 502 is electrically connected to a fixed potential electrode (not shown) through the element portion 12E.
  • the wire bonding pad 502 and the wire bonding pad 70A of the second semiconductor element 24 are electrically connected via the wire 72A.
  • a wire bonding pad 504 is provided next to the wire bonding pad 70A in the second semiconductor element 24.
  • the wire bonding pad 504 is electrically connected to the wire bonding pad 70A.
  • a wire bonding pad 506 that is electrically connected to the semiconductor circuit 34 of the third semiconductor element 402 is provided on the surface of the third semiconductor element 402 (the main surface on the stacking direction T side).
  • the wire bonding pad 506 is electrically connected to the wire bonding pad 504 through the wire 508.
  • the semiconductor circuit 34 of the third semiconductor element 402 is electrically connected to a fixed potential electrode (not shown).
  • the wire bonding pad 504, the wire bonding pads 506 and 70A, and the wire bonding pad 70B are not electrically connected. Accordingly, the wire bonding pads 506 and 70A can be classified, for example, to obtain a fixed potential, and the wire bonding pads 70B can obtain a ground potential.
  • the semiconductor device 500 of the sixth embodiment As described above, according to the semiconductor device 500 of the sixth embodiment, the same effects as those of the semiconductor device 400 of the fifth embodiment can be obtained. However, the semiconductor device 500 according to the sixth embodiment further has the following effects compared to the fifth embodiment.
  • the second semiconductor element 24 can control different electrodes.
  • the two wires 508 and 72A are connected via the second semiconductor element 24, so that the connection is made with only one wire.
  • the wire flow can be reduced when the semiconductor device 500 is sealed.
  • FIG. 9 is a cross-sectional perspective view of a semiconductor device 600 according to the seventh embodiment of the present invention.
  • the semiconductor device 600 according to the seventh embodiment is the same as the semiconductor device 10 according to the first embodiment except for the configuration described below.
  • the magnetic thin film 602 is overlaid on the second semiconductor element 24 via an adhesive or the like (not shown). Specifically, the magnetic thin film 602 is provided, for example, on the upper surface of the protective layer 68 of the second semiconductor element 24 shown in FIG. 3 by a coating method, a sputtering method, or the like.
  • the magnetic thin film 602 is, for example, a CoZrNb thin film, a NiFe thin film, a CoZrO thin film, a NiZn ferrite thin film, a Ba 2 Zn 2 Fe 2 O 22 thin film, or the like.
  • the magnetic thin film 602 may be made of only a magnetic material, or may be made of a magnetic material and a resin.
  • the semiconductor device 600 of the seventh embodiment As described above, according to the semiconductor device 600 of the seventh embodiment, the same effects as those of the semiconductor device 10 of the first embodiment can be obtained. However, the semiconductor device 600 according to the seventh embodiment is different from the first embodiment in the following effects.
  • the shielding effect becomes higher.
  • the first to seventh embodiments are for the purpose of facilitating understanding of the present invention, and are not intended to limit the present invention.
  • the present invention can be changed / improved without departing from the spirit thereof, and the present invention includes equivalents thereof.
  • the arrangement of the high-frequency amplification active portions 44A, 44B, 44C, and 44D is not limited to the arrangement shown in FIG. 1, and may be a dense arrangement at the center of the substrate, a cross-shaped arrangement, or the like.
  • the high frequency amplification active portions 44 ⁇ / b> A, 44 ⁇ / b> B, 44 ⁇ / b> C, 44 ⁇ / b> D may be provided inside the semiconductor device 10 outside the first semiconductor element 22. Further, it may be provided outside the semiconductor device 10.
  • the number of high-frequency amplification active units is not limited to four, and may be one or two.
  • a high-frequency circuit for example, a transmission line, a high-frequency switch, an attenuator, a DC block, a bias tee, an impedance converter, a distribution, in addition to the high-frequency amplification active units 44A, 44B, 44C, 44D.
  • a high-frequency circuit such as a vessel or a balun may be provided.
  • a front view is a flat plate with a square shape. It may be a shape.
  • the second semiconductor element 24 covers the semiconductor integrated circuit 50 of the first semiconductor element 22, but the second semiconductor element 24 does not cover the semiconductor integrated circuit 50. Also good. Furthermore, although the case where the semiconductor integrated circuit 50 is provided in the central portion of the substrate has been described, the arrangement of the semiconductor circuit is not particularly limited, and may be provided, for example, at the end of the first semiconductor element 22.
  • the semiconductor circuit 34 shown in FIG. also good.
  • the wire bonding pads 46A, 46B, 46C, 46D and the semiconductor circuit 34 of the second semiconductor element 24 are provided on the opposite side of the semiconductor substrate 60 of the second semiconductor element 24 from the first semiconductor element 22.
  • the so-called face-up configuration is adopted.
  • the semiconductor circuit 34 of the second semiconductor element 24 has a face-up configuration, it does not face the semiconductor circuit 34 of the first semiconductor element 22 and the wires 72A and 72B do not get in the way. Therefore, the second semiconductor element 24 can be reduced in size.
  • the third semiconductor element 402 is provided on the surface of the second semiconductor element 24 has been described.
  • the spacer and the electromagnetic wave shielding function are provided on the surface of the third semiconductor element 402.
  • a further semiconductor element may be provided through an element similar to the second semiconductor element 24 that fulfills the above. That is, a plurality of first semiconductor elements 22 and a plurality of second semiconductor elements 24 may be alternately stacked on the wiring board 12 in the stacking direction T.
  • the second semiconductor elements 24 have a plurality of second semiconductor elements 24 in which the lengthwise directions thereof are alternately different (for example, 90 degrees are different). It is preferable to do so.
  • the metal body of the second semiconductor element 24 that generates the electromagnetic wave shielding function is the through electrode 64
  • the metal wiring 66 or other metal body may be used.
  • the semiconductor device 10 is used for a communication device.
  • the semiconductor device 10 may be used for another device such as a measuring instrument such as a TDR (Time Domain Domain Reflectometry) device.
  • TDR Time Domain Domain Reflectometry
  • the magnetic thin film 602 may be provided between the first semiconductor element 22 and the second semiconductor element 24.
  • Two semiconductor elements 24 may be provided so as to surround the whole.
  • the magnetic thin film 602 may be provided in the second semiconductor element.
  • the seventh embodiment can also be applied to the second to sixth embodiments other than the first embodiment.

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Abstract

　電磁波に対するシールド効果を向上させる。半導体装置（１０）は、素子部（１２Ｅ）及び固定電位電極（１８Ａ，１８Ｂ）が形成された配線基板（１２）と、配線基板（１２）に設けられ、素子部（１２Ｅ）と導通した半導体回路（３４）を有する第１半導体素子（２２）と、第１半導体素子（２２）と非導通で且つ固定電位電極（１８Ａ，１８Ｂ）と導通した金属体、及び前記金属体と接する半導体を有し、第１半導体素子（２２）に絶縁性接着材（５２）を介して接合された第２半導体素子（２４）と、を有する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来から、電磁波ノイズ対策のために電磁波シールド部材を設けた半導体装置が知られている。
　例えば特許文献１には、半導体素子とこの半導体素子を封止する樹脂の間に、固定電位電極と非導通の金属体を含んだ電磁波シールド樹脂部を設けた半導体装置が開示されている。
　また上記固定電位電極に関し、特許文献２には、導体を有する基板上に設けられた第１半導体素子と、この第１半導体素子と電極を介して接合された第２半導体素子とを有し、第２半導体素子の背面電極を基板の導体と導通させた半導体装置が開示されている。
特開２００７－２８７９３７号公報 特開平５－０１３６６３号公報
　しかしながら、特許文献１の半導体装置では、金属体が固定電位電極と非導通なため、電磁波等の影響で金属体の電位が不安定となり、電磁波シールド樹脂部における電磁波に対するシールド効果が劣化する場合がある。
　また特許文献２の半導体装置では、第２半導体素子の背面電極が基板の導体と導通しているため、この背面電極が電磁波に対するシールド効果を発揮する可能性があるものの、第２半導体素子が第１半導体素子と電極で接合されている。このため、第１半導体素子の不確定な電位変化が電極を介して第２半導体素子に伝わってしまう。この結果、上記不確定な電位変化がノイズとして背面電極の電位に影響を与えてしまい、電磁波に対するシールド効果が劣化する場合がある。
　本発明はこのような事情に鑑みてなされたものであり、半導体装置において、電磁波に対するシールド効果を向上させることを目的とする。
　本発明の一側面に係る半導体装置は、素子部及び固定電位電極が形成された配線基板と、前記配線基板に設けられ、前記素子部と導通した半導体回路を有する第１半導体素子と、前記第１半導体素子と非導通で且つ前記固定電位電極と導通した金属体、及び前記金属体と接する半導体を有し、前記第１半導体素子に絶縁性接着材を介して接着された第２半導体素子と、を有する。
　本発明によれば、半導体装置において、電磁波に対するシールド効果を向上させることが可能となる。
本発明の第１実施形態に係る半導体装置の上面図である。 図１ＡのＡ－Ａ矢視断面透視図である。 図１Ｂに示す第１半導体素子内部の一例を示す断面模式図である。 図１Ｂに示す第２半導体素子内部の一例を示す断面模式図である。 本発明の第２実施形態に係る半導体装置の上面図である。 図４ＡのＢ－Ｂ矢視断面透視図である。 本発明の第３実施形態に係る半導体装置の上面図である。 図５ＡのＣ－Ｃ矢視断面透視図である。 本発明の第４実施形態に係る半導体装置の上面図である。 図６ＡのＤ－Ｄ矢視断面透視図である。 本発明の第５実施形態に係る半導体装置の上面図である。 図７ＡのＥ－Ｅ矢視断面透視図である。 本発明の第６実施形態に係る半導体装置の上面図である。 図８ＡのＦ－Ｆ矢視断面透視図である。 本発明の第７実施形態に係る半導体装置の断面透視図である。
　以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。即ち、本発明は、その趣旨を逸脱しない範囲で種々変形（各実施例を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一または類似の部分には同一または類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。
（第１実施形態）
　本発明の第１実施形態に係る半導体装置は、例えば携帯電話、スマートフォンや携帯電話端末、又はそれらの基地局等の通信機器に用いられ、送信段出力（増幅器）チップ等の高周波回路を搭載している。一般的に、情報通信分野における、大量伝送、高速伝送に対する要求は著しく、本要求に応えるためには、高周波化と複数の通信システムを使用するため、高周波回路の集積化が望まれる。一方で、高周波化や高周波回路の集積化をすればするほど、電磁波障害は激しくなる。そこで、本発明の第１実施形態に係る半導体装置では、樹脂封止によりデバイス化、パッケージ化（半導体パッケージ）されると共に、以下の構成を有している。
＜半導体装置の構成＞
　まず、本発明の第１実施形態に係る半導体装置の構成について説明する。図１Ａは、本発明の第１実施形態に係る半導体装置１０の上面図である。また図１Ｂは、図１ＡのＡ－Ａ矢視断面透視図である。
　本発明の第１実施形態に係る半導体装置１０は、積層構造の配線基板１２と、後述する配線基板１２上のものと、を有している。配線基板１２は、矩形平板状で形成されている。このため、配線基板１２における厚み方向の一方の主面は表面１２Ａとなり、厚み方向の他方の主面は裏面１２Ｂとなる。
　配線基板１２の裏面１２Ｂには、半導体装置１０がパッケージ化されたときのパッケージ裏面端子１２Ｃ，１２Ｄが設けられている。
　また、配線基板１２の表面１２Ａや基板内部には、パッケージ裏面端子１２Ｃ，１２Ｄに導通した不図示の表面実装部品や内蔵部品等を含む素子部１２Ｅが形成されている。
　配線基板１２の表面１２Ａには、素子部１２Ｅに導通した４つのワイヤボンディングパッド１４Ａ，１４Ｂ，１４Ｃ，１４Ｄが形成されている。２つのワイヤボンディングパッド１４Ａ，１４Ｂは、基板中央部に対して基板長手方向Ｌの一方側に、基板短手方向Ｓに沿ってそれぞれ形成されている。同様に、残り２つのワイヤボンディングパッド１４Ｃ，１４Ｄは、基板中央部に対して基板長手方向Ｌの他方側に、基板短手方向Ｓに沿ってそれぞれ形成されている。
　また、配線基板１２の表面１２Ａには、素子部１２Ｅに導通した３つのワイヤボンディングパッド１６Ａ，１６Ｂ，１６Ｃが形成されている。ワイヤボンディングパッド１６Ａ，１６Ｂは、基板中央部に対して基板短手方向Ｓの一方側に、基板長手方向Ｌに沿ってそれぞれ形成されている。ワイヤボンディングパッド１６Ｃは、基板中央部に対して基板短手方向Ｓの他方側に形成されている。
　さらに、配線基板１２の表面１２Ａには、後述するダイパッド２０に接着されて導通した固定電位電極（接地電極）としての３つのワイヤボンディングパッド１８Ａ，１８Ｂ，１８Ｃが形成されている。２つのワイヤボンディングパッド１８Ａ，１８Ｂは、基板中央部に対して基板長手方向Ｌの一方側と他方側に形成されている。残り１つのワイヤボンディングパッド１８Ｃは、基板中央部に対して基板短手方向Ｓの一方側に、ワイヤボンディングパッド１６Ａ，１６Ｂと並んで形成されている。
　配線基板１２の表面１２Ａにおける基板中央部には、ダイパッド２０が設けられている。ダイパッド２０は、基板短手方向Ｓに長い矩形平板形状であり、４つのワイヤボンディングパッド１４Ａ，１４Ｂ，１４Ｃ，１４Ｄや３つのワイヤボンディングパッド１６Ａ，１６Ｂ，１６Ｃに囲まれている。
　このダイパッド２０は、配線基板１２内の図示しないビアや配線を介してパッケージ裏面端子１２Ｄに接続され、裏面端子１２Ｄを介して、実装グラウンド電位の端子に接続され、接地される。
　ダイパッド２０における配線基板１２の反対側の主面（表面）には、上方向（積層方向Ｔ）に向かって第１半導体素子２２と第２半導体素子２４が順に積層されている。
　第１半導体素子２２は、ダイパッド２０の表面に接着剤２６を介して接着されている。この第１半導体素子２２は、基板短手方向Sに長い矩形平板形状である。なお、ワイヤボンディングパッド１４Ａ，１４Ｂ，１４Ｃ，１４Ｄやワイヤボンディングパッド１８Ａ，１８Ｂの周囲には、レジスト１５を設けた方が好ましい。また、接着材２６としてＡｇペースト等拡散し易い材質を用いる場合は、ダイパッド２０の周囲にレジスト１５Ａを設けた方が好ましい。ただし、接着材２６としてダイアタッチフィルムを用いる場合は、レジスト１５Ａはなくてもよい。
　図２は、図１Ｂに示す第１半導体素子２２内部の一例を示す断面模式図である。
　例えば図２に示すように、第１半導体素子２２の内部では、半導体基板２５上に形成された、ＮＭＯＳ（ｎ－ＣｈａｎｎｅｌＭｅｔａｌ－Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）２６やＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）容量２８、ゲート抵抗３０、又はインダクタ３２等を含むアナログ回路やデジタル回路で構成された半導体回路３４が形成されている。この半導体回路３４は、配線基板１２にある素子部１２Ｅと導通している。特に、ＮＭＯＳ２６のソース領域には、第１半導体素子２２の表面電極と半導体基板２５の裏面にある本図面では図示されていない裏面電極とを導通させる貫通電極２６Ａを形成する。高周波送信段出力部を有する半導体装置は放熱性、寄生抵抗低減などの目的で貫通電極を用いている。なお、ＮＭＯＳ２６等の半導体回路３４の説明は省略する。
　図１Ａ及び図１Ｂに戻って、積層方向Ｔ側の第１半導体素子２２の主面（表面）側には、ワイヤボンディングパッド３６Ａ，３６Ｂ，３６Ｃが形成されている。２つのワイヤボンディングパッド３６Ａ，３６Ｂは、基板中央部に対して基板短手方向Ｓの一方側に、基板長手方向Ｌに沿ってそれぞれ形成されている。ワイヤボンディングパッド３６Ｃは、基板中央部に対して基板短手方向Ｓの他方側に形成されている。各ワイヤボンディングパッド３６Ａ，３６Ｂ，３６Ｃは、それぞれワイヤ３８Ａ，３８Ｂ，３８Ｃを介して、対応するワイヤボンディングパッド１６Ａ，１６Ｂ，１６Ｃと導通している。これにより、後述する半導体集積回路５０等が、配線基板１２にある素子部１２Ｅと導通する。
　第１半導体素子２２の表面側で基板短手方向の一方側端部には、ワイヤボンディングパッド（裏面電極）４０が形成されている。ワイヤボンディングパッド４０は、ワイヤ４２を介して、接地電極としてのワイヤボンディングパッド１８Ｃと導通している。これにより、ワイヤボンディングパッド４０の接地がとれる。ここで、素子部１２Ｅは携帯端末等の製品動作時に出力が増大するため、後述する高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄが高周波動作するのと同時に発熱する。そこで、第１半導体素子２２の熱暴走を回避するために、半導体装置１０外部へ放熱する経路を設ける。このように、パッケージ裏面端子１２Ｃへ最短となるように経路を設計することにより、第１半導体素子２２のワイヤボンディングパッド（裏面電極）４０の接地を取っている。
　第１半導体素子２２の表面側で第１半導体素子２２の４隅には、それぞれ半導体回路３４及び高周波回路としての高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄが形成されている。すなわち、２つの高周波増幅能動部４４Ａ，４４Ｂは、基板中央部に対して基板長手方向Ｌの一方側に、基板短手方向Ｓに沿ってそれぞれ形成されている。同様に、残り２つの高周波増幅能動部４４Ｃ，４４Ｄは、基板中央部に対して基板長手方向Ｌの他方側に、基板短手方向Ｓに沿ってそれぞれ形成されている。
　各高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄの隣には、それぞれワイヤボンディングパッド４６Ａ，４６Ｂ，４６Ｃ，４６Ｄが形成され、各高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄが、それぞれ対応するワイヤボンディングパッド４６Ａ，４６Ｂ，４６Ｃ，４６Ｄと導通している。各ワイヤボンディングパッド４６Ａ，４６Ｂ，４６Ｃ，４６Ｄは、それぞれワイヤ４８Ａ，４８Ｂ，４８Ｃ，４８Ｄを介して、対応するワイヤボンディングパッド１４Ａ，１４Ｂ，１４Ｃ，１４Ｄと導通している。これにより、各高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、配線基板１２にある素子部１２Ｅと導通する。
　第１半導体素子２２の表面側で第１半導体素子２２の中央部には、半導体回路３４としての制御回路やインターフェース回路、ロジック回路等の半導体集積回路５０が形成されている。この半導体集積回路５０は、各高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄに囲まれている。なお、各高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、寄生抵抗、寄生インダクタンスを少なくして、効率を確保するため、半導体集積回路５０の外周に配置されている。
　第１半導体素子２２の表面には、熱圧着されたダイアタッチフィルムや樹脂ペースト等の絶縁性接着材５２を介して、第２半導体素子２４が接着されている。
　この第２半導体素子２４は、基板長手方向Ｌに長い矩形平板形状であり、基板短手方向Ｓに長い第１半導体素子２２と基板中央部で重なるが、その延伸方向（長さ方向）が約９０度異なっている。これにより、第２半導体素子２４は、高周波増幅能動部４４Ａと高周波増幅能動部４４Ｂとの間、及び、高周波増幅能動部４４Ｃと高周波増幅能動部４４Ｄとの間を遮断するように設けられる。
　第２半導体素子２４内には、図２に示すような半導体回路３４が形成されていてもよいが、形成されていなくてもよい。本実施形態では、第２半導体素子２４内に半導体回路が形成されていない場合を説明する。
　図３は、図１Ｂに示す第２半導体素子２４内部の一例を示す断面模式図である。
　第２半導体素子２４は、例えば図３に示すように、ＳｉやＧａＡｓ，ＳｉＧｅ，ＳｉＣなどで構成された半導体基板６０を有している。この半導体基板６０上には、絶縁層６２が形成されている。絶縁層６２内には、電磁波をシールドする金属体としての単数又は複数の貫通電極６４や単数又は複数のメタル配線６６が形成されている。これら貫通電極６４やメタル配線６６はそれぞれ導通している。メタル配線６６の少なくとも１つは、絶縁層６２の上部表面に設けられている。そして、上部表面に設けられたメタル配線６６の基板長手方向Ｌ両端部は露出し、それ以外は、保護層６８で覆われている。両端部に露出したメタル配線６６は、図１Ａ及び図１Ｂに示す、それぞれワイヤボンディングパッド７０Ａ，７０Ｂとなる。
　図１Ａ及び図１Ｂに戻って、ワイヤボンディングパッド７０Ａ，７０Ｂは、それぞれワイヤ７２Ａ，７２Ｂを介して、対応する接地電極としてのワイヤボンディングパッド１８Ａ，１８Ｂと導通している。これにより、ワイヤボンディングパッド７０Ａ，７０Ｂの接地がとれ、ワイヤボンディングパッド７０Ａ，７０Ｂに導通する金属体としての貫通電極６４も接地がとれる。
＜作用＞
　次に、本発明の第１実施形態に係る半導体装置１０の作用について説明するが、その前に比較例としての、特許文献１の半導体装置と特許文献２の半導体装置について簡単に説明する。
　特許文献１の半導体装置は、固定電位電極と非導通の金属体を含んだ電磁波シールド樹脂部を有している。しかしながら、金属体が固定電位電極と非導通なため、電磁波等の影響で金属体の電位が不安定となり、電磁波シールド樹脂部における電磁波に対するシールド効果が劣化する場合がある。
　また、特許文献２の半導体装置は、導体を有する基板上に設けられた第１半導体素子と、この第１半導体素子と電極を介して接合され、背面電極を導体と導通させた第２半導体素子とを有している。特許文献２の半導体装置では、第２半導体素子の背面電極が基板の導体と導通しているため、この背面電極が電磁波に対するシールド効果を発揮する可能性がある。しかしながら、第１半導体素子は半導体回路や高周波回路を含み、これらの回路の動作時には不確定な電位変化が生じる場合がある。そして、第２半導体素子が第１半導体素子と電極を介して導通しているため、第１半導体素子の上記不確定な電位変化が電極を介して第２半導体素子に伝わってしまう。この結果、上記不確定な電位変化がノイズとして背面電極の電位に影響を与えてしまい、電磁波に対するシールド効果が劣化する場合がある。
　これに対し、本第１実施形態に係る半導体装置１０では、第２半導体素子２４は、金属体としての貫通電極６４を有しているため、電磁波に対するシールド効果を発揮する。そして、この貫通電極６４は、接地電極としてのワイヤボンディングパッド１８Ａ，１８Ｂと導通することにより接地がとれている。したがって、本第１実施形態に係る半導体装置１０によれば、貫通電極６４の電位がほぼ一定となり、特許文献１の半導体装置に比べて、貫通電極６４を有する第２半導体素子２４における電磁波に対するシールド効果が向上する。
　また、本第１実施形態に係る半導体装置１０では、第２半導体素子２４が第１半導体素子２２に絶縁性接着材５２を介して接着され、第２半導体素子２４の貫通電極６４が第１半導体素子と非導通である。したがって、本第１実施形態に係る半導体装置１０によれば、特許文献２の半導体装置に比べて、第１半導体素子２２の不確定な電位変化が第２半導体素子に伝わることが抑制される。この結果、上記不確定な電位変化がノイズとして貫通電極６４の電位に影響を与えることも抑制されるので、電磁波に対するシールド効果が向上する。
　なお、先にも述べたが、第２半導体素子２４は、上記構成及び作用により電磁波に対するシールド専用の半導体素子となるため、図３に示すように第２半導体素子２４内には半導体回路が形成されていなくてもよい。したがって、本第１実施形態の「第２半導体素子」とは、トランジスタやダイオード、発光ダイオード等の半導体回路を含む狭義の半導体素子ではなく、半導体回路の有無に係らず半導体と金属体を含む広義の半導体素子である。なお、第１半導体素子２２が発熱した場合でも、第１半導体素子２２の材料が第２半導体素子２４と同一の材料であるとき、熱膨張係数が互いに同じであるため、素子間に応力が発生し難く、破損を抑制できる。
　また、本第１実施形態に係る半導体装置１０では、第１半導体素子２２の半導体回路３４は、４つの高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄを有し、第２半導体素子２４は、４つの高周波増幅能動部のうち２つの高周波増幅能動部４４Ａ，４４Ｃとその他２つの高周波増幅能動部４４Ｂ，４４Ｄとの間に設けられている。このため、各高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄから発生する電磁波が、第２半導体素子２４によりシールド（吸収又は減衰）される。したがって、本第１実施形態に係る半導体装置１０によれば、高周波増幅能動部４４Ａと高周波増幅能動部４４Ｂの間の高周波による相互干渉と、高周波増幅能動部４４Ｃと高周波増幅能動部４４Ｄの間の高周波による相互干渉と、が抑制される。
　また、本第１実施形態に係る半導体装置１０では、第２半導体素子２４は、第１半導体素子２２における電磁波の発生し易い半導体集積回路５０を覆うように第１半導体素子２２に接合されている。このため、本第１実施形態に係る半導体装置１０によれば、第２半導体素子２４が、半導体集積回路５０から発生する電磁波を外部に漏れ出ることを抑制することができる。
　また、本第１実施形態に係る半導体装置１０によれば、第１半導体素子２４がダイパッド２０に接着されているので、第１半導体素子２４の放熱性が高くなる。
　また、本第１実施形態に係る半導体装置１０によれば、金属体としての貫通電極６４と導通した２つのワイヤボンディングパッド１８Ａ，１８Ｂは、ダイパッド２０に導通した接地電極である。このため、本第１実施形態に係る半導体装置１０によれば、貫通電極６４の接地がとれて、第２半導体素子２４における電磁波に対するシールド効果が向上する。
　また、本第１実施形態に係る半導体装置１０によれば、貫通電極６４が配線基板１２の素子部１２Ｅと非導通であるため、素子部１２Ｅの不確定な電位変化が第２半導体素子に伝わることが抑制される。この結果、上記不確定な電位変化がノイズとして貫通電極６４の電位に影響を与えることも抑制されるので、電磁波に対するシールド効果が向上する。
（第２実施形態）
　次に、本発明の第２実施形態に係る半導体装置について説明する。
　図４Ａは、本発明の第２実施形態に係る半導体装置１００の上面図である。また図４Ｂは、図４ＡのＢ－Ｂ矢視断面透視図である。
　本第２実施形態に係る半導体装置１００は、以下に説明する構成を除いて第１実施形態に係る半導体装置１０と同様である。
　この半導体装置１００は、第１実施形態で説明したワイヤボンディングパッド１８Ｂ，１８Ｃ，４０，７０Ｂや、ワイヤ７２Ｂ，４２を有していない。
　一方で半導体装置１００は、第１実施形態で説明した第２半導体素子２４の代わりに、第２半導体素子１０２を有している。
　この第２半導体素子１０２は、絶縁性接着材５２を介して第１半導体素子２２の表面に接着されている。第２半導体素子１０２は、基板短手方向Ｓに長い矩形平板形状であり、基板短手方向Ｓに長い第１半導体素子２２とほぼ重なっており、その延伸方向（長さ方向）がほぼ同じとなっている。これにより、第２半導体素子１０２は、高周波増幅能動部４４Ａと高周波増幅能動部４４Ｃとの間、及び、高周波増幅能動部４４Ｂと高周波増幅能動部４４Ｄとの間を遮断するように設けられる。
　第２半導体素子１０２内には、半導体回路は形成されておらず、図３と同様に、半導体基板６０と、貫通電極６４と、この貫通電極６４に導通したワイヤボンディングパッド７０Ａが形成されている。このワイヤボンディングパッド７０Ａは、ワイヤ７２Ａを介して、対応する接地電極としてのワイヤボンディングパッド１８Ａと導通している。これにより、ワイヤボンディングパッド７０Ａの接地がとれ、ワイヤボンディングパッド７０Ａに導通する金属体としての貫通電極６４も接地がとれる。
　以上、本第２実施形態に係る半導体装置１００によれば、第１実施形態の半導体装置１０と同様の効果が得られる。ただし、本第２実施形態に係る半導体装置１００は、第１実施形態に比べ、以下の効果が異なる。
　第１実施形態に係る半導体装置１０では、高周波増幅能動部４４Ａと高周波増幅能動部４４Ｃの間の高周波による相互干渉と、高周波増幅能動部４４Ｂと高周波増幅能動部４４Ｄの間の高周波による相互干渉と、が抑制される場合を説明した。
　一方で、本第２実施形態に係る半導体装置１００では、第２半導体素子２４は、４つの高周波増幅能動部のうち２つの高周波増幅能動部４４Ａ，４４Ｂとその他２つの高周波増幅能動部４４Ｃ，４４Ｄとの間に設けられている。このため、各高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄから発生する電磁波が、第２半導体素子２４によりシールド（吸収又は減衰）される。したがって、本第２実施形態に係る半導体装置１０によれば、高周波増幅能動部４４Ａと高周波増幅能動部４４Ｃの間の高周波による相互干渉と、高周波増幅能動部４４Ｂと高周波増幅能動部４４Ｄの間の高周波による相互干渉と、が抑制される。
　また、第２実施形態のように、ワイヤボンディングパッド４０とワイヤボンディングパッド１８Ｃはなくてもよく、第１半導体素子２２を配線基板１２のダイパッド２０で接地をとらなくてもよい。
（第３実施形態）
　次に、本発明の第３実施形態に係る半導体装置について説明する。
　図５Ａは、本発明の第３実施形態に係る半導体装置２００の上面図である。また図５Ｂは、図５ＡのＣ－Ｃ矢視断面透視図である。
　本第３実施形態に係る半導体装置２００は、以下に説明する構成を除いて第１実施形態に係る半導体装置１０と同様である。
　この半導体装置２００は、第１実施形態で説明したワイヤボンディングパッド１８Ａ，１８Ｂ，１８Ｃ，４０，７０Ａや、ワイヤ７２Ａ，４２を有していない。
　一方で半導体装置２００は、第１実施形態で説明したワイヤボンディングパッド１８Ｂの代わりに、ワイヤボンディングパッド２０２を有している。
　ワイヤボンディングパッド２０２は、ダイパッド２０と接続されておらず、接地がとられていない。その代わり、素子部１２Ｅを介してパッケージ裏面端子１２Ｃと導通して、半導体装置２００外部の図示しないある電位を持った固定電位電極と導通する。これにより、ワイヤボンディングパッド２０２と導通する貫通電極６４も固定電位電極と導通する。
　以上、本第３実施形態に係る半導体装置２００によれば、第１実施形態の半導体装置１０と同様の効果が得られる。ただし、本第３実施形態に係る半導体装置２００は、第１実施形態に比べ、以下の効果が異なる。
　第３実施形態に係る半導体装置２００によれば、貫通電極６４が接地電極ではなく、ある電位を持った固定電位電極と導通する。このため、高周波増幅能動部間の相互干渉を抑制する際のバイアス変更が必要なときに対応が可能となる。
　なお、電磁波シールド専用の第２半導体素子２４の貫通電極６４が配線基板１２の素子部１２Ｅと導通するため、素子部１２Ｅの不確定な電位変化がノイズとして貫通電極６４の電位に影響を与える恐れがある。したがって、シールド効果をより向上する観点からは、固定電位電極として第１実施形態で説明した接地電極（ワイヤボンディングパッド１８Ａ，１８Ｂ）を用いる方が好ましい。ただし、第２半導体素子２４の貫通電極６４が第１半導体素子２２の半導体回路３４と導通する場合と、配線基板１２の素子部１２Ｅと導通する場合とを比べると、第２半導体素子２４の貫通電極６４が配線基板１２の素子部１２Ｅと導通する方が、距離がより遠いため、貫通電極６４は不確定な電位変化の影響を受け難い。
（第４実施形態）
　次に、本発明の第４実施形態に係る半導体装置について説明する。
　図６Ａは、本発明の第４実施形態に係る半導体装置３００の上面図である。また図６Ｂは、図６ＡのＤ－Ｄ矢視断面透視図である。
　本第４実施形態に係る半導体装置３００は、以下に説明する構成を除いて第１実施形態に係る半導体装置１０と同様である。
　この半導体装置３００は、第１実施形態で説明したダイパッド２０やワイヤボンディングパッド１８Ａ，１８Ｂ，１８Ｃ，４０，４６Ａ，４６Ｂ，４６Ｃ，４６Ｄ、ワイヤ４２，４８Ａ，４８Ｂ，４８Ｃ，４８Ｄを有していない。また、第１半導体素子２２の半導体回路３４（例えば半導体集積回路５０や高周波増幅能動部４４Ａ等）が主に所謂フェイスアップで構成されていない。
　一方で半導体装置３００は、第１実施形態で説明したダイパッド２０やワイヤボンディングパッド４６Ａ，４６Ｂ，４６Ｃ，４６Ｄ、ワイヤ４８Ａ，４８Ｂ，４８Ｃ，４８Ｄの代わりに、例えば９つのバンプ３０２Ａ，３０２Ｂ，３０２Ｃ，３０２Ｄ，３０２Ｅ，３０２Ｆ，３０２Ｇ，３０２Ｈ，３０２Ｉを有している。
　この９つのバンプ３０２Ａ，３０２Ｂ，３０２Ｃ，３０２Ｄ，３０２Ｅ，３０２Ｆ，３０２Ｇ，３０２Ｈ，３０２Ｉは、第１半導体素子２２と配線基板１２との間に設けられている。そして、９つのバンプ３０２Ａ，３０２Ｂ，３０２Ｃ，３０２Ｄ，３０２Ｅ，３０２Ｆ，３０２Ｇ，３０２Ｈ，３０２Ｉのうち例えば４つのバンプ３０２Ａ，３０２Ｃ，３０２Ｇ，３０２Ｉが第１半導体素子２２の四隅に配置され、残り５つのバンプ３０２Ｂや３０２Ｄ，３０２Ｅ，３０２Ｆ，３０２Ｈがバンプ３０２Ａとバンプ３０２Ｅの間や、バンプ３０２Ｂとバンプ３０２Ｆの間、バンプ３０２Ｂや３０２Ｄ，３０２Ｆ，３０２Ｈの間に配置される。
　第１半導体素子２２と配線基板１２は、これら９つのバンプ３０２Ａ，３０２Ｂ，３０２Ｃ，３０２Ｄ，３０２Ｅ，３０２Ｆ，３０２Ｇ，３０２Ｈ，３０２Ｉにより接続されて導通している（フリップチップ接続されている。）。
　また、半導体装置３００は、第１実施形態で説明したワイヤボンディングパッド１８Ａ，１８Ｂの代わりに、ダイパッド２０に接着されていないワイヤボンディングパッド３０４Ａ，３０４Ｂを有している。そして、第２半導体素子２４のワイヤボンディングパッド７０Ａ，７０Ｂは、ワイヤ７２Ａ，７２Ｂを介して、これらワイヤボンディングパッド３０４Ａ，３０４Ｂに導通している。これらワイヤボンディングパッド３０４Ａ，３０４Ｂは、上述した接地電極であってもよいし、ある電位を持った固定電極であってもよい。
　また、第１半導体素子２２の半導体回路３４（例えば半導体集積回路５０や高周波増幅能動部４４Ａ等）は、配線基板１２と対向させた所謂フェイスダウンで構成されている。
　以上、本第４実施形態に係る半導体装置３００によれば、第１実施形態の半導体装置１０と同様の効果が得られる。ただし、本第４実施形態に係る半導体装置３００は、第１実施形態に比べ、さらに以下の効果を有する。
　第４実施形態に係る半導体装置３００によれば、第１半導体素子２２と配線基板１２をフリップチップ接続させることにより、第１半導体素子２２の裏面（第２半導体素子２４側の主面）には、ワイヤボンディングパッド４６Ａ，４６Ｂ，４６Ｃ，４６Ｄやワイヤ４８Ａ，４８Ｂ，４８Ｃ，４８Ｄが不要となる。この結果、電磁波に対するシールド専用の第２半導体素子２４のサイズが、上記不要となった構成に影響されず、第１半導体素子２２を覆うように第２半導体素子２４を接着し、電磁波に対するシールド効果をより向上させることができる。
（第５実施形態）
　次に、本発明の第５実施形態に係る半導体装置について説明する。
　図７Ａは、本発明の第５実施形態に係る半導体装置４００の上面図である。また図７Ｂは、図７ＡのＥ－Ｅ矢視断面透視図である。
　本第５実施形態に係る半導体装置４００は、以下に説明する構成を除いて第１実施形態に係る半導体装置１０と同様である。
　この半導体装置４００は、第１実施形態で説明したワイヤボンディングパッド４０やワイヤ４２を有していない。
　一方で半導体装置４００は、第１実施形態で説明した第２半導体素子２４の表面（積層方向Ｔ側の主面）に、第３半導体素子４０２を有している。
　第３半導体素子４０２は、絶縁性接着材４０４を介して、第２半導体素子２４と接着されている。この第３半導体素子４０２は、基板短手方向Ｓに長い矩形平板形状である。また、第３半導体素子４０２は、第１半導体素子２２と同様に、図２に示すような半導体回路３４を有している。
　第３半導体素子４０２の半導体回路３４は、図示しないが、第３半導体素子４０２の表面側に形成されたワイヤボンディングパッドやワイヤ、ワイヤボンディングパッド１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ又は他のパッドを介して、素子部１２Ｅに導通する。また、第３半導体素子４０２の半導体回路３４は、図示しないが、第３半導体素子４０２の表面側に形成されたワイヤボンディングパッドやワイヤ、ワイヤボンディングパッド４６Ａ，４６Ｂ，４６Ｃ，４６Ｄ又は他のパッドを介して、第１半導体素子２２にも導通する。
　以上、本第５実施形態に係る半導体装置４００によれば、第１実施形態の半導体装置１０と同様の効果が得られる。ただし、本第５実施形態に係る半導体装置４００は、第１実施形態に比べ、さらに以下の効果を有する。
　第５実施形態に係る半導体装置４００によれば、第３半導体素子４０２を有する場合であっても、第２半導体素子２４が第１半導体素子２２と第３半導体素子４０２の間のスペーサとしての機能を果たすことに加えて、電磁波シールドの機能を果たす。したがって、半導体装置４００の小型化と多機能化を両立させることができる。
（第６実施形態）
　次に、本発明の第６実施形態に係る半導体装置について説明する。
　図８Ａは、本発明の第６実施形態に係る半導体装置５００の上面図である。また図８Ｂは、図８ＡのＦ－Ｆ矢視断面透視図である。
　本第６実施形態に係る半導体装置５００は、以下に説明する構成を除いて第５実施形態に係る半導体装置４００と同様である。
　半導体装置５００は、ワイヤボンディングパッド１８Ａを有していない。
　一方で半導体装置５００は、ワイヤボンディングパッド１８Ａの代わりにワイヤボンディングパッド５０２を有している。ワイヤボンディングパッド５０２は、素子部１２Ｅを介して図示しない固定電位電極と導通している。そして、このワイヤボンディングパッド５０２と第２半導体素子２４のワイヤボンディングパッド７０Ａは、ワイヤ７２Ａを介して導通している。
　また、第２半導体素子２４においてワイヤボンディングパッド７０Ａの隣には、ワイヤボンディングパッド５０４が設けられている。このワイヤボンディングパッド５０４は、ワイヤボンディングパッド７０Ａと導通している。
　また、第３半導体素子４０２の表面（積層方向Ｔ側の主面）に、第３半導体素子４０２の半導体回路３４と導通したワイヤボンディングパッド５０６が設けられている。このワイヤボンディングパッド５０６は、ワイヤ５０８を介して、ワイヤボンディングパッド５０４と導通している。これにより、第３半導体素子４０２の半導体回路３４と図示しない固定電位電極と導通する。
　なお、第２半導体素子２４において、ワイヤボンディングパッド５０４とワイヤボンディングパッド５０６，７０Ａとワイヤボンディングパッド７０Ｂとは、導通しないようになっている。これにより、ワイヤボンディングパッド５０６，７０Ａは例えば固定電位を得るため、ワイヤボンディングパッド７０Ｂは接地電位を得るためというように区分けすることができる。
　以上、本第６実施形態に係る半導体装置５００によれば、第５実施形態の半導体装置４００と同様の効果が得られる。ただし、本第６実施形態に係る半導体装置５００は、第５実施形態に比べ、さらに以下の効果を有する。
　第６実施形態に係る半導体装置５００によれば、第２半導体素子２４で異種電極の制御ができる。また、第３半導体素子４０２と配線基板１２とを導通するときに、２本のワイヤ５０８，７２Ａが第２半導体素子２４を介して接続されるため、１本のワイヤのみで接続される場合に比べて、半導体装置５００が封止されるときにワイヤ流れを低減することができる。
（第７実施形態）
　次に、本発明の第７実施形態に係る半導体装置について説明する。
　図９は、本発明の第７実施形態に係る半導体装置６００の断面透視図である。
　本第７実施形態に係る半導体装置６００は、以下に説明する構成を除いて第１実施形態に係る半導体装置１０と同様である。
　半導体装置６００では、第２半導体素子２４上に、磁性体薄膜６０２が図示しない接着剤等を介して重ねられている。具体的には、磁性体薄膜６０２は、図３に示す第２半導体素子２４の例えば保護層６８の上部表面に、コーティング法やスパッタリング法等により設けられている。
　この磁性体薄膜６０２は、例えばＣｏＺｒＮｂ薄膜、ＮｉＦｅ薄膜、ＣｏＺｒＯ薄膜、ＮｉＺｎフェライト薄膜、Ｂａ２Ｚｎ２Ｆｅ２Ｏ２２薄膜等である。なお、磁性体薄膜６０２は、磁性材料のみで構成されてもよいし、磁性材料と樹脂とから構成されてもよい。
　以上、本第７実施形態に係る半導体装置６００によれば、第１実施形態の半導体装置１０と同様の効果が得られる。ただし、本第７実施形態に係る半導体装置６００は、第１実施形態に比べ、以下の効果が異なる。
　本第７実施形態に係る半導体装置６００によれば、磁性体薄膜６０２が電磁波を磁気損失として吸収するため、シールド効果がより高くなる。
（変形例）
　なお、上記第１～第７実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。
　例えば、高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄの配置は、図１に示す配置に限られず、基板中央部に密集した配置、十字型の配置などであってもよい。また、高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄは、第１半導体素子２２外で半導体装置１０内に設けられてもよい。さらに、半導体装置１０外に設けられてもよい。さらにまた、高周波増幅能動部の数は、４つに限られず、１つや２つであってもよい。さらにまた、第１半導体素子２２内には、高周波回路として、高周波増幅能動部４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ以外に例えば、伝送線路や高周波スイッチ、アッテネータ、ＤＣブロック、バイアスティー、インピーダンス変換器、分配器、バラン等の高周波回路が設けられてもよい。
　また、配線基板１２や第１半導体素子２２、第２半導体素子２４、第３半導体素子４０２の形状は、矩形平板状である場合を説明したが、特に限定されず、正面視が正方形状の平板状であってもよい。
　また、第１実施形態に係る半導体装置１０では、第２半導体素子２４は、第１半導体素子２２の半導体集積回路５０を覆っているが、第２半導体素子２４は半導体集積回路５０を覆わなくてもよい。さらに、半導体集積回路５０は、基板中央部に設けられる場合を説明したが、半導体回路の配置は特に限定されず、例えば第１半導体素子２２の端部に設けられてもよい。
　また、上記第１～第７実施形態では、第２半導体素子２４には、図３に示すように半導体回路を形成しない場合を説明したが、図２に示すような半導体回路３４を形成してもよい。この場合、ワイヤボンディングパッド４６Ａ，４６Ｂ，４６Ｃ，４６Ｄと第２半導体素子２４の半導体回路３４は、第２半導体素子２４の半導体基板６０に対し、第１半導体素子２２とは反対側に設けられた、所謂フェイスアップの構成とされる。このように、第２半導体素子２４の半導体回路３４をフェイスアップの構成とすれば、第１半導体素子２２の半導体回路３４と向き合うことがなく、且つ、ワイヤ７２Ａ，７２Ｂが邪魔になることもないので、第２半導体素子２４の小型化が可能となる。
　また、上記第５実施形態及び第６実施形態では、第２半導体素子２４の表面に、第３半導体素子４０２を設ける場合を説明したが、第３半導体素子４０２の表面に、スペーサ及び電磁波シールド機能を果たす第２半導体素子２４と同様の素子を介して、さらなる半導体素子を設けてもよい。すなわち、配線基板１２上に、複数の第１半導体素子２２と複数の第２半導体素子２４を積層方向Ｔに向かって交互に積み重ねてもよい。この場合、第２半導体素子２４は、あらゆる角度から進入する電磁波をシールドするという観点から、複数の第２半導体素子２４の長さ方向の向きが、それらの間で交互に異なる（例えば９０度異なる）ようにすることが好ましい。
　また、電磁波シールドの機能が発生する第２半導体素子２４の金属体は、貫通電極６４である場合を説明したが、メタル配線６６や他の金属体であってもよい。
　また、上記第１実施形態では、半導体装置１０が通信機器に用いられる場合を説明したが、ＴＤＲ（Time Domain Reflectometry）装置等の測定器等の他の機器に用いられてもよい。
　また、第７実施形態では、第２半導体素子２４上に磁性体薄膜６０２が設けられる場合を説明したが、第１半導体素子２２と第２半導体素子２４の間に設けられてもよいし、第２半導体素子２４全体を囲むように設けられてもよい。また、磁性体薄膜６０２が第２半導体素子の中に設けられてもよい。なお、第７実施形態は、第１実施形態以外の第２～第６実施形態にも適用が可能である。
１０，１００，２００，３００，４００，５００・・・半導体装置、１２・・・配線基板、１２Ｅ・・・素子部、１８Ａ，１８Ｂ，１８Ｃ・・・ワイヤボンディングパッド（固定電位電極及び接地電極）、２０・・・ダイパッド、２２・・・第１半導体素子、２４、１０２・・・第２半導体素子、３４・・・半導体回路、４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ・・・高周波増幅能動部（高周波回路）、５０・・・半導体集積回路、５２・・・絶縁性接着材、６０・・・半導体基板（基板）、６４・・・貫通電極（金属体）、６６・・・メタル配線（金属体）、２０２・・・ワイヤボンディングパッド（固定電位電極）、３０４Ａ，３０４Ｂ・・・ワイヤボンディングパッド（固定電位電極又は接地電極）、４０２・・・第３半導体素子、５０２・・・ワイヤボンディングパッド（固定電位電極）、６０２・・・磁性体薄膜
 

Claims (9)

  1. 　素子部及び固定電位電極が形成された配線基板と、
    　前記配線基板に設けられ、前記素子部と導通した半導体回路を有する第１半導体素子と、
    　前記第１半導体素子と非導通で且つ前記固定電位電極と導通した金属体、及び前記金属体と接する半導体を有し、前記第１半導体素子に絶縁性接着材を介して接着された第２半導体素子と、
    　を有する半導体装置。
  2. 　前記第１半導体素子に前記第２半導体素子を介して設けられ、前記素子部及び前記第１半導体素子の半導体回路の少なくとも一方と導通した第３半導体素子を有する、
    　請求項１に記載の半導体装置。
  3. 　前記第１半導体素子の前記半導体回路は、複数の高周波回路を有し、
    　前記第２半導体素子は、前記複数の高周波回路のうち少なくとも１つの高周波回路とその他少なくとも１つの高周波回路との間に設けられている、
    　請求項１又は請求項２に記載の半導体装置。
  4. 　前記第１半導体素子の前記半導体回路は、半導体集積回路を有し、
    　前記第２半導体素子は、前記半導体集積回路を覆うように前記第１半導体素子に接着されている、
    　請求項１～請求項３の何れか１項に記載の半導体装置。
  5. 　前記配線基板にはダイパッドが設けられ、
    　前記第１半導体素子は前記ダイパッドに接着され、前記金属体と導通した前記固定電位電極は前記ダイパッドに導通した接地電極である、
    　請求項１～請求項４の何れか１項に記載の半導体装置。
  6. 　前記第１半導体素子は、前記配線基板にフリップチップ接続されている、
    　請求項１～請求項４の何れか１項に記載の半導体装置。
  7. 　前記第２半導体素子は、基板と、前記固定電位電極及び金属体を配線で導通させるための電極と、前記半導体を含む半導体回路と、を有し、
    　前記電極と前記第２半導体素子の前記半導体回路は、前記基板に対し、前記第１半導体素子とは反対側に設けられている、
    　請求項１～請求項６の何れか１項に記載の半導体装置。
  8. 　前記金属体は前記素子部と非導通であり、前記固定電位電極は接地電極である、
    　請求項１～請求項７の何れか１項に記載の半導体装置。
  9. 　前記第２半導体素子に、磁性体薄膜が設けられている、
    　請求項１～請求項８の何れか１項に記載の半導体素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018148444A1 (en) * 2017-02-10 2018-08-16 Behrooz Mehr Grounding techniques for backside-biased semiconductor dice and related devices, systems and methods

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255993A (ja) * 1995-03-16 1996-10-01 Toshiba Corp 回路基板のシールド装置
JPH09252191A (ja) * 1996-03-14 1997-09-22 Toshiba Corp 回路基板装置
JP2004235244A (ja) * 2003-01-28 2004-08-19 Mitsubishi Electric Corp 高周波用電子装置およびその製造方法
JP2006237450A (ja) * 2005-02-28 2006-09-07 Sony Corp 半導体パッケージ及び半導体装置
JP2009111010A (ja) * 2007-10-26 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2011181730A (ja) * 2010-03-02 2011-09-15 Nec Corp 電磁ノイズ抑制体
JP2012064983A (ja) * 2006-12-09 2012-03-29 Stats Chippac Ltd 積み重ねられた集積回路パッケージインパッケージシステムおよびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255993A (ja) * 1995-03-16 1996-10-01 Toshiba Corp 回路基板のシールド装置
JPH09252191A (ja) * 1996-03-14 1997-09-22 Toshiba Corp 回路基板装置
JP2004235244A (ja) * 2003-01-28 2004-08-19 Mitsubishi Electric Corp 高周波用電子装置およびその製造方法
JP2006237450A (ja) * 2005-02-28 2006-09-07 Sony Corp 半導体パッケージ及び半導体装置
JP2012064983A (ja) * 2006-12-09 2012-03-29 Stats Chippac Ltd 積み重ねられた集積回路パッケージインパッケージシステムおよびその製造方法
JP2009111010A (ja) * 2007-10-26 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
JP2011181730A (ja) * 2010-03-02 2011-09-15 Nec Corp 電磁ノイズ抑制体

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018148444A1 (en) * 2017-02-10 2018-08-16 Behrooz Mehr Grounding techniques for backside-biased semiconductor dice and related devices, systems and methods
US20180233463A1 (en) * 2017-02-10 2018-08-16 Behrooz Mehr Grounding techniques for backside-biased semiconductor dice and related devices, systems and methods
US10741507B2 (en) 2017-02-10 2020-08-11 Microchip Technology Incorporated Grounding techniques for backside-biased semiconductor dice and related devices, systems and methods
US11476208B2 (en) 2017-02-10 2022-10-18 Microchip Technology Incorporated Grounding techniques for backside-biased semiconductor dice and related devices, systems and methods

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