JP2012039008A - 半導体素子 - Google Patents

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Abstract

【課題】パワートランジスタと基板の鉛フリーはんだ接合において、マイグレーションや腐食などの耐食性の問題や加圧・加熱不足による接合性の問題、さらに使用中での繰り返し応力での接合信頼性を改善した半導体装置を提供する。
【解決手段】半導体素子において、基板１５の一主面に凹凸形状の表面処理部が設けられ、表面処理部上にはんだ接合層１７が形成され、このはんだ接合層を介して半導体実装部品の実装基板が接合されている。
【選択図】図４

Description

本発明は、絶縁ゲート型トランジスタやダイオードなどの半導体パワー素子等の半導体素子に関する。
一般に、電車、自動車、エレベータ等のドライブシステムに搭載される絶縁ゲート型バイポーラトランジスタでは、絶縁ゲート型バイポーラトランジスタ基板が樹脂モールドされており、その樹脂モールド内部に、シリコンの樹脂が充填されている。
絶縁ゲート型バイポーラトランジスタ素子は、それぞれ例えば放熱基板等の基板上にはんだ接合材により接合される。
このような接合材として、たとえば、Ｐｂ−５Ｓｎがあげられる。このＰｂ−５Ｓｎは、有害物質であるＰｂを９５％含んだものであり、欧州のＲｏＨＳ指令により、高融点はんだに含まれる鉛で鉛含有率が８５％以上の鉛はんだ合金は、禁止物質が使用できる除外例としてあげられている。しかし、これらは例外的処置であり、今後は、２０１１年にＥＬＶ指令を含め、欧州、中国、韓国などの各国別ＲｏＨＳの規制対象としての動きがあると想定されている。そのため、日本でも高融点はんだに含まれる鉛で鉛含有率が８５％以上の鉛ハンダ合金の代替材料の開発が進められている。その高融点はんだが使用されているパワートランジスタについても、鉛の削減、または鉛を含まない高温用はんだが使用されることになる。その際に、鉛ハンダ合金の代替材料として近年盛んに研究されている酸化銀ナノ粒子を用いた接合材料、銅、及び導電性接着剤などの材料が使用される可能性がある。但し、これらの技術は、未だ発展途上にあり、マイグレーションや腐食などの耐食性の問題や加圧・加熱不足による接合性の問題、さらに使用中での繰り返し応力での接合信頼性などに問題がある。
特開２００８−１６６０８６号公報
本発明は上記事情に対処してなされたものであり、半導体素子と基板のはんだ接合の改善を目的とする。
第１の実施態様によれば、一主面に凹凸形状の表面処理部を有する第１の基板と、該第１の基板の一主面上に設けられたはんだ接合層と、該はんだ接合層上に設けられた、第２の基板、該第２の基板上に設けられた配線部、及び該配線部上に実装された少なくとも１つの半導体チップを含む半導体実装部品とを具備することを特徴とする半導体素子が提供される。
第２の実施態様によれば、第１の基板と、該第１の基板の一主面上に設けられたはんだ接合層と、該はんだ接合層上に設けられた、第２の基板、該第２の基板上に設けられた配線部、及び該配線部上に実装された少なくとも１つの半導体チップを含む半導体実装部品とを具備する半導体素子において、
前記はんだ接合層の接合材は鉛フリーはんだ材料であり、ＡｇまたはＣｕのはんだ材料粒子を含有し、該はんだ材料粒子はナノオーダーないしミクロンオーダーの大きさを有する粒子と、該はんだ接合層の厚さを制御する大きさを有するスペーサー粒子とを含み、該スペーサー粒子はその粒子表面に反応制御のためのコーティングを含むことを特徴とする半導体素子が提供される。
実施態様に係る半導体素子の構成の一例を表す図である。 図１の一部を正面から見た図である。 図１の放熱基板の構造の一例を表す図である。 放熱基板と、はんだ接合層を介して接合された実装基板との接合の様子を説明するための図である。 再溶融温度測定結果を表すグラフ図である。 一実施態様に係る接合される一方の基板表面に凹凸のある半導体素子のせん断試験後の断面状態を表す模式図である。 比較として接合される基板表面に凹凸がない半導体素子のせん断試験後の断面状態を観察した模式図である。 第２の実施態様に係る半導体装置に用いられる基板と基板との接合の様子を説明するための図である。 図８の比較としての接合の様子を説明するための図である。 第２の実施態様に係る半導体装置に用いられる基板と基板との接合の様子の他の例を説明するための図である。 図１０の一部を拡大した模式図である。 図１０の比較としての接合の様子を説明するための図である。 図１２の一部を拡大した模式図である。
一実施態様にかかる半導体素子は、基板上にはんだ接合層を介して設けられた半導体実装部品とを具備する。この半導体実装部品は、実装基板、実装基板上に設けられた配線部、及び配線部上に実装された少なくとも１つの半導体チップを含む。さらに、この半導体素子において、基板の一主面に凹凸形状の表面処理部が設けられ、表面処理部上にはんだ接合層が形成され、このはんだ接合層を介して半導体実装部品の実装基板が接合されている。
以下、図面を参照し、本実施態様をより詳細に説明する。
図１に、実施態様に係る半導体素子の構成の一例を表す図を示す。
図示するように、この半導体素子２０は、絶縁ゲート型バイポーラトランジスタ素子であって、放熱基板１５上に、はんだ接合層１７により接合された、基板２１、基板２１上に設けられた配線部２２，接合部２３及び半導体チップ１６，２４を含む半導体実装部品３０が設けられている。半導体チップ１６，２４は、主電極にダイレクトボンディング１３により接合されている。半導体チップ２４は、端子２７にボンディングされている。ここで、半導体チップ１６はとしてファーストリカバリーダイオード（ＦＲＤ）チップ、半導体チップ２４として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）チップを使用することが出来る。さらに、被覆層２５で被覆された半導体実装部品３０上には絶縁性ゲル１１が充填され、放熱基板１５上に設けられたケース１８により封止されている。
図２に、図１に示す絶縁ゲート型バイポーラトランジスタ素子の一部を正面から見た図を示す。
図２では、便宜上、絶縁性ゲル１１、及びケース１８は取り除いている。
ここで、図１は、図２のＸ−Ｘ’断面図に相当する。
図示するように、この絶縁ゲート型バイポーラトランジスタ素子２０は、絶縁基板２１と、その上に設けられた、コレクタ端子３１，ゲート端子３２，エミッタ端子３３、及び図示しない接合部を介して形成されたＦＲＤチップ１６及びＩＧＢＴチップ２４を有する。ＦＲＤチップ１６及びＩＧＢＴチップ２４、各々、コレクタ端子３１，ゲート端子３２，エミッタ端子３３と接続されている。
図３及び図４は、図１の放熱基板１５の構造の一例を表す図と、放熱基板１５と、はんだ接合層１７を介して接合された実装基板２１との接合の様子を説明するための図を各々示す。
図３に示すように、放熱基板１５の一表面は、凸部１５３とその間の凹部からなる凹凸形状を持つ表面処理部を有している。この例では、放熱基板１５は５ｍｍの厚さを持つ銅板１５１と銅板１５１上にメッキされた１０μｍの厚さを持つニッケル層１５２とを有する。
ニッケル層１５２表面には凹凸形状を有する表面処理部が設けられている。
ここで、凹凸の生成方法は、一般的なエッチング、電気めっき、及び電鋳などがあげられる。また、物理的な微粒子を衝突させて変形を生じさせるブラスや研磨による方法でも表面処理できる。
使用可能なエッチング液は、例えば、硝酸と蒸留水で試薬を作り、めっき処理した表面には、樹脂でマスキングすることができる。マスキングの型は、凹凸形状が可能なものであればよい。例えば２５μｍのシートに２５μｍの孔で２５μｍ間隔を空けたものを使用することができる。凹凸は、例えば約２μｍの高さで処理することができる。Ｃｕ板１５１にこの凹凸表面を形成させたＮｉめっき層１５２を用い、基板２１として例えば１ｍｍの厚さを有するＣｕ板を用いた。
図４に示すように、このニッケル層１５２表面に酸化銀粒子４を含むはんだ接合材で形成されたはんだ接合層１７で接合させることができる。一実施態様によれば、接合条件は、加圧は５ＭＰａ、温度は、最大で２８０℃で窒素雰囲気で実施することができる。
このような条件で接合させたものを再加熱により、再溶融温度を把握するために、ＴＧ（熱重量分析）−ＤＴＡ（示差熱走査熱量分析）にて温度測定を実施した。
図５に、再溶融温度測定結果を表すグラフを示す。
図中、１０５に示すように、再溶融温度は、装置限界の７００℃以上であり、一度形成させた接合部は、銀融点の９６１℃まで再溶融しない可能性がある。つまり、一般的な使用温度であるものより高温（例えば、１５０℃以上）で使用できる可能性がある。
なお、１０１はＤＴＧ（ＴＧの時間微分）、１０２はＤＴＡ、１０３はＴＧの結果を各々示す。
図６は、一実施態様に係る接合される一方の基板表面に凹凸のある半導体素子のせん断試験後の断面状態を表す模式図を示す。
図７に、比較として接合される基板表面に凹凸がない半導体素子のせん断試験後の断面状態を観察した模式図を示す。
いずれの場合も、ＪＩＳＺ３１９８引張り速度は１〜５０ｍｍ／分の条件で、実装基板側を剥離する試験を行った。
図６に示すように、凹凸が有る放熱基板１５では、界面から剥離は無く、はんだ接合層１７内部を進展し、破壊に至っている。
それに対して、図７に示すように、凹凸のない放熱基板１５’では、はんだ接合層１７と凹凸のない放熱基板１５’表面の界面で剥離が発生している。
せん断応力を比較したものでは、凹凸有が約９０ＭＰａで、凹凸無しでは、約２０ＭＰａであり、約３．５倍の強度となっていた。つまり一主面に凹凸形状の表面処理部を有する基板上にはんだ接合層を介して半導体実装部品を実装させたことにより非常に接合強度が向上することがわかる。
表面処理の凹凸は、表面処理の電流や時間や添加剤などの製造条件を変化させ、形成させ接合することができる。
表面処理の凹凸は、表面処理を実施した後に、エッチングにより形成させることができる。
表面処理の凹凸でエッチングを処理する際には、マスキングを施し、表面処理を溶かした後、マスキング除去した後、はんだ接合を行うことができる。
はんだ接合層と表面処理部分を加熱させ接合させる際に、さらに加圧して接合することができる。
はんだ接合材には、鉛を含まないＡｇやＣｕを含有した材料を用いることができる。
はんだ接合材として、ｎｍオーダー〜μｍオーダーの大きさを有するＡｇまたはＣｕからなるはんだ材料粒子を使用することができる。はんだ材料粒子中に、はんだ接合部の厚さを管理し得る大きさをもつスペーサー粒子を混合することができる。その粒子表面には、反応制御のためのコーティングを設けることができる。
表面のコーティングには、接合温度で溶けないものを処理することができる。
表面コーティングには、乾式および湿式めっき、ゾルゲル法によりセラミックを処理することができる。
はんだ接合材として、ｎｍオーダー〜μｍオーダーの大きさを有するＡｇまたはＣｕからなるはんだ材料粒子を使用することができる。はんだ材料粒子中に、はんだ接合部の厚さを管理し得る大きさをもつスペーサー粒子を混合することができる。さらに、その粒子表面に、界面との反応を行い、接合界面に金属間化合物を生成させるために、Ｃｏを付着させることができる。
Ｃｏの付着には、はんだ接合部の厚さを管理し得るはんだ材料粒子としてＣｕを使用し、表面にＣｏめっきの表面処理を行うことができる。
図８に、第２の実施態様に係る半導体装置に用いられる基板と基板との接合の様子を説明するための図を示す。
この実施態様では、スペーサー粒子５７として例えば体積平均粒径５００ｎｍの銀粒子の中に、ゾルゲル法にてアルミナ層６４をコーティングした体積平均粒径１００μｍの銅粒子６１を混合した。接合は、最大で２４０℃の温度で、窒素雰囲気で実施した。図示するように、例えば銅からなる基板５５と銅からなる基板５１との間に例えば１００μｍのほぼ均一な厚さを有するはんだ接合層６７が設けられており、ほとんど傾きも見られない。
基板５５は、例えば放熱基板として、基板５１は例えば実装基板として使用することが出来る。図８に示す基板と基板との接合は、図２の放熱基板１５と実装基板２１の接合に使用され得る。また、この場合、任意に、放熱基板１５表面に例えば図３に示すような凹凸形状を有する表面処理部を設けることができる。
図９に、図８の比較としての接合の様子を説明するための図を示す。
図９に、比較として、表面コーティングを持たない酸化銀粒子をスペーサー粒子として用いること以外は図８に示す接合と同様にして接合させた状態を示す。酸化銀粒子４を用いて実装した部品のはんだ接合層５７は斜めに傾いている。
図１０に、第２の実施態様に係る半導体装置に用いられる基板と基板との接合の様子の他の例を説明するための図を示す。
接合にはＣｕ板５５，５１と酸化銀粒子４を用いる。接合は、最大で２４０℃の温度で窒素雰囲気で実施し、スペーサー粒子５８としてめっきによりＣｏ層６０を処理したＣｕ粒子６１を用いること以外は、図８に示す接合状態と同様にして接合される。例えば基板１５’と実装基板２１との間に例えば１００μｍのほぼ均一な厚さを有するはんだ接合層１７が設けられており、ほとんど傾きも見られない。図１０に示す基板と基板との接合を、図２の放熱基板１５と実装基板２１の接合に使用することができる。また、この場合、任意に、放熱基板１５表面に例えば図３に示すような凹凸形状を有する表面処理部を設けることができる。
図１１に、図１０の一部を拡大した模式図を示す。
拡大した模式図はスペーサー粒子５８とその周囲を示す。
さらに、Ｃｏを表面に処理することにより、基板のＣｕと反応して、良好に接合がされている。また、銀粒子とは、界面が明瞭に形成されており、まったく反応していない。これにより、めっきによりＣｏを処理したＣｕ粒子をスペーサー粒子として用いると、接合の際に表面に銀粒子が付くことがなく安定して接合高さが管理できることがわかる。
図１２は、図１０の比較としての接合の様子を説明するための図を示す。
例えばＣｏを表面処理しない場合のＣｕ粒子では、ＡｇとＣｕの化合物６３を生成することがある。
図１３に、図１２の一部を拡大した模式図を示す。
拡大した模式図はＡｇとＣｕの化合物６３とその周囲を示す。
これらが連なっていくことがあるため、接合高さが安定しないことがある。
以上説明したように、第１の実施態様に係る半導体装置によれば、表面の凹凸による接合強度を向上させることができる。
また、第２の実施態様に係る半導体装置によれば、接合厚さを管理でき、熱疲労や機械的疲労などの応力集中などが発生しにくい状態にできる。さらに、厚さ管理を行う粒子にアルミナの皮膜やＣｏの皮膜を処理することにより、安定な接合厚さを提供でき、さらに、Ｃｏの皮膜は、接合材と反応しないため、不安定な金属間化合物の生成が無く、また、Ｃｕなどの基材との安定した化合物を生成することから、信頼性の高い接合部を提供できる。
１，２１…基板、２，２２…配線部、３，２３…接合部、４，１６，２４…半導体チップ、１０，２０…半導体素子、１５…基板、１７…はんだ接合層、２１…実装基板、３０…半導体実装部品、５８，５９…スペーサー粒子、１５３…凸部、

Claims (13)

  1. 一主面に凹凸形状の表面処理部を有する第１の基板と、該第１の基板の一主面上に設けられたはんだ接合層と、該はんだ接合層上に設けられた、第２の基板、該第２の基板上に設けられた配線部、及び該配線部上に実装された少なくとも１つの半導体チップを含む半導体実装部品とを具備することを特徴とする半導体素子。
  2. 前記表面処理部の凹凸形状は、基板に、電流、時間、添加剤などの製造条件を変化させ、メッキを行うことにより形成されることを特徴とする請求項１に記載の半導体素子。
  3. 前記表面処理部の凹凸形状は、メッキ後に、エッチングにより形成されることを特徴とする請求項１または２に記載の半導体素子。
  4. 前記エッチングは、メッキ後にマスキングを施した後に行われることを特徴とする請求項３に記載の半導体素子。
  5. 前記はんだ接合層と表面処理部を加熱し接合させる際に、加圧を行なうことを特徴とする請求項１ないし３のいずれか１項に記載の半導体素子。
  6. 前記はんだ接合層の接合材は、ＡｇまたはＣｕを含有する鉛フリーはんだ材料であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体素子。
  7. 第１の基板と、該第１の基板の一主面上に設けられたはんだ接合層と、該はんだ接合層上に設けられた、第２の基板、該第２の基板上に設けられた配線部、及び該配線部上に実装された少なくとも１つの半導体チップを含む半導体実装部品とを具備する半導体素子において、
    前記はんだ接合層の接合材は鉛フリーはんだ材料であり、ＡｇまたはＣｕのはんだ材料粒子を含有し、該はんだ材料粒子はナノオーダーないしミクロンオーダーの大きさを有する粒子と、該はんだ接合層の厚さを制御する大きさを有するスペーサー粒子とを含み、該スペーサー粒子はその粒子表面に反応制御のためのコーティングを含むことを特徴とする半導体素子。
  8. 前記コーティングは、はんだ接合温度で溶けない請求項７に記載の半導体素子。
  9. 前記コーティングは、ゾルゲル法により形成されたセラミックである請求項８に記載の半導体素子。
  10. 前記スペーサー粒子表面にＣｏを付着させる請求項７に記載の半導体素子。
  11. 前記スペーサー粒子はＣｕ粒子であり、その表面にＣｏがめっきされている請求項１０に記載の半導体素子。
  12. 前記第１の基板の一主面に凹凸形状の表面処理部を有することを特徴とする請求項７ないし１１のいずれか１項に記載の半導体素子。
  13. 前記半導体チップは、絶縁ゲート型バイポーラトランジスタチップを含み、前記半導体実装部品上に充填された絶縁性ゲルと、該半導体実装部品及び該絶縁性ゲルを封止するケースとをさらに含むことを特徴とする請求項１ないし１２のいずれか１項に記載の半導体素子。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013181177A (ja) * 2012-02-29 2013-09-12 Jx Nippon Mining & Metals Corp コバルトめっき銅微粉及びコバルトめっき銅微粉を用いて製造した導電ペースト並びにコバルトめっき銅微粉の製造方法
JP2016103552A (ja) * 2014-11-28 2016-06-02 Ｔｏｗａ株式会社 突起電極付き板状部材の製造方法、突起電極付き板状部材、電子部品の製造方法、及び電子部品
EP3834929A1 (en) 2011-08-31 2021-06-16 Sekisui Chemical Co., Ltd. Catalyst for oxygenate synthesis and method for manufacturing same, device for manufacturing oxygenate, and method for manufacturing oxygenate

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61129257A (ja) * 1984-11-27 1986-06-17 Sumitomo Metal Ind Ltd 連続鋳造用鋳型の製法
JPH06302938A (ja) * 1993-04-09 1994-10-28 Ibiden Co Ltd プリント配線板及びその製造方法
JP2000345201A (ja) * 1999-05-31 2000-12-12 Mitsui Mining & Smelting Co Ltd 複合銅微粉末及びその製造方法
JP2002203932A (ja) * 2000-10-31 2002-07-19 Hitachi Ltd 半導体パワー素子用放熱基板とその導体板及びヒートシンク材並びにロー材
JP2002270740A (ja) * 2001-03-09 2002-09-20 Toyo Kohan Co Ltd 半導体用放熱板およびそれを用いた半導体装置
JP2004162164A (ja) * 2002-09-20 2004-06-10 Dowa Mining Co Ltd 導電ペースト用銅粉およびその製造方法
JP2006210258A (ja) * 2005-01-31 2006-08-10 Sony Corp スペーサ、並びに、平面型表示装置及びその組立方法
JP2007258184A (ja) * 2007-05-11 2007-10-04 Hitachi Chem Co Ltd 電極の接続構造
JP2007329362A (ja) * 2006-06-09 2007-12-20 Hitachi Ltd パワーモジュール
JP2008166086A (ja) * 2006-12-28 2008-07-17 Hitachi Ltd 導電性焼結層形成用組成物、これを用いた導電性被膜形成法および接合法
JP2009075232A (ja) * 2007-09-19 2009-04-09 Seiko Epson Corp 電子デバイス、電子デバイスの製造方法、電気光学装置、及び電子機器
JP2010109158A (ja) * 2008-10-30 2010-05-13 Hitachi Ltd 半導体装置

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61129257A (ja) * 1984-11-27 1986-06-17 Sumitomo Metal Ind Ltd 連続鋳造用鋳型の製法
JPH06302938A (ja) * 1993-04-09 1994-10-28 Ibiden Co Ltd プリント配線板及びその製造方法
JP2000345201A (ja) * 1999-05-31 2000-12-12 Mitsui Mining & Smelting Co Ltd 複合銅微粉末及びその製造方法
JP2002203932A (ja) * 2000-10-31 2002-07-19 Hitachi Ltd 半導体パワー素子用放熱基板とその導体板及びヒートシンク材並びにロー材
JP2002270740A (ja) * 2001-03-09 2002-09-20 Toyo Kohan Co Ltd 半導体用放熱板およびそれを用いた半導体装置
JP2004162164A (ja) * 2002-09-20 2004-06-10 Dowa Mining Co Ltd 導電ペースト用銅粉およびその製造方法
JP2006210258A (ja) * 2005-01-31 2006-08-10 Sony Corp スペーサ、並びに、平面型表示装置及びその組立方法
JP2007329362A (ja) * 2006-06-09 2007-12-20 Hitachi Ltd パワーモジュール
JP2008166086A (ja) * 2006-12-28 2008-07-17 Hitachi Ltd 導電性焼結層形成用組成物、これを用いた導電性被膜形成法および接合法
JP2007258184A (ja) * 2007-05-11 2007-10-04 Hitachi Chem Co Ltd 電極の接続構造
JP2009075232A (ja) * 2007-09-19 2009-04-09 Seiko Epson Corp 電子デバイス、電子デバイスの製造方法、電気光学装置、及び電子機器
JP2010109158A (ja) * 2008-10-30 2010-05-13 Hitachi Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3834929A1 (en) 2011-08-31 2021-06-16 Sekisui Chemical Co., Ltd. Catalyst for oxygenate synthesis and method for manufacturing same, device for manufacturing oxygenate, and method for manufacturing oxygenate
JP2013181177A (ja) * 2012-02-29 2013-09-12 Jx Nippon Mining & Metals Corp コバルトめっき銅微粉及びコバルトめっき銅微粉を用いて製造した導電ペースト並びにコバルトめっき銅微粉の製造方法
JP2016103552A (ja) * 2014-11-28 2016-06-02 Ｔｏｗａ株式会社 突起電極付き板状部材の製造方法、突起電極付き板状部材、電子部品の製造方法、及び電子部品
CN105655250A (zh) * 2014-11-28 2016-06-08 东和株式会社 带突起电极的板状构件、电子部件及两者的制造方法

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