JP2012033615A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】耐湿性を改善し、利得低下を抑制し、外部電磁ノイズを低減し、かつ効率的にダイシングすることができる半導体装置の製造方法を得ることができる。
【解決手段】本体ウェハ１の主面１ａに回路パターン２と金属膜３を形成する。本体ウェハ１の主面１ｂから本体ウェハ１を貫通して金属膜３に達する貫通孔１７を形成する。本体ウェハ１の主面１ｂの一部、貫通孔１７の内壁、及び、貫通孔１７内において露出した金属膜３上に金属膜４を形成する。蓋ウェハ７の主面７ａに凹部８を形成する。蓋ウェハ７の凹部８内を含む主面７ａに金属膜９を形成する。回路パターン２に凹部８を対向させ、金属膜３に金属膜９を接触させて、本体ウェハ１に蓋ウェハ７を接合する。接合された本体ウェハ１と蓋ウェハ７を貫通孔１７に沿ってダイシングする。
【選択図】図１１

Description

本発明は、回路パターンを形成した本体ウェハに凹部を有する蓋ウェハを接合した半導体装置及びその製造方法に関する。
近年、６０ＧＨｚ帯ＷＰＡＮ（Wireless Personal Area Network）や７６ＧＨｚ帯車載ミリ波レーダーなどミリ波帯を用いるアプリケーションが増加している。これらのアプリケーションには、ミリ波帯で高利得をもつ半導体装置が必要である。半導体チップをモールドで封止した半導体装置では、製造コストを低減できるが、寄生容量が増加しデバイスの性能が劣化する。特にミリ波帯ではその劣化量が著しい。また、耐湿性も十分に保たれない。そこで、回路パターンを形成した本体ウェハに凹部を有する蓋ウェハを接合した半導体装置が提案されている。これにより、回路パターンを気密封止して耐湿性を改善でき、寄生容量による利得低下を抑制できる。
また、信号の一部が装置内でフィードバックされると、増幅器で不要発振が発生したり、発振器で発振信号がずれたりという問題がある。特にミリ波は波長が短いため、自己干渉も無視できない。そこで、回路パターンを覆う蓋ウェハの内面に電磁シールドを設けた半導体装置が提案されている（例えば、特許文献１の図１１参照）。
また、蓋ウェハの内面に回路パターンを設け、本体ウェハの回路パターンと接続させた半導体装置が提案されている（例えば、特許文献１の図１０参照）。これにより、チップサイズを縮小することができる。
特開２００５−５７１３６号公報
本体ウェハと蓋ウェハは、プラズマ活性化接合等により真空中で接合される。この際に装置内部と外部の気圧差によってチップが凹むことがある。その場合、回路パターンと蓋までの距離が変わり、設計値と実測値のずれや信頼性低下等の問題が発生する。これを防ぐため、本体ウェハ又は蓋ウェハを厚くする必要がある。従って、ダイシング精度が低下し、ダイシングスピード（スループット）が低下し、ブレードコストが増加する。さらに、ダイシングライン幅を拡大する必要があり、１ウェハ当りのチップ数が減少する。
また、蓋ウェハの内面に回路パターンを設けることでチップサイズを縮小した半導体装置が提案されているが、更にチップサイズを縮小することが求められている。
また、本体ウェハに形成されたＨＢＴのエミッタは、エアブリッジ及び本体ウェハの貫通孔を介して接地及び放熱されていた。従って、放熱性が悪く、寄生インダクタンスが大きいという問題があった。
また、従来は、増幅器の出力信号により発振器の発振周波数が変化するのを防ぐため、増幅器と発振器を別々のチップに形成し、何れかのチップの蓋ウェハの内側に電磁シールドを設けていた。しかし、デバイスサイズ及び製造コストが増加するという問題があった。
本発明は、上述のような課題を解決するためになされたもので、第１の目的は耐湿性を改善し、利得低下を抑制し、外部電磁ノイズを防ぎ、効率的にダイシングすることができる半導体装置の製造方法を得るものである。本発明の第２の目的は、チップサイズを縮小することができる半導体装置を得るものである。本発明の第３の目的は、放熱性を向上でき、寄生インダクタンスを低減することができる半導体装置を得るものである。本発明の第４の目的は、外部電磁ノイズを防ぎ、デバイスサイズ及び製造コストを低減することができる半導体装置及びその製造方法を得るものである。
本発明に係る半導体装置の製造方法は、互いに対向する第１主面と第２主面を有する本体ウェハの前記第１主面に回路パターンと第１の金属膜を形成する工程と、前記本体ウェハの前記第２主面から前記本体ウェハを貫通して前記第１の金属膜に達する貫通孔を形成する工程と、前記本体ウェハの前記第２主面の一部、前記貫通孔の内壁、及び、前記貫通孔内において露出した前記第１の金属膜上に第２の金属膜を形成する工程と、互いに対向する第１主面と第２主面を有する蓋ウェハの前記第１主面に凹部を形成する工程と、前記蓋ウェハの前記凹部内を含む前記第１主面に第３の金属膜を形成する工程と、前記回路パターンに前記凹部を対向させ、前記第１の金属膜に前記第３の金属膜を接触させて、前記本体ウェハに前記蓋ウェハを接合する工程と、接合された前記本体ウェハと前記蓋ウェハを前記貫通孔に沿ってダイシングする工程とを備える。
本発明により、耐湿性を改善し、利得低下を抑制し、外部電磁ノイズを低減し、かつ効率的にダイシングすることができる半導体装置の製造方法を得ることができる。
実施の形態１に係る半導体装置を示す上面図である。 図１のＡ−Ａ´に沿った断面図である。 図１のＢ−Ｂ´に沿った断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態３に係る半導体装置の製造方法を説明するための断面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置の回路図である。 実施の形態６に係る半導体装置を示す断面図である。 実施の形態７に係る半導体装置を示す断面図である。 実施の形態８に係る半導体装置を示す上面図である。 図３２のＡ−Ａ´に沿った断面図である。 図３２のＢ−Ｂ´に沿った断面図である。 図３２のＣ−Ｃ´に沿った断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための断面図である。 実施の形態８に係る半導体装置の製造方法を説明するための断面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す上面図である。図２は、図１のＡ−Ａ´に沿った断面図である。図３は、図１のＢ−Ｂ´に沿った断面図である。
本体ウェハ１は、互いに対向する主面１ａと主面１ｂを有する。本体ウェハ１の主面１ａに回路パターン２と金属膜３が形成されている。
本体ウェハ１の側面及び主面１ｂの一部に金属膜４が形成され、金属膜４は金属膜３に接続されている。本体ウェハ１の主面１ｂに信号入出力用パッド５が形成されている。本体ウェハ１を貫通する貫通電極６により回路パターン２と信号入出力用パッド５は接続されている。
回路パターン２は、増幅器や発振器などの回路パターンであり、トランジスタ、抵抗、ＭＩＭキャパシタ、スパイラルインダクタ、及び配線などを有する。貫通電極６は、寄生インダクタンスや熱抵抗を低減するため、貫通孔を金で充填したものである。その他、図示しないが、回路接地用の貫通電極やパッドも形成されている。
蓋ウェハ７は、互いに対向する主面７ａと主面７ｂを有する。蓋ウェハ７の主面７ａに凹部８が形成されている。蓋ウェハ７の凹部８内を含む主面７ａに金属膜９が形成されている。蓋ウェハ７は、回路パターン２に凹部８を対向させ、金属膜３に金属膜９を接触させて、本体ウェハ１に接合されている。
本体ウェハ１の主面１ｂの金属膜４は、接地用バンプ１０を介して基板１１上の接地線路１２に接続されている。本体ウェハ１の主面１ｂの信号入出力用パッド５は、信号入出力用バンプ１３を介して基板１１上の信号線路１４に接続されている。
続いて、実施の形態１に係る半導体装置の製造方法を説明する。図４〜図１２は、実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
まず、図４に示すように、本体ウェハ１の主面１ａに回路パターン２と金属膜３を形成する。
次に、図５に示すように、本体ウェハ１の主面１ｂにレジストパターン１５を形成する。このレジストパターン１５をマスクとして本体ウェハ１をエッチングする。これにより、本体ウェハ１を貫通して回路パターン２に達する貫通孔１６と、本体ウェハ１の主面１ｂから本体ウェハ１を貫通して金属膜３に達する貫通孔１７とを形成する。
次に、図６に示すように、貫通孔１６に金などの金属を埋め込んで貫通電極６を形成する。
次に、図７に示すように、本体ウェハ１の主面１ｂの一部、貫通孔１７の内壁、及び、貫通孔１７内において露出した金属膜３上に金属膜４を形成する。また、本体ウェハ１の主面１ｂの貫通電極６上に信号入出力用パッド５を形成する。なお、後に貫通孔１７に沿ってダイシングするため、貫通孔１７は金属膜４で充填しない。ダイシングライン上の金属膜４を省略してもよい。
次に、図８に示すように、蓋ウェハ７の主面７ａにレジストパターン１８を形成する。このレジストパターン１８をマスクとして蓋ウェハ７をエッチングする。これにより、蓋ウェハ７の主面７ａに凹部８を形成する。
次に、図９に示すように、蓋ウェハ７の凹部８内を含む主面７ａに金属膜９を形成する。
次に、図１０に示すように、回路パターン２に凹部８を対向させ、金属膜３に金属膜９を接触させて、本体ウェハ１に蓋ウェハ７をプラズマ活性化接合により真空中で接合する。なお、本体ウェハ１と蓋ウェハ７の接合部は同材料の金属のため、熱圧着で接合でき熱応力も残りにくい。しかし、高周波特性に優れたＧａＡｓなど高温の熱プロセスを適用しにくい半導体では、低温で接合できるプラズマ活性化接合が有効である。
次に、図１１に示すように、接合された本体ウェハ１と蓋ウェハ７を貫通孔１７に沿ってダイシングする。これにより、図１２に示すように、実施の形態１に係る半導体装置が製造される。
続いて、実施の形態１の効果を説明する。トランジスタを有する回路パターン２が蓋ウェハ７により気密封止されるため、蓋がないベアチップと比較して耐湿性を大きく改善できる。また、従来チップはトランジスタ上に耐湿用の絶縁膜を形成していたため、寄生成分により利得が低下していた。一方、本実施の形態では、トランジスタ上が中空となるため、寄生成分による利得の低下を抑制できる。
また、回路パターン２を覆う蓋ウェハ７の金属膜９が接地されるため、電磁シールド効果を向上して外部電磁ノイズを防ぐことができる。さらに、信号のフィードバックによる不要発振や発振周波数ずれを抑制することができる。ただし、信号入出力部には、接地した金属膜３，４，９が存在せず、電磁シールドが途切れる。そこで、信号入出力部を挟む接地用バンプ１０の間隔Ｌを信号の波長の１／２以下にする。これにより、回路パターン２に信号が進入するのを防ぐことができる。例えば、信号の周波数が６０ＧＨｚの場合、波長は５ｍｍであるため、間隔Ｌを２．５ｍｍ以下にすればよい。
また、接合された本体ウェハ１と蓋ウェハ７を貫通孔１７に沿ってダイシングするため、ダイシングラインのみウェハ厚みを薄くできる。従って、ウェハ厚みを確保してチップの凹みを防ぎなら、効率的にダイシングすることができる。また、厚いダイシングブレードを要しないため、ダイシングライン幅を細くでき、１つのウェハ当りのチップ数を増加することができる。
また、ウェハ状態で一括して本体ウェハ１と蓋ウェハ７を接合するため、チップごとに本体ウェハ１と蓋ウェハ７を接合するのに比べて組立費を大幅に低減できる。また、本体ウェハ１をバンプにより基板１１に実装するため、ワイヤを必要とせず、ワイヤによる利得低下や狭帯域化を抑制できる。
なお、貫通孔１６，１７を形成することで本体ウェハ１の反りが大きくなり、プロセス装置に設置できない場合がある。この場合は、本体ウェハ１と蓋ウェハ７を接合した後に貫通孔１６，１７を形成してもよい。また、本体ウェハ１と蓋ウェハ７は必ずしも同材料でなくてもよいが、膨張率の差による反りが問題になる場合は、同材料が望ましい。実装時の機械的衝撃から保護するため、本体ウェハ１と蓋ウェハ７にチップ保護膜を形成してもよい。
実施の形態２．
実施の形態２に係る半導体装置の製造方法を説明する。図１３〜図１８は、実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
まず、実施の形態１と同様に図４〜図７の工程を行う。次に、図１３に示すように、蓋ウェハ７の主面７ａに金属膜１９と凹部８を形成する。次に、図１４に示すように、蓋ウェハ７の主面７ｂから蓋ウェハ７を貫通して金属膜１９に達する貫通孔２０を形成する。
次に、図１５に示すように、蓋ウェハ７の主面７ｂ、貫通孔２０の内壁、及び、貫通孔２０内において露出した金属膜１９上に金属膜２１を形成する。
次に、図１６に示すように、回路パターン２に凹部８を対向させ、貫通孔１７と貫通孔２０を位置合わせし、金属膜３に金属膜１９を接触させて、本体ウェハ１に蓋ウェハ７を接合する。
次に、図１７に示すように、接合された本体ウェハ１と蓋ウェハ７を貫通孔１７，２０に沿ってダイシングする。これにより、図１８に示すように、実施の形態２に係る半導体装置が製造される。
続いて、実施の形態２の効果を説明する。実施の形態２では、蓋ウェハ７の主面７ｂ側に電磁シールド用の金属膜２１を形成する。この場合でも実施の形態１と同様の効果を得ることができる。また、蓋ウェハ７にも貫通孔２０を形成し、貫通孔１７，２０に沿ってダイシングすることで、更に効率的にダイシングすることができる。なお、ウェハ強度を保つために、ダイシングライン（紙面奥方向）上の全てに貫通孔１７，２０を設ける必要はない。
半導体ウェハを薄板化した場合、半導体ウェハと金属膜の膨張係数の差により、通常、金属膜を形成した方向に半導体ウェハが反る。実施の形態２の場合、本体ウェハ１と蓋ウェハ７の反り方向が逆であるため、反りが相殺し、接合後のウェハの反り量を軽減できる。また、接地した金属膜２１が蓋ウェハ７の主面７ｂ側にあるため、接地した金属膜２１による回路パターン２への干渉を低減することができる。
実施の形態３．
実施の形態３に係る半導体装置の製造方法を説明する。図１９〜図２６は、実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
まず、図１９に示すように、本体ウェハ１の主面１ａに回路パターン２を形成する。
次に、図２０に示すように、蓋ウェハ７の主面７ａにレジストパターン１８を形成する。このレジストパターン１８をマスクとして蓋ウェハ７をエッチングする。これにより、蓋ウェハ７の主面７ａに凹部８を形成する。
次に、図２１に示すように、回路パターン２に凹部８を対向させ、本体ウェハ１の主面１ａと蓋ウェハ７の主面７ａの半導体同士を接触させて、本体ウェハ１に蓋ウェハ７をプラズマ活性化接合等により接合する。
次に、図２２に示すように、本体ウェハ１及び蓋ウェハ７を薄板化し、チップ境界部をエッチングする。次に、図２３に示すように、蓋ウェハ７の主面７ｂに金属膜２１を形成する。
次に、図２４に示すように、本体ウェハ１の主面１ｂにレジストパターン１５を形成する。このレジストパターン１５をマスクとして本体ウェハ１及び蓋ウェハ７をエッチングする。これにより、本体ウェハ１の主面１ｂから本体ウェハ１及び蓋ウェハ７を貫通して金属膜２１に達する貫通孔１７を形成する。
次に、図２５に示すように、本体ウェハ１の主面１ｂ、貫通孔１７の内壁、及び、貫通孔１７内において露出した金属膜２１上に金属膜４を形成する。なお、後に貫通孔１７に沿ってダイシングするため、貫通孔１７は金属膜４で充填しない。ダイシングライン上の金属膜４を省略してもよい。
次に、接合された本体ウェハ１と蓋ウェハ７を貫通孔１に沿ってダイシングする。これにより、実施の形態３に係る半導体装置が製造される。
続いて、実施の形態３の効果を説明する。実施の形態３では、蓋ウェハ７の主面７ｂ側に電磁シールド用の金属膜２１を形成する。この場合でも実施の形態１と同様の効果を得ることができる。また、接合された本体ウェハ１と蓋ウェハ７を貫通孔１７に沿ってダイシングするため、ダイシングラインのみウェハ厚みを薄くできる。従って、ウェハ厚みを確保して装置の凹みを防ぎなら、効率的にダイシングすることができる。また、厚いダイシングブレードを要しないため、ダイシングライン幅を細くでき、１つのウェハ当りのチップ数を増加することができる。
また、実施の形態３では、本体ウェハ１に蓋ウェハ７を接合する際に半導体同士を接合させる。実施の形態１，２のように金属同士を接合させる場合、条件や材質によっては加熱が必要になる。これに対して、実施の形態３では、半導体は金属に比べて表面粗さが小さく半導体同士の接合面を平坦に保ちやすいため、常温で表面活性化によるウェハ接合が可能である。従って、昇温及び降温によるスループットの低下を抑制することができる。
なお、上記の例では、図２２に示すように本体ウェハ１及び蓋ウェハ７についてチップ境界部をエッチングしたが、強度が保てるならエッチングをせず薄板化のみでもよい。例えば、図２６に示すように、本体ウェハ１のチップ境界部をエッチングしなくてもよい。
実施の形態４．
図２７は、実施の形態４に係る半導体装置を示す断面図である。この半導体装置は、低雑音増幅器（Low Noise Amplifier: LNA）、ミキサ、及びアンテナを有する受信回路である。
本体ウェハ１の主面１ａに回路パターン２が形成されている。回路パターン２はＬＮＡやミキサを有する。本体ウェハ１の主面１ｂに信号入出力用パッド５が形成されている。本体ウェハ１を貫通する貫通電極６により、回路パターン２と信号入出力用パッド５は接続されている。その他、図示しないが、回路接地用の貫通電極やパッドも形成されている。
蓋ウェハ７の主面７ａに凹部８が形成されている。蓋ウェハ７の凹部８に回路パターン２２が形成されている。蓋ウェハ７は、回路パターン２に凹部８を対向させて本体ウェハ１に接合されている。本体ウェハ１と蓋ウェハ７は、半導体表面同士で接合されている。
回路パターン２と回路パターン２２はバンプ２３により接続されている。蓋ウェハ７の主面７ｂに回路パターン２４が形成されている。回路パターン２４はアンテナを有する。蓋ウェハ７を貫通する貫通電極２５により、回路パターン２２と回路パターン２４は接続されている。実施の形態１と同様にダイシングが容易になるよう、蓋ウェハ７に貫通孔２６が形成されている。
続いて、実施の形態４の効果を説明する。本実施の形態では３次元的に回路パターン２，２２，２４を積層できるため、２次元平面に回路パターンを形成した装置に比べてチップサイズを縮小することができる。
特にミリ波帯では、アンテナとＬＮＡとの間の信号強度の損失が配線長に応じて大きくなる。これに対し、本実施の形態では、両者をワイヤ接続した装置に比べて、両者の距離が短縮されるため、損失を最小化できる。また、高周波回路にはＧａＡｓ基板がよく用いられるが、蓋ウェハ７にも半絶縁性基板であるＧａＡｓを用いると、Ｓｉ基板に比べ損失を抑制できる。
チップ全体での信号損失を更に低減するには、高周波信号が通過する全ての貫通電極は短い方が望ましい。このため、本体ウェハ１及び蓋ウェハ７は薄い方が望ましい。ウェハを薄板化しても、バンプ２３が支えとなるため、チップの凹みを抑制できる。さらに、ウェハを薄くすると、隣接線路との間隔を狭くできるため、高密度なレイアウトができる。従って、損失低減による受信特性向上とチップサイズ低減を同時に達成できる。
また、回路パターン２に発振器、電力増幅器、及びスイッチを形成しておけば、本体ウェハ１のみで送受信器を構成することもできる。従来、回路チップとアンテナチップが別々であったため、１つずつ組立をする必要があった。本実施の形態では、ウェハ同士を接合してダイシングするだけで、回路とアンテナを有する送受信器を形成でき、組立に要する時間及び費用を大幅に削減できる。
なお、本体ウェハ１の回路パターン２と蓋ウェハ７の回路パターン２２のアイソレーションが低い場合は、凹部８に接地層を設けてもよい。電磁シールド性を強化するためにメッキ等の金属膜を貫通孔２６に形成してもよい。
実施の形態５．
図２８は、実施の形態５に係る半導体装置を示す断面図である。図２９は、実施の形態５に係る半導体装置の回路図である。本体ウェハ１上に３つの蓋ウェハ２７，２８，２９が積層されている。蓋ウェハ２７，２８，２９の構成は実施の形態４の蓋ウェハ７と同様である。本体ウェハ１上に発振器回路３０、蓋ウェハ２７上にミキサ回路３１、蓋ウェハ２８上にＬＮＡ回路３２、蓋ウェハ２９上にアンテナ３３がそれぞれ形成されている。
アンテナ３３で受信した高周波信号ＲＦは、バンプ２３及び貫通電極２５等を介してＬＮＡ回路３２に入力される。この高周波信号ＲＦはＬＮＡ回路３２で増幅されミキサ回路３１に入力される。ミキサ動作に必要な局部発振信号ＬＯは発振器回路３０で生成されミキサ回路３１に入力される。ミキサ回路３１で生成された中間周波数信号ＩＦは、本体ウェハ１の主面１ｂからマザーボードに出力される。直流電圧ＤＣは各層のトランジスタに給電される。
本実施の形態では、３次元的に回路パターンを積層できるため、実施の形態４と同様にチップサイズを縮小することができ、実装時間及びコストを大きく削減できる。特に回路特性が組立精度に敏感なミリ波帯では、この効果は大きい。なお、本実施の形態では４枚のウェハを接合するため、各ウェハを薄板化する必要がある。この場合でも、バンプ２３が支えとなるため、チップの凹みを抑制できる。
実施の形態６．
図３０は、実施の形態６に係る半導体装置を示す断面図である。本体ウェハ１上に２つの蓋ウェハ３４，３５が積層されている。蓋ウェハ３４の構成は実施の形態４の蓋ウェハ７と同様である。蓋ウェハ３５の凹部３６の内壁全体に金属膜３７が形成され、凹部３６が空洞になっており導波管共振器となっている。回路パターンによる共振器と比べてＱ値の高い共振器をチップ上で構成できるため、発振特性を改善できる。また、３次元的に回路パターンを積層できるため、実施の形態４，５と同様に、チップサイズを縮小することができる。なお、導波管内部に誘電材料を埋め込んでもよい。
実施の形態７．
図３１は、実施の形態７に係る半導体装置を示す断面図である。本体ウェハ１の主面１ａにトランジスタ３８が形成されている。トランジスタ３８は、サブコレクタ層３９、コレクタ層４０、ベース層４１、エミッタ層４２、コレクタ４３、ベース４４、及びエミッタ４５を有する。ここでは、トランジスタ３８はＨＢＴ（Hetero-junction Bipolar Transistor）であるが、電界効果トランジスタでもよい。
蓋ウェハ７の主面７ａに凹部８が形成されている。蓋ウェハ７の凹部８に接地電極４６が形成されている。蓋ウェハ７は、トランジスタ３８に凹部８を対向させて本体ウェハ１に接合されている。トランジスタ３８のベース４４やコレクタ４３は貫通電極６を介して外部回路と接続される。
トランジスタ３８のエミッタ４５（電界効果トランジスタの場合はソース）と接地電極４６はバンプ４７により接続されている。蓋ウェハ７の主面７ｂに放熱板４８が形成されている。放熱板４８は接地されている。蓋ウェハ７を貫通する貫通電極４９により、接地電極４６と放熱板４８は接続されている。
これにより、ＨＢＴのエミッタがエアブリッジ及び本体ウェハの貫通孔を介して接地及び放熱される従来装置に比べて、放熱性を向上でき、寄生インダクタンスを低減することができる。従って、特にミリ波帯において利得が大きく向上し、放熱性が向上することで出力特性も改善する。
実施の形態８．
図３２は、実施の形態８に係る半導体装置を示す上面図である。図３３は図３２のＡ−Ａ´に沿った断面図である。図３４は図３２のＢ−Ｂ´に沿った断面図である。図３５は図３２のＣ−Ｃ´に沿った断面図である。
本体ウェハ１の主面１ａに、回路パターン５０，５１、配線５２、及び金属膜５３が形成されている。回路パターン５０と回路パターン５１は、配線５２により接続されている。回路パターン５０は発振器及びスイッチを有する。回路パターン５１は増幅器を有する。本体ウェハ１の主面１ｂに接地用パッド５４が形成されている。金属膜５３と接地用パッド５４は貫通電極５５により接続されている。
蓋ウェハ７の主面７ａに凹部５６，５７が形成されている。蓋ウェハ７の凹部５６に金属膜５８が形成されている。蓋ウェハ７は、回路パターン５０に凹部５６を対向させ、回路パターン５１に凹部５７を対向させて本体ウェハ１に接合されている。ここで、チップ端では半導体同士が接合され、チップ内部では金属膜５８と金属膜５３が接合されている。蓋ウェハ７の凹部５６に形成された金属膜５８は、金属膜５３、貫通電極５５、及び接地用パッド５４を介して接地される。
蓋ウェハ７の主面７ａは、本体ウェハ１と接合される領域５９と、凹部５６と凹部５７の間に存在し配線５２と対向する領域６０とを有する。領域６０は、領域５９に対して窪んでいる。そして、領域６０と領域５９の高さの差ｄは、配線５２の厚みｔより大きい。従って、領域６０は配線５２から離間している。
続いて、実施の形態８に係る半導体装置の製造方法を説明する。図３６〜図４３は、実施の形態８に係る半導体装置の製造方法を説明するための断面図である。ここで、図３６〜図４０及び図４３は図３３に対応し、図４１は図３４に対応し、図４２は図３５に対応する。
まず、図３６に示すように、本体ウェハ１の主面１ａに、回路パターン５０，５１及び配線５２を形成する。さらに、貫通電極５５及び接地用パッド５４を形成する。
次に、図３７に示すように、蓋ウェハ７の主面７ａに凹部５６，５７を形成する。次に、図３８に示すように、蓋ウェハ７の凹部５６に金属膜５８を形成する。次に、図３９に示すように、蓋ウェハ７の主面７ｂに凹部６１を形成する。
次に、図４０〜図４２に示すように、回路パターン５０に凹部５６を対向させ、回路パターン５１に凹部５７を対向させて、本体ウェハ１に蓋ウェハ７を接合する。次に、図４３に示すように、接合された本体ウェハ１と蓋ウェハ７を凹部６１に沿ってダイシングする。これにより、実施の形態８に係る半導体装置が製造される。
続いて、実施の形態８の効果を説明する。回路パターン５０を覆う蓋ウェハ７の金属膜５８が接地されるため、電磁シールド効果を向上して外部電磁ノイズを防ぐことができる。さらに、信号のフィードバックによる不要発振や発振周波数ずれを抑制することができる。
また、本実施の形態では増幅器と発振器を１つのチップに形成するため、増幅器と発振器を別々のチップに形成した装置に比べてデバイスサイズ及び製造コストを低減することができる。なお、実施の形態５の中間層を接地電極にして増幅器と発振器を分離することもできるが、電磁シールドのために一層追加することになるので、本実施の形態の方が有効である。
また、蓋ウェハ７の主面７ａの凹部５６と凹部５７の間に存在する領域６０が配線５２から離間している。このため、回路パターン５０と回路パターン５１を接続する配線５２は、蓋ウェハ７とは接合されない。従って、発振器で生成された信号が増幅器に入力される。
また、接合された本体ウェハ１と蓋ウェハ７を凹部６１に沿ってダイシングするため、ダイシングラインのみウェハ厚を薄くできる。従って、ウェハ厚みを確保して装置の凹みを防ぎなら、効率的にダイシングすることができる。また、厚いダイシングブレードを要しないため、ダイシングライン幅を細くでき、１ウェハ当りのチップ数を増加することができる。
なお、上記の実施の形態１〜８では、ウェハを各チップに分離する方法として、ダイシングブレードによるダイシングを用いている。しかし、ダイシングに限らず、スクライブやレーザ溶断などの他のチップ分離方法を用いてもよい。
１ 本体ウェハ
１ａ 主面（第１主面）
１ｂ 主面（第２主面）
２ 回路パターン（第１の回路パターン）
３ 金属膜（第１の金属膜）
４ 金属膜（第２の金属膜）
７ 蓋ウェハ
７ａ 主面（第１主面）
７ｂ 主面（第２主面）
８ 凹部
９ 金属膜（第３の金属膜）
１７ 貫通孔（第１の貫通孔）
１９ 金属膜（第３の金属膜）
２０ 貫通孔（第２の貫通孔）
２１ 金属膜（第４の金属膜）
２２ 回路パターン（第２の回路パターン）
２３ バンプ
２４ 回路パターン（第３の回路パターン）
２５ 貫通電極
３８ トランジスタ
４５ エミッタ
４６ 接地電極
４８ 放熱板
５０ 回路パターン（第１の回路パターン）
５１ 回路パターン（第２の回路パターン）
５２ 配線
５６ 凹部（第１の凹部）
５７ 凹部（第２の凹部）
５８ 金属膜
５９ 領域（第１の領域）
６０ 領域（第２の領域）
６１ 凹部（第３の凹部）

Claims (8)

  1. 互いに対向する第１主面と第２主面を有する本体ウェハの前記第１主面に回路パターンと第１の金属膜を形成する工程と、
    前記本体ウェハの前記第２主面から前記本体ウェハを貫通して前記第１の金属膜に達する貫通孔を形成する工程と、
    前記本体ウェハの前記第２主面の一部、前記貫通孔の内壁、及び、前記貫通孔内において露出した前記第１の金属膜上に第２の金属膜を形成する工程と、
    互いに対向する第１主面と第２主面を有する蓋ウェハの前記第１主面に凹部を形成する工程と、
    前記蓋ウェハの前記凹部内を含む前記第１主面に第３の金属膜を形成する工程と、
    前記回路パターンに前記凹部を対向させ、前記第１の金属膜に前記第３の金属膜を接触させて、前記本体ウェハに前記蓋ウェハを接合する工程と、
    接合された前記本体ウェハと前記蓋ウェハを前記貫通孔に沿ってダイシングする工程とを備えることを特徴とする半導体装置の製造方法。
  2. 互いに対向する第１主面と第２主面を有する本体ウェハの前記第１主面に回路パターンと第１の金属膜を形成する工程と、
    前記本体ウェハの前記第２主面から前記本体ウェハを貫通して前記第１の金属膜に達する第１の貫通孔を形成する工程と、
    前記本体ウェハの前記第２主面の一部、前記第１の貫通孔の内壁、及び、前記第１の貫通孔内において露出した前記第１の金属膜上に第２の金属膜を形成する工程と、
    互いに対向する第１主面と第２主面を有する蓋ウェハの前記第１主面に凹部を形成する工程と、
    前記蓋ウェハの前記第１主面に第３の金属膜を形成する工程と、
    前記蓋ウェハの前記第２主面から前記蓋ウェハを貫通して前記第３の金属膜に達する第２の貫通孔を形成する工程と、
    前記蓋ウェハの前記第２主面、前記第２の貫通孔の内壁、及び、前記第２の貫通孔内において露出した前記第３の金属膜上に第４の金属膜を形成する工程と、
    前記回路パターンに前記凹部を対向させ、前記第１の貫通孔と前記第２の貫通孔を位置合わせし、前記第１の金属膜に前記第３の金属膜を接触させて、前記本体ウェハに前記蓋ウェハを接合する工程と、
    接合された前記本体ウェハと前記蓋ウェハを前記第１の貫通孔及び前記第２の貫通孔に沿ってダイシングする工程とを備えることを特徴とする半導体装置の製造方法。
  3. 互いに対向する第１主面と第２主面を有する本体ウェハの前記第１主面に回路パターンを形成する工程と、
    互いに対向する第１主面と第２主面を有する蓋ウェハの前記第１主面に凹部を形成する工程と、
    前記回路パターンに前記凹部を対向させ、前記本体ウェハの前記第１主面と前記蓋ウェハの前記第１主面の半導体同士を接触させて、前記本体ウェハに前記蓋ウェハを接合する工程と、
    前記蓋ウェハの前記第２主面に第１の金属膜を形成する工程と、
    前記本体ウェハの前記第２主面から前記本体ウェハ及び前記蓋ウェハを貫通して前記第１の金属膜に達する貫通孔を形成する工程と、
    前記本体ウェハの前記第２主面、前記貫通孔の内壁、及び、前記貫通孔内において露出した前記第１の金属膜上に第２の金属膜を形成する工程と、
    接合された前記本体ウェハと前記蓋ウェハを前記貫通孔に沿ってダイシングする工程とを備えることを特徴とする半導体装置の製造方法。
  4. 互いに対向する第１主面と第２主面を有する本体ウェハと、
    前記本体ウェハの前記第１主面に形成された第１の回路パターンと、
    互いに対向する第１主面と第２主面を有し、前記第１主面に凹部が形成され、前記第１の回路パターンに前記凹部を対向させて前記本体ウェハに接合された蓋ウェハと、
    前記蓋ウェハの前記凹部に形成された第２の回路パターンと、
    前記第１の回路パターンと前記第２の回路パターンとを接続するバンプと、
    前記蓋ウェハの前記第２主面に形成された第３の回路パターンと、
    前記蓋ウェハを貫通して前記第２の回路パターンと前記第３の回路パターンを接続する貫通電極とを備えることを特徴とする半導体装置。
  5. 互いに対向する第１主面と第２主面を有する本体ウェハと、
    前記本体ウェハの前記第１主面に形成されたトランジスタと、
    互いに対向する第１主面と第２主面を有し、前記第１主面に凹部が形成され、前記トランジスタに前記凹部を対向させて前記本体ウェハに接合された蓋ウェハと、
    前記蓋ウェハの前記凹部に形成された接地電極と、
    前記トランジスタのエミッタ又はソースと前記接地電極とを接続するバンプと、
    前記蓋ウェハの前記第２主面に形成された放熱板と、
    前記蓋ウェハを貫通して前記接地電極と前記放熱板を接続する貫通電極とを備えることを特徴とする半導体装置。
  6. 互いに対向する第１主面と第２主面を有する本体ウェハと、
    前記本体ウェハの前記第１主面に形成された第１の回路パターン及び第２の回路パターンと、
    互いに対向する第１主面と第２主面を有し、前記第１主面に第１の凹部及び第２の凹部が形成され、前記第１の回路パターンに前記第１の凹部を対向させ、前記第２の回路パターンに前記第２の凹部を対向させて前記本体ウェハに接合された蓋ウェハと、
    前記蓋ウェハの前記第１の凹部に形成された金属膜とを備えることを特徴とする半導体装置。
  7. 前記本体ウェハの前記第１主面に形成され、前記第１の回路パターンと前記第２の回路パターンを接続する配線を更に備え、
    前記蓋ウェハの前記第１主面は、前記本体ウェハと接合される第１の領域と、前記第１の凹部と前記第２の凹部の間に存在し前記配線と対向する第２の領域とを有し、
    前記第２の領域は、前記第１の領域に対して窪んでおり、
    前記第２の領域と前記第１の領域の高さの差は、前記配線の厚みより大きく、
    前記第２の領域は、前記配線から離間していることを特徴とする請求項６に記載の半導体装置。
  8. 互いに対向する第１主面と第２主面を有する本体ウェハの前記第１主面に、第１の回路パターン及び第２の回路パターンを形成する工程と、
    互いに対向する第１主面と第２主面を有する蓋ウェハの前記第１主面に第１の凹部及び第２の凹部を形成する工程と、
    前記蓋ウェハの前記第１の凹部に金属膜を形成する工程と、
    前記蓋ウェハの前記第２主面に第３の凹部を形成する工程と、
    前記第１の回路パターンに前記第１の凹部を対向させ、前記第２の回路パターンに前記第２の凹部を対向させて、前記本体ウェハに前記蓋ウェハを接合する工程と、
    接合された前記本体ウェハと前記蓋ウェハを前記第３の凹部に沿ってダイシングする工程とを備えることを特徴とする半導体装置の製造方法。
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