JP2012028443A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】シリコーン系の接着剤にて接着された回路基板およびベース体を封止する封止部材の密着力の低下を抑制し得る半導体装置および半導体装置の製造方法を提供する。
【解決手段】回路基板11の裏面11bとヒートシンク12の接着面12aとの間には、両部材11,12を接着する接着剤20として、粘度が100Pa・s以上であるシリコーン系接着剤が塗布されており、回路基板11の裏面11bとヒートシンク12の接着面12aとの間から押し出された接着剤20の押出端部21が断面山形状に盛り上がるように形成されている。
【選択図】図2

Description

本発明は、接着剤により接着された回路基板およびベース体が封止部材により封止される半導体装置および半導体装置の製造方法に関するものである。
従来、接着剤により接着された回路基板およびベース体が封止部材により封止される半導体装置では、接着剤として主にシリコーン系材料のものが採用されている。シリコーン系の接着剤は、接着時にシリコーン系材料の低分子成分が基板側面や表面まで染み出してしまう場合があり、このように染み出した低分子成分は密着力を低下させるため、モールド樹脂と基板との界面での剥離が引き起こされることがある。
そこで、下記特許文献1に開示される半導体装置では、アルミナ基板(半導体素子)におけるリードフレームに搭載される面の外周部には、接着剤はみだし防止手段として突起が設けられている。これにより、リードフレームにアルミナ基板を搭載した際に、接着剤が突起よりも外周部にはみだすことが防止され、接着剤がアルミナ基板におけるパワーチップやチップコンデンサを搭載した面に流れてしまうことを防止している。
また、下記特許文献2に開示される半導体装置では、回路基板のリードフレームが接着される基板接着部に、余剰の接着剤を吸収するスルーホールが設けられている。これにより、接着剤を余剰に接着剤吸収部に配設する場合でも、接着剤が基板接着部以外の回路基板やリードフレームに広がることを防止している。
また、下記特許文献3に開示される半導体装置では、密着性の低下を抑制する接着剤として、同一分子中にケイ素原子結合アルケニル基とケイ素原子結合水素原子をそれぞれ平均して2個以上有するオルガノポリシロキサンを主成分とする付加反応硬化型シリコーンゴム組成物からなるものを採用している。
また、下記特許文献4に開示される半導体装置では、基板と半導体チップとを接着する接着剤は、半導体チップの側面に至るように設けられている。また、基板における半導体チップが搭載された面で半導体チップの周囲には、封止材が設けられおり、この封止材は、半導体チップの上面及び接着剤の一部が露出するように設けられている。このように、半導体チップの上面を封止材から露出させることで、放熱性を向上させている。また、接着剤の一部が露出するように封止材を設けることで、当該接着剤から水蒸気を逃がしている。
また、下記特許文献5に開示される電子部品では、封止ケースにおける配線基板との接着面には、凹型溝が全周に渡って設けており、封止ケースは、マウンタ等で、接着剤が塗布された配線基板上の位置にマウント、圧着される。その結果、接着剤は、封止ケースと配線基板間を押し広げられるが、余剰な接着剤は、封止ケースに設けた凹型溝に逃げるため、封止ケースの周囲にはみ出す量が抑制される。
また、下記特許文献6に開示される半導体チップの実装方法では、半導体チップを実装基板に接着する接着剤として、シリコーン系の接着剤と異なりエポキシ系の接着剤が採用されている。この接着剤によって実装基板の実装面を被着する場合は、事前に実装基板を加熱して接着剤が最軟化する直前の温度に加熱して行い、実装基板の実装面を接着剤によって被覆した状態で半導体チップを実装基板に加圧して搭載する。接着剤は加熱されて軟化しているから、半導体チップを実装基板に押圧すると接着剤が流動して余分の接着剤が半導体チップの下側から外側に押し出されて、半導体チップの側面と実装基板との間でフィレットが形成される。このようにフィレットが形成されると、接着剤の濡れ力が半導体チップを実装基板に引き込むように作用するため、半導体チップの位置ずれが防止されて半導体チップと実装基板との接続が確実になされることとなる。
特開2004−273946号公報 特開平09−181244号公報 特開2001−279223号公報 特開2003−264257号公報 特開平07−130916号公報 特開2001−332583号公報
ところで、上記特許文献1,2,5のように、接着剤のはみだしを防ぐための特別な構成を採用すると、煩雑であり低コスト化の阻害要因となってしまう。また、上記特許文献3のように、接着剤の材料自体を改良することは接着特性を劣化させる恐れがあり、開発に時間を要する。また、上記特許文献4では、放熱性等が考慮されているものの、接着剤の接着特性に関してそもそも言及されていない。また、上記特許文献6では、エポキシ系の接着剤が採用されることを前提としたものであり、シリコーン系等の他の接着剤についてそもそも言及されていない。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、シリコーン系の接着剤にて接着された回路基板およびベース体を封止する封止部材の密着力の低下を抑制し得る半導体装置および半導体装置の製造方法を提供することにある。
上記目的を達成するため、特許請求の範囲に記載の請求項1の半導体装置では、回路基板とこの回路基板が接着剤により接着されるベース体との少なくとも一部が封止部材により封止される半導体装置において、前記回路基板の裏面と前記ベース体の接着面との間には、前記接着剤として粘度が100Pa・s以上であるシリコーン系接着剤が塗布され、前記回路基板の裏面と前記ベース体の接着面との間から押し出された前記接着剤が断面山形状に盛り上がるように形成されることを特徴とする。
請求項2の発明は、請求項1に記載の半導体装置において、前記ベース体の接着面の表面粗さは、前記回路基板の裏面の表面粗さよりも大きいことを特徴とする。
請求項3の発明は、請求項1または2に記載の半導体装置において、前記回路基板の裏面には、外縁部が中央部よりも厚みが薄くなるように段部が形成されることを特徴とする。
請求項4の発明は、請求項1〜3のいずれか一項に記載の半導体装置において、前記シリコーン系接着剤に含まれるフィラーの割合が70wt%以上であることを特徴とする。
特許請求の範囲に記載の請求項5の半導体装置の製造方法では、回路基板とこの回路基板が接着剤により接着されるベース体との少なくとも一部が封止部材により封止される半導体装置の製造方法において、前記接着剤として粘度が100Pa・s以上であるシリコーン系接着剤を、前記ベース体の接着面および前記回路基板の裏面のいずれか一方に塗布する第1工程と、前記回路基板の裏面と前記ベース体の接着面とを前記接着剤を介して接着するとともにこれら両面間から押し出された接着剤を断面山形状に盛り上げる第2工程と、接着された前記回路基板および前記ベース体の少なくとも一部を前記封止部材により封止する第3工程と、を備えることを特徴とする。
請求項6の発明は、請求項5に記載の半導体装置の製造方法において、前記ベース体の接着面の表面粗さは、前記回路基板の裏面の表面粗さよりも大きいことを特徴とする。
請求項7の発明は、請求項5または6に記載の半導体装置の製造方法において、前記回路基板の裏面には、外縁部が中央部よりも厚みが薄くなるように段部が形成されることを特徴とする。
請求項8の発明は、請求項5〜7のいずれか一項に記載の半導体装置の製造方法において、前記シリコーン系接着剤に含まれるフィラーの割合が70wt%以上であることを特徴とする。
請求項9の発明は、請求項5〜8のいずれか一項に記載の半導体装置の製造方法において、前記第1工程では、前記接着剤は、前記回路基板の中央部および四隅に対応する部位の厚さが他の部位より厚く塗布されることを特徴とする。
請求項10の発明は、請求項9に記載の半導体装置の製造方法において、前記第1工程では、前記回路基板の中央部および四隅に対応する前記接着剤の部位の少なくともいずれかは、要求される厚みに応じた形状の溝付スキージを用いて、他の部位より厚く塗布されることを特徴とする。
請求項11の発明は、請求項9に記載の半導体装置の製造方法において、前記第1工程では、前記回路基板の中央部および四隅に対応する前記接着剤の部位の少なくともいずれかは、ディスペンス法により、他の部位より厚く塗布されることを特徴とする。
請求項1の発明では、回路基板の裏面とベース体の接着面との間には、両部材を接着する接着剤として、粘度が100Pa・s以上であるシリコーン系接着剤が塗布されており、回路基板の裏面とベース体の接着面との間から押し出された接着剤が断面山形状に盛り上がるように形成されている。
回路基板の裏面とベース体の接着面との間には、高い粘度のシリコーン系接着剤が塗布されているので、接着時にこれら両面間から押し出された接着剤は、回路基板の側面にてフィレットを形成することなく断面山形状に盛り上がることとなる。このため、両面間から押し出された接着剤が回路基板の側面に接触しにくくなるので、シリコーン系接着剤に含まれる低分子成分が回路基板の側面を介して基板表面まで染み出す距離が長くなる。これにより、シリコーン系接着剤を使用する場合でも、上記両面間の接着後に封止部材により封止されるまでに、シリコーン系材料の低分子成分が基板表面等まで染み出すことが抑制される。
したがって、シリコーン系の接着剤にて接着された回路基板およびベース体を封止する封止部材の密着力の低下を抑制することができる。
請求項2の発明では、ベース体の接着面の表面粗さは、回路基板の裏面の表面粗さよりも大きいため、接着時における両面間の接着剤は回路基板の裏面に沿い流れやすくなり、両面間から押し出された回路基板側の接着剤がベース体の接着面に向かうように流れることとなる。これにより、接着時に両面間から押し出された接着剤を、回路基板の側面に対してより接触しにくくすることができる。
請求項3の発明では、回路基板の裏面には、外縁部が中央部よりも厚みが薄くなるように段部が形成されるため、接着時に中央部から外縁部へ押し出される接着剤が当該外縁部に接触しにくくなる。これにより、接着時に両面間から押し出される直前の接着剤はベース体の接着面にのみ接触し回路基板の裏面には接触しないので、両面間から押し出された接着剤を、回路基板の側面に対してより接触しにくくすることができる。
請求項4の発明では、シリコーン系接着剤の粘度を高くするために、シリコーン系接着剤に含まれるフィラーの割合が70wt%以上に設定されている。これにより、シリコーン系接着剤の粘度を好適に高くして、接着時に上記両面間から押し出された接着剤を回路基板の側面に対してより接触しにくくすることができる。
請求項5の発明では、第1工程により、接着剤として粘度が100Pa・s以上であるシリコーン系接着剤が、ベース体の接着面および回路基板の裏面のいずれか一方に塗布され、第2工程により、回路基板の裏面とベース体の接着面とが接着剤を介して接着されるとともにこれら両面間から押し出された接着剤が断面山形状に盛り上げられ、第3工程により、接着された回路基板およびベース体の少なくとも一部が封止部材により封止される。
回路基板の裏面とベース体の接着面との間には、高い粘度のシリコーン系接着剤が塗布されているので、接着時にこれら両面間から押し出された接着剤は、回路基板の側面にてフィレットを形成することなく断面山形状に盛り上がることとなる。このため、両面間から押し出された接着剤が回路基板の側面に接触しにくくなるので、シリコーン系接着剤に含まれる低分子成分が回路基板の側面を介して基板表面まで染み出す距離が長くなる。これにより、シリコーン系接着剤を使用する場合でも、上記両面間の接着後に封止部材により封止されるまでに、シリコーン系材料の低分子成分が基板表面等まで染み出すことが抑制される。
したがって、シリコーン系の接着剤にて接着された回路基板およびベース体を封止する封止部材の密着力の低下を抑制することができる。
請求項6の発明では、ベース体の接着面の表面粗さは、回路基板の裏面の表面粗さよりも大きいため、両面間の接着剤は回路基板の裏面に沿い流れやすくなり、両面間から押し出された回路基板側の接着剤がベース体の接着面に向かうように流れることとなる。これにより、両面間から押し出された接着剤を、回路基板の側面に対してより接触しにくくすることができる。
請求項7の発明では、回路基板の裏面には、外縁部が中央部よりも厚みが薄くなるように段部が形成されるため、中央部から外縁部へ押し出される接着剤が当該外縁部に接触しにくくなる。これにより、両面間から押し出される直前の接着剤はベース体の接着面にのみ接触し回路基板の裏面には接触しないので、両面間から押し出された接着剤を、回路基板の側面に対してより接触しにくくすることができる。
請求項8の発明では、シリコーン系接着剤の粘度を高くするために、シリコーン系接着剤に含まれるフィラーの割合が70wt%以上に設定されている。これにより、シリコーン系接着剤の粘度を好適に高くして、上記両面間から押し出された接着剤を回路基板の側面に対してより接触しにくくすることができる。
請求項9の発明では、第1工程では、接着剤は、回路基板の中央部および四隅に対応する部位の厚さが他の部位より厚く塗布される。
印刷用マスク等を使用してベース体の接着面および回路基板の裏面のいずれか一方に塗布された接着剤は、印刷用マスク等を外すときに端部の厚さが厚くなるため、両面間の接着時にこれら両面間にて接着剤を押し潰すと、中央部の空気が抜けきれずに当該接着剤内にボイドが発生する場合がある。特に、接着剤として粘度が高いものを採用する場合には、上記ボイドが発生しやすくなってしまう。そこで、回路基板の中央部に対応する部位の厚さを他の部位より厚く塗布することで、両面間の接着時に、接着剤の上記中央部が押し潰されながらボイドの元となる空気を外方へ押し出して広がるので、ボイドの発生を抑制することができる。
また、回路基板の中央部に対応する部位の厚さのみが他の部位より厚く塗布されている場合、接着剤を押し潰す圧力が過剰であると接着剤がベース体からはみ出してしまい、当該圧力が不足すると回路基板の四隅に対応する部位にて接着剤との間で隙間が発生してしまう。そこで、回路基板の中央部に加えて四隅に対応する部位の厚さを他の部位より厚く塗布することで、ベース体から接着剤のはみ出しをなくすとともに上記両面と接着剤との隙間をなくした接着状態を容易に成形することができる。
請求項10の発明のように、第1工程にて、回路基板の中央部および四隅に対応する接着剤の部位の少なくともいずれかを、要求される厚みに応じた形状の溝付スキージを用いて、他の部位より厚く塗布してもよい。
また、請求項11の発明のように、第1工程にて、回路基板の中央部および四隅に対応する接着剤の部位の少なくともいずれかを、ディスペンス法により、他の部位より厚く塗布してもよい。
図1(A)は、第1実施形態に係る半導体装置の構成を示す概略構成図であり、図1(B)は、図1(A)の1B−1B線相当の切断面を概略的に示す断面図である。 図1の回路基板の側面近傍における接着剤の押出端部を示す断面図である。 回路基板の側面に形成されるフィレットの状態を示す断面図である。 低分子成分の染み出し長さと放置時間との関係を示すグラフである。 接着剤の粘度とフィレット高さとの関係を示すグラフである。 フィラー割合と接着剤の粘度との関係を示すグラフである。 本第1実施形態に係る半導体装置の製造工程の一部を示す説明図である。 本第1実施形態に係る半導体装置の製造工程の一部を示す説明図である。 図8(D)の接着剤が塗布されたヒートシンクを接着面側から見た上面図である。 加圧力が過剰である場合の接着剤の広がり状態を示す上面図である。 加圧力が不足する場合の接着剤の広がり状態を示す上面図である。 第1実施形態の半導体装置の製造方法に係る第1変形例の要部を示す上面図である。 第1実施形態の半導体装置の製造方法に係る第2変形例の要部を示す上面図である。 第1実施形態の半導体装置の製造方法に係る第3変形例の要部を示す上面図である。 第2実施形態に係る半導体装置の要部を示す断面図である。 接着時の接着剤20の流れを示す説明図である。 第3実施形態に係る半導体装置の要部を示す断面図である。
[第1実施形態]
以下、本発明の半導体装置および半導体装置の製造方法を具現化した第1実施形態について、図面を参照して説明する。図1(A)は、第1実施形態に係る半導体装置10の構成を示す概略構成図であり、図1(B)は、図1(A)の1B−1B線相当の切断面を概略的に示す断面図である。図2は、図1の回路基板11の側面11c近傍における接着剤20の押出端部21を示す断面図である。なお、図1(A)では、便宜上、回路基板11の上部のモールド樹脂13を除いて図示している。
図1(A),(B)に示すように、半導体装置10は、回路基板11とこの回路基板11が接着剤20により接着されるヒートシンク12とがモールド樹脂13により封止されて構成されている。回路基板11の表面11aには、ICチップ等が実装されている。また、回路基板11の表面11aには、電極パッド(図示せず)が形成されており、この電極パッドと対応するリードフレーム14とは、ワイヤボンディングによるワイヤ15等を介してそれぞれ電気的に接続されている。
ヒートシンク12は、回路基板11等にて発生した熱を放熱する機能を有するもので、その下端部が外部に露出するようにモールド樹脂13にて封止されている。なお、ヒートシンク12およびモールド樹脂13は、特許請求の範囲に記載の「ベース体」および「封止部材」の一例に相当し得る。
また、接着剤20として、粘度が比較的高いシリコーン系接着剤が採用されており、この接着剤20により、回路基板11の裏面11bとヒートシンク12の接着面12aとが接着固定されている。この接着剤20は、図2に示すように、両面11b,12a間から押し出された部分(以下、押出端部21ともいう)が、回路基板11の側面11cに接触することなく断面山形状に盛り上がるように形成されている。
ここで、接着剤20として粘度が比較的高いシリコーン系接着剤を採用する理由について、以下に説明する。図3は、回路基板11の側面11cに形成されるフィレット22の状態を示す断面図である。図4は、低分子成分の染み出し長さdxと放置時間tとの関係を示すグラフである。図5は、接着剤20の粘度μとフィレット高さdfとの関係を示すグラフである。図6は、フィラー割合と接着剤20の粘度μとの関係を示すグラフである。
接着剤20として粘度が比較的低いシリコーン系接着剤を採用すると、図3に示すように、上記両面11b,12a間から押し出された接着剤の部分は、回路基板11の側面11cに接触して、フィレット22を形成する。この場合、フィレット22の先端からシリコーン系材料の低分子成分が側面11cや表面11aに染み出すこととなる。なお、図3にて、フィレット22の高さをフィレット高さdfとし、回路基板11の厚さを基板厚さdsとする。また、フィレット22の先端から回路基板11の表面11aまでの距離(すなわち、接着剤20が側面11cに接触する部位から表面11aまでの距離)を染み出し可能長さdzとし、上記両面11b,12a間における接着剤20の厚さを接着剤厚さdaとする。
このとき、図4に示すように、フィレット高さdfが高くなるほど、染み出し可能長さdzが短くなり、上記低分子成分が表面11aに染み出すまでの時間が短くなるため、モールド樹脂13と回路基板11の表面11a等との界面での剥離が引き起こされやすくなる。なお、図4にて示す時間t2は、例えば、20分程度である。
そこで、本第1実施形態では、比較的粘度の高いシリコーン系接着剤を採用することで、接着時に回路基板11の裏面11bとヒートシンク12の接着面12aの間から押し出された接着剤20を、フィレット22を形成することなく、断面山形状に盛り上がるように形成する(図2参照)。このため、両面11b,12a間から押し出された接着剤20が回路基板11の側面11cに接触しにくくなるので、染み出し可能長さdzが長くなる(フィレット高さdfが短くなる)。これにより、接着剤20としてシリコーン系接着剤を使用する場合でも、上記両面11b,12a間の接着後にモールド樹脂13により封止されるまでに、上記低分子成分が回路基板11の表面11a等まで染み出すことが抑制される。
なお、本第1実施形態では、粘度が100Pa・s程度のシリコーン系接着剤が採用されている。これは、図5に示すように、接着剤20の粘度μとフィレット高さdfとの関係では、接着剤20の粘度μを高くするほどフィレット高さdfが低くなるからである。
また、図6に示すように、接着剤20の粘度μとフィラーが当該接着剤20に含有される割合(以下、フィラー割合ともいう)との関係では、フィラー割合を高くするほど接着剤20の粘度μが高くなる。そこで、本第1実施形態では、接着剤20の粘度を100Pa・s程度に設定するため、フィラー割合が70wt%程度に設定されている。すなわち、接着剤20におけるフィラー割合を70wt%以上にして接着剤20の粘度を100Pa・s以上にすることで、接着剤20を回路基板11の側面11cに接触させずに染み出し可能長さdzを長くすることができる。
次に、本第1実施形態に係る半導体装置10の製造方法の工程を図7〜図11を用いて詳細に説明する。図7(A)〜(C)および図8(D)〜(G)は、第1実施形態における半導体装置10の製造方法の工程を示す説明図である。図9は、図8(D)の接着剤20が塗布されたヒートシンク12を接着面12a側から見た上面図である。図10は、加圧力Fが過剰である場合の接着剤20の広がり状態を示す上面図である。図11は、加圧力Fが不足する場合の接着剤20の広がり状態を示す上面図である。なお、図10および図11では、回路基板11を波線にて図示している。
まず、図7(A)に示すように、所定の形状に成形されたヒートシンク12を用意し、このヒートシンク12の接着面12a側に対して、印刷用マスク31を所定の位置に配置する。次に、ヒートシンク12の接着面12aに所定量の接着剤20を塗布した後に、図7(B)に示すように、溝付スキージ32をヒートシンク12の一辺と略平行に移動させることで、回路基板11の裏面11bの中央部に対応する接着剤20の部分を盛り上げるように残して中央部23を形成する。
続いて、図7(C)に示すように、印刷用マスク31を取り外すことで、ヒートシンク12の接着面12aに中央部23と端部とが盛り上がった接着剤20が塗布されることとなる。
そして、図8(D)および図9に示すように、ディスペンス法により、回路基板11の裏面11bの四隅に対応する接着剤20の部分に新たな接着剤を塗布して4つの四隅部24を盛り上げるように形成する。なお、図7(A)〜(C)および図8(D)に示す工程は、特許請求の範囲に記載の「第1工程」の一例に相当し得る。
ここで、接着剤20の中央部23および四隅部24を盛り上げるように形成する理由について以下に説明する。
印刷用マスク31を使用してヒートシンク12の接着面12aに塗布された接着剤20は、印刷用マスク31を外すときに端部の厚さが厚くなるため、両面11b,12a間の接着時にこれら両面11b,12a間にて接着剤20を押し潰すと、中央部の空気が抜けきれずに当該接着剤20内にボイドが発生する場合がある。特に、接着剤20として粘度が高いものを採用する場合には、上記ボイドが発生しやすくなってしまう。そこで、回路基板11の中央部に対応する中央部23の厚さを他の部位より厚く塗布することで、両面11b,12a間の接着時に、接着剤20の中央部23が押し潰されながらボイドの元となる空気を外方へ押し出して広がるので、ボイドの発生を抑制することができる。
また、回路基板11の中央部に対応する中央部23の厚さのみが他の部位より厚く塗布されている場合、治具33等を介して作用する接着剤20を押し潰す加圧力Fが過剰であると図10に示すように接着剤20がヒートシンク12からはみ出してしまい、当該加圧力Fが不足すると図11に示すように回路基板11の四隅に対応する部位にて接着剤60との間で隙間が発生してしまう。そこで、中央部23に加えて四隅部24の厚さを他の部位より厚く塗布することで、ヒートシンク12から接着剤20のはみ出しをなくすとともに上記両面11b,12aと接着剤20との隙間をなくした接着状態を容易に成形することができる。
上述のように接着剤20が塗布等されると、ICチップ等が実装された回路基板11を用意し、この回路基板11を、図8(E)に示すように、ヒートシンク12に対して位置決めする。続いて、図8(F)に示すように、回路基板11の裏面11bにてヒートシンク12に塗布された接着剤20を押し潰すようにして、回路基板11をヒートシンク12に接着固定する。なお、図8(E),(F)では、便宜上、回路基板11に実装されるICチップ等の図示を省略している。
このとき、回路基板11の裏面11bとヒートシンク12の接着面12aの間から押し出された接着剤20が、フィレット22を形成することなく断面山形状に盛り上がり、回路基板11の側面11c近傍にて押出端部21が形成される。なお、図8(F)に示す工程は、特許請求の範囲に記載の「第2工程」の一例に相当し得る。
そして、ヒートシンク12に接着された回路基板11に形成された電極パッドとリードフレーム14とをワイヤボンディングによるワイヤ15等を介して電気的に接続する。そして、上述のように接着された回路基板11およびヒートシンク12等を、図8(G)に示すように、モールド樹脂13にて封止することで、図1に示す半導体装置10が完成する。なお、図8(G)に示す工程は、特許請求の範囲に記載の「第3工程」の一例に相当し得る。
以上説明したように、本第1実施形態に係る半導体装置10では、回路基板11の裏面11bとヒートシンク12の接着面12aとの間には、両部材11,12を接着する接着剤20として、粘度が100Pa・s以上であるシリコーン系接着剤が塗布されており、回路基板11の裏面11bとヒートシンク12の接着面12aとの間から押し出された接着剤20の押出端部21が断面山形状に盛り上がるように形成されている。
そして、本第1実施形態に係る半導体装置10の製造方法では、図7(A)〜図8(D)に示す工程により、接着剤60として粘度が100Pa・s以上であるシリコーン系接着剤が、ヒートシンク12の接着面12aに塗布され、図8(F)に示す工程により、回路基板11の裏面11bとヒートシンク12の接着面12aとが接着剤20を介して接着されるとともにこれら両面11b,12a間から押し出された接着剤20の押出端部21が断面山形状に盛り上げられ、図8(G)に示す工程により、接着された回路基板11およびヒートシンク12がモールド樹脂13により封止される。
これにより、接着時に上記両面11b,12a間から押し出された接着剤20の押出端部21は、回路基板11の側面11cにてフィレット22を形成することなく断面山形状に盛り上がることとなり、両面11b,12a間から押し出された接着剤20が回路基板11の側面11cに接触しにくくなるので、シリコーン系接着剤を使用する場合でも、上記両面11b,12a間の接着後にモールド樹脂13により封止されるまでに、シリコーン系材料の低分子成分が基板表面11a等まで染み出すことが抑制される。
したがって、シリコーン系の接着剤にて接着された回路基板11およびヒートシンク12を封止するモールド樹脂13の密着力の低下を抑制することができる。
また、本第1実施形態に係る半導体装置10およびその製造方法では、シリコーン系接着剤の粘度を高くするために、シリコーン系接着剤に含まれるフィラーの割合が70wt%以上に設定されている。これにより、シリコーン系接着剤の粘度を好適に高くして、接着時に上記両面11b,12a間から押し出された接着剤20を回路基板11の側面11cに対してより接触しにくくすることができる。
さらに、本第1実施形態に係る半導体装置10の製造方法では、図7(B)および図8(D)に示す工程により、接着剤20は、回路基板11の中央部および四隅に対応する部位である中央部23および四隅部24の厚さが他の部位より厚く塗布される。
これにより、接着剤20として粘度が高いものを採用する場合でも、ボイドの発生を抑制することができ、ヒートシンク12から接着剤20のはみ出しをなくすとともに上記両面11b,12aと接着剤20との隙間をなくした接着状態を容易に成形することができる。
図12は、第1実施形態の半導体装置10の製造方法に係る第1変形例の要部を示す説明図であり、図12(A)は上面図、図12(B)は側面図である。図13は、第1実施形態の半導体装置10の製造方法に係る第2変形例の要部を示す説明図であり、図13(A)は上面図、図13(B)は側面図である。図14は、第1実施形態の半導体装置10の製造方法に係る第3変形例の要部を示す上面図である。
図12(A),(B)に示すように、溝付スキージ32を使用することなく、中央部23および各四隅部24を、ディスペンス法により、他の部位と比べて盛り上げるように形成してもよい。また、図13(A),(B)に示すように、ディスペンス法を用いることなく、中央部23および各四隅部24を、所定の形状の溝付スキージをヒートシンク12の一辺と略平行に移動させることで、他の部位と比べて盛り上げるように形成してもよい。また、図14に示すように、ディスペンス法を用いることなく、中央部23および各四隅部24を、所定の形状の溝付スキージをヒートシンク12の各辺と交差するように移動させることで、他の部位と比べて盛り上げるように形成してもよい。この場合、図14に示すように、対角に位置する2つの四隅部24と中央部23とが連結することとなる。
このように、図7(B)および図8(D)に示す工程にて、回路基板11の中央部および四隅に対応する接着剤20の中央部23および各四隅部24の少なくともいずれかを、要求される厚みに応じた形状の溝付スキージを用いて他の部位より厚く塗布してもよいし、ディスペンス法により他の部位より厚く塗布してもよい。
[第2実施形態]
次に、本発明の第2実施形態に係る半導体装置について図15および図16を参照して説明する。図15は、第2実施形態に係る半導体装置10の要部を示す断面図である。図16(A)〜(D)は、接着時の接着剤20の流れを示す説明図である。
図15に示すように、本第2実施形態に係る半導体装置10は、回路基板11の裏面11bに表面粗さが小さい裏面樹脂40が貼り付けされている点が、上記第1実施形態および各変形例に係る半導体装置と異なる。したがって、第1実施形態の半導体装置と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
回路基板11の裏面11bに表面粗さが小さい裏面樹脂40が貼り付けられることで、ヒートシンク12の接着面12aの表面粗さは、回路基板11の裏面11bの表面粗さよりも大きくなる。このため、図16(A)に示すように、接着剤20が塗布されたヒートシンク12に対して裏面樹脂40が貼り付けられた回路基板11を位置決めし、図16(B)に示すように、裏面樹脂40と接着面12aとで接着剤20を押しつぶす場合、両面11b,12a間の接着剤20は回路基板11の裏面11bに沿い流れやすくなる。このため、図16(C)に示すように、両面11b,12a間から押し出された回路基板11側の接着剤20がヒートシンク12の接着面12aに向かうように流れることとなる(図16の矢印α参照)。これにより、接着時に両面11b,12a間から押し出された接着剤20を、回路基板11の側面11cに対してより接触しにくくすることができる(図16(D)参照)。
なお、ヒートシンク12の接着面12aの表面粗さを回路基板11の裏面11bの表面粗さよりも大きくするために、回路基板11の裏面11bに裏面樹脂40を貼り付けることに限らず、例えば、表面加工等を施すことで、接着面12aの表面粗さを大きくしてもよいし、裏面11bの表面粗さを小さくしてもよい。
[第3実施形態]
次に、本発明の第3実施形態に係る半導体装置について図17を参照して説明する。図17は、第3実施形態に係る半導体装置10の要部を示す断面図である。
図17に示すように、本第3実施形態に係る半導体装置10は、回路基板11の裏面11bに外縁部11eが中央部11fよりも厚みが薄くなるように段部11dが形成されている点が、上記第1実施形態および各変形例に係る半導体装置と異なる。したがって、第1実施形態の半導体装置と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
回路基板11の裏面11bに外縁部11eが中央部11fよりも厚みが薄くなるように段部11dが形成されるため、接着時に中央部11fから外縁部11eへ押し出される接着剤20が当該外縁部11eに接触しにくくなる。これにより、接着時に両面11b,12a間から押し出される直前の接着剤20は、ヒートシンク12の接着面12aにのみ接触し回路基板11の裏面11bには接触しないので、両面11b,12a間から押し出された接着剤20を、回路基板11の側面11cに対してより接触しにくくすることができる。
なお、回路基板11の裏面11bに段部11dを形成するために、中央部11fに相当する部分に厚みのある裏面樹脂40等を貼り付けることで、外縁部11eの厚みを中央部11fよりも薄くしてもよい。
なお、本発明は上記各実施形態およびその変形例に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態およびその変形例と同等の作用・効果が得られる。
(1)回路基板11は、ヒートシンク12に代えて、リードフレームなどベース体となり得るものの接着面に対して接着剤20にて接着されて封止部材であるモールド樹脂13にて封止されてもよい。
(2)図7(A)〜(C)および図8(D)に示す工程では、接着剤20がヒートシンク12に代えて回路基板11の裏面11bに塗布されることで、回路基板11およびヒートシンク12を接着剤20にて接着固定してもよい。
(3)接着剤20に含まれるシリコーン系材料の低分子成分が基板表面11a等まで染み出しにくい場合や染み出し可能長さdzが長い場合などには、100Pa・sよりも小さな粘度、例えば、80Pa・s程度の粘度の接着剤を、回路基板11およびヒートシンク12の接着固定に使用してもよい。
10…半導体装置
11…回路基板
11a…表面
11b…裏面
11c…側面
11d…段部
12…ヒートシンク(ベース体)
12a…接着面
13…モールド樹脂(封止部材)
20…接着剤
21…押出端部
22…フィレット
23…中央部
24…四隅部
31…印刷用マスク
32…溝付スキージ
40…裏面樹脂

Claims (11)

  1. 回路基板とこの回路基板が接着剤により接着されるベース体との少なくとも一部が封止部材により封止される半導体装置において、
    前記回路基板の裏面と前記ベース体の接着面との間には、前記接着剤として粘度が100Pa・s以上であるシリコーン系接着剤が塗布され、
    前記回路基板の裏面と前記ベース体の接着面との間から押し出された前記接着剤が断面山形状に盛り上がるように形成されることを特徴とする半導体装置。
  2. 前記ベース体の接着面の表面粗さは、前記回路基板の裏面の表面粗さよりも大きいことを特徴とする請求項1に記載の半導体装置。
  3. 前記回路基板の裏面には、外縁部が中央部よりも厚みが薄くなるように段部が形成されることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記シリコーン系接着剤に含まれるフィラーの割合が70wt%以上であることを特徴とする請求項1〜3のいずれか一項に記載の半導体装置。
  5. 回路基板とこの回路基板が接着剤により接着されるベース体との少なくとも一部が封止部材により封止される半導体装置の製造方法において、
    前記接着剤として粘度が100Pa・s以上であるシリコーン系接着剤を、前記ベース体の接着面および前記回路基板の裏面のいずれか一方に塗布する第1工程と、
    前記回路基板の裏面と前記ベース体の接着面とを前記接着剤を介して接着するとともにこれら両面間から押し出された接着剤を断面山形状に盛り上げる第2工程と、
    接着された前記回路基板および前記ベース体の少なくとも一部を前記封止部材により封止する第3工程と、
    を備えることを特徴とする半導体装置の製造方法。
  6. 前記ベース体の接着面の表面粗さは、前記回路基板の裏面の表面粗さよりも大きいことを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記回路基板の裏面には、外縁部が中央部よりも厚みが薄くなるように段部が形成されることを特徴とする請求項5または6に記載の半導体装置の製造方法。
  8. 前記シリコーン系接着剤に含まれるフィラーの割合が70wt%以上であることを特徴とする請求項5〜7のいずれか一項に記載の半導体装置の製造方法。
  9. 前記第1工程では、前記接着剤は、前記回路基板の中央部および四隅に対応する部位の厚さが他の部位より厚く塗布されることを特徴とする請求項5〜8のいずれか一項に記載の半導体装置の製造方法。
  10. 前記第1工程では、前記回路基板の中央部および四隅に対応する前記接着剤の部位の少なくともいずれかは、要求される厚みに応じた形状の溝付スキージを用いて、他の部位より厚く塗布されることを特徴とする請求項9に記載の半導体装置の製造方法。
  11. 前記第1工程では、前記回路基板の中央部および四隅に対応する前記接着剤の部位の少なくともいずれかは、ディスペンス法により、他の部位より厚く塗布されることを特徴とする請求項9に記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015198911A1 (ja) * 2014-06-26 2015-12-30 ソニー株式会社 半導体装置および半導体装置の製造方法
CN108695273A (zh) * 2017-07-17 2018-10-23 睿力集成电路有限公司 窗口型球栅阵列封装组件
JP7549214B2 (ja) 2020-10-30 2024-09-11 日亜化学工業株式会社 発光装置及びその製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07180277A (ja) * 1993-12-21 1995-07-18 Sekisui Chem Co Ltd 床パネル
JPH08236578A (ja) * 1995-03-01 1996-09-13 Nec Corp 半導体素子のフリップチップ実装方法およびこの実装方 法に用いられる接着剤
JPH09275170A (ja) * 1996-04-03 1997-10-21 Fuji Electric Co Ltd 半導体装置
JP2003525974A (ja) * 2000-02-29 2003-09-02 シーメンス アクチエンゲゼルシヤフト 熱伝導性接着剤継目および該熱伝導性接着剤継目の製造法
JP2005116566A (ja) * 2003-10-02 2005-04-28 Sumitomo Bakelite Co Ltd 半導体素子固定用接着剤、半導体素子への接着材の供給方法、半導体装置及び半導体装置の製造方法
JP2007168786A (ja) * 2006-12-25 2007-07-05 Hitachi Ltd 車載電子機器および熱式流量計
JP2009016659A (ja) * 2007-07-06 2009-01-22 Denso Corp 部品接続構造体および部品の接続方法
JP2009071218A (ja) * 2007-09-18 2009-04-02 Denso Corp 電子装置
JP2009256400A (ja) * 2008-04-11 2009-11-05 Shin Etsu Chem Co Ltd 半導体素子用シリコーン接着剤
JP2010077013A (ja) * 2008-08-29 2010-04-08 Kyocera Corp 炭素−金属複合体およびこれを用いた回路部材または放熱部材

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07180277A (ja) * 1993-12-21 1995-07-18 Sekisui Chem Co Ltd 床パネル
JPH08236578A (ja) * 1995-03-01 1996-09-13 Nec Corp 半導体素子のフリップチップ実装方法およびこの実装方 法に用いられる接着剤
JPH09275170A (ja) * 1996-04-03 1997-10-21 Fuji Electric Co Ltd 半導体装置
JP2003525974A (ja) * 2000-02-29 2003-09-02 シーメンス アクチエンゲゼルシヤフト 熱伝導性接着剤継目および該熱伝導性接着剤継目の製造法
JP2005116566A (ja) * 2003-10-02 2005-04-28 Sumitomo Bakelite Co Ltd 半導体素子固定用接着剤、半導体素子への接着材の供給方法、半導体装置及び半導体装置の製造方法
JP2007168786A (ja) * 2006-12-25 2007-07-05 Hitachi Ltd 車載電子機器および熱式流量計
JP2009016659A (ja) * 2007-07-06 2009-01-22 Denso Corp 部品接続構造体および部品の接続方法
JP2009071218A (ja) * 2007-09-18 2009-04-02 Denso Corp 電子装置
JP2009256400A (ja) * 2008-04-11 2009-11-05 Shin Etsu Chem Co Ltd 半導体素子用シリコーン接着剤
JP2010077013A (ja) * 2008-08-29 2010-04-08 Kyocera Corp 炭素−金属複合体およびこれを用いた回路部材または放熱部材

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015198911A1 (ja) * 2014-06-26 2015-12-30 ソニー株式会社 半導体装置および半導体装置の製造方法
CN106415826A (zh) * 2014-06-26 2017-02-15 索尼公司 半导体器件和制造半导体器件的方法
US10553457B2 (en) 2014-06-26 2020-02-04 Sony Corporation Semiconductor device to suppress warpage of the semiconductor device
CN108695273A (zh) * 2017-07-17 2018-10-23 睿力集成电路有限公司 窗口型球栅阵列封装组件
CN108695273B (zh) * 2017-07-17 2020-05-26 长鑫存储技术有限公司 窗口型球栅阵列封装组件
JP7549214B2 (ja) 2020-10-30 2024-09-11 日亜化学工業株式会社 発光装置及びその製造方法

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