CN108695273A - 窗口型球栅阵列封装组件 - Google Patents

窗口型球栅阵列封装组件 Download PDF

Info

Publication number
CN108695273A
CN108695273A CN201810472231.0A CN201810472231A CN108695273A CN 108695273 A CN108695273 A CN 108695273A CN 201810472231 A CN201810472231 A CN 201810472231A CN 108695273 A CN108695273 A CN 108695273A
Authority
CN
China
Prior art keywords
window
chip
edge
adhesive layer
arc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810472231.0A
Other languages
English (en)
Other versions
CN108695273B (zh
Inventor
庄凌艺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Ruili Integrated Circuit Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ruili Integrated Circuit Co Ltd filed Critical Ruili Integrated Circuit Co Ltd
Priority to CN201810472231.0A priority Critical patent/CN108695273B/zh
Publication of CN108695273A publication Critical patent/CN108695273A/zh
Application granted granted Critical
Publication of CN108695273B publication Critical patent/CN108695273B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明提供一种窗口型球栅阵列封装组件，包括：基板，具有相对的第一表面及第二表面，且形成有贯穿第一表面及第二表面的窗口；胶粘层，具有位于窗口两侧的第一胶粘面和第二胶粘面，形成于基板的第二表面上；芯片，通过第一胶粘面和第二胶粘面固定于基板的第二表面上；焊线，穿过窗口并电性连接芯片和基板；塑封体，形成于基板的第二表面上与窗口内，以包裹芯片和焊线；其中，塑封体覆盖胶粘层的边缘，胶粘层的边缘包括若干个圆弧形边角，芯片的黏贴表面的至少一角隅对准在由其中一个圆弧形边角所构成的圆面积中。本发明可以避免芯片裂损问题，同时又可以增大胶粘区域，更好的固定芯片。

Description

窗口型球栅阵列封装组件
本申请是在先申请(发明名称：一种窗口型球栅阵列封装组件；申请日：2017年7月17日；申请号：201710580774.X)的分案申请。
技术领域
本发明涉及半导体储存器组件，尤其涉及一种窗口型球栅阵列(Window BallGrid Array，WBGA)封装组件。
背景技术
在众多半导体装置的封装类型中，窗口型球栅阵列封装结构是将用以承载芯片的基板开设贯通的窗口，以便于焊线穿过窗口，电性连接基板与芯片。
如图1所示，一种公知的窗口型球栅阵列封装组件100包括具有窗口113的基板110、胶粘层120、芯片130、焊线140、塑封体150以及焊球160。基板110具有相对的第一表面111和第二表面112，胶粘层120包括位于窗口113两侧的第一胶粘面121和第二胶粘面122，芯片130通过胶粘层120固定在基板110的第二表面112上，焊线140穿过窗口113电连接芯片130与基板110，塑封体150包裹芯片130以及焊线140，复数个焊球160植设于基板110第一表面111上。
如图2所示为胶粘芯片130时所用的模板10，包括本体11以及贯穿本体11的第一开口12和第二开口13。模板10的第一开口12和第二开口13限定了胶粘层120的形状。胶粘时，先利用模板10将胶粘剂涂布于基板110的第二表面112上，胶粘剂的涂布范围为模板10的第一开口12以及第二开口13内，然后移除模板10，将芯片130置于该胶粘剂上，胶粘剂经冷却固化后形成胶粘层120，使芯片130固定于基板110的第二表面112上。
如图3所示，注塑时将基板110置于注塑模具中，然后注入塑封料(EMC，EpoxyMolding Compound，环氧树脂注塑化合物)，形成包裹芯片130以及焊线140的塑封体150。胶粘层120在固化后非常坚硬，芯片130在没有胶粘层120支撑的区域会形成悬空，在模流的充填压力下，位于胶粘层120边缘的部分有极大的应力集中现象，从而导致此处的芯片产生裂纹。当芯片由于定位不准或者其他原因出现偏移时，悬空区域可能会增加，如图4所示，，芯片130在胶粘层120的边缘处由于应力集中会产生裂纹，并且，芯片130与胶粘层120的接触区域也会变小，影响芯片的固定。
发明内容
有鉴于此，本发明提供了一种窗口型球栅阵列封装组件，包括：
基板，具有相对的第一表面及第二表面，且形成有贯穿所述第一表面及第二表面的窗口；
胶粘层，具有位于所述窗口两侧的第一胶粘面和第二胶粘面，所述第一胶粘面和所述第二胶粘面形成于所述基板的所述第二表面上；
芯片，通过所述胶粘层的所述第一胶粘面和所述第二胶粘面固定于所述基板的所述第二表面上；
焊线，穿过所述窗口并电性连接所述芯片和所述基板；以及
塑封体，形成于所述基板的所述第二表面上与所述窗口内，以包裹所述芯片和所述焊线；
其中，所述塑封体覆盖所述胶粘层的边缘，所述胶粘层的外围边角一体形成为若干个圆弧形边角垫，所述芯片的黏贴表面的至少一角隅对准在由其中一个所述圆弧形边角垫所构成的圆面积中。
优选地，所述胶粘层的所述圆弧形边角垫超过所述胶粘层两相交边缘的突出周边等于大于所述圆弧形边角垫所构成的圆周边的四分之一。
优选地，所述胶粘层的所述圆弧形边角垫超过所述胶粘层两相交边缘的突出周边等于大于所述圆弧形边角所构成的圆周边的二分之一。
优选地，所述芯片的黏贴表面的若干个角隅沉置于所述胶粘层中，所述芯片的黏贴表面相对于所述基板的第二表面略有倾斜。
优选地，所述窗口分离所述第一胶粘面和所述第二胶粘面，所述第一胶粘面和所述第二胶粘面超出所述芯片的黏贴区域的边缘为非连续。
优选地，所述胶粘层的边缘包括远离所述窗口的外侧边缘，所述外侧边缘具有若干个凸起和若干个形成于相邻两个所述凸起之间的内凹缺口，所述芯片的边缘覆盖至少一个所述内凹缺口，所述塑封体填入所述内凹缺口。
优选地，所述胶粘层的边缘包括横向边缘，所述横向边缘具有若干个圆弧形凸起和若干个形成于相邻两个所述圆弧形凸起之间的内凹缺口，所述芯片的边缘覆盖至少一个所述内凹缺口，所述塑封体填入所述内凹缺口。
优选地，所述胶粘层的边缘包括靠近所述窗口的内侧边缘，所述内侧边缘包括若干个在所述芯片与所述基板之间的V形缺口，所述塑封体经由所述窗口填入所述V形缺口。
优选地，所述胶粘层的边缘布满圆弧形凸起。
本发明采用上述技术方案，具有如下优点：
本发明的窗口型球栅阵列封装组件可以避免芯片在注塑过程中因为应力集中而发生裂损的问题，尤其是可以避免当芯片发生位移后的裂损问题，同时又可以增大胶粘区域，更好的固定芯片。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为现有技术中的窗口型球栅阵列封装组件的结构截面示意图。
图2为现有技术中的窗口型球栅阵列封装组件所应用的模板结构俯视图。
图3为现有技术中的窗口型球栅阵列封装组件在注塑过程中的结构截面示意图。
图4为现有技术中的窗口型球栅阵列封装组件的芯片和胶粘层的组装俯视图。
图5为本发明的窗口型球栅阵列封装组件的结构截面示意图。
图6为实施例一的组装芯片时胶粘层和基板第二表面的俯视示意图。
图7为实施例一所应用的模板结构平面示意图。
图8为实施例二的组装芯片时胶粘层和基板第二表面的俯视示意图。
图9为实施例二的组装芯片时胶粘层和基板第二表面的俯视示意图(芯片发生位移时)。
图10为实施例二所应用的模板结构平面示意图。
图11为实施例二变化例中胶粘层的俯视示意图。
图12为实施例三的组装芯片时胶粘层和基板第二表面的俯视示意图(芯片发生位移时)。
图13为实施例三所应用的模板结构平面示意图。
10:模板 11:本体 12:第一开口 13:第二开口
20:模板 21:本体 22:第一开口 23:第二开口 24、25:边缘
30:模板 31:本体 32:第一开口
33:第二开口 34、35、36、37:边缘
40:模板 41:本体 42:第一开口 43:第二开口
100:窗口型球栅阵列封装组件
110:基板 111:第一表面 112:第二表面 113:窗口
120:胶粘层 121:第一胶粘面 122:第二胶粘面
130:芯片 140:焊线 150:塑封体 160:焊球
200:窗口型球栅阵列封装组件
210:基板 211:第一表面 212:第二表面 213:窗口
220:胶粘层 221:第一胶粘面 222:第二胶粘面
223、224:内侧边缘 223A、224B:V形缺口
230:芯片 231、232:角隅 233：芯片的垂直映射轮廓
240:焊线 250:塑封体 260:焊球
320:胶粘层 321:第一胶粘面 322:第二胶粘面
323、324:内侧边缘 325、326:外侧边缘
323A、324B、325C、326D：V形缺口
327A、327B、327C、327D：圆弧形边角
320′:胶粘层 321′：第一胶粘面 322′：第二胶粘面
327A′、327B′、327C′、327D′、327E′、327F′、327G′、327H′：圆弧形边角
420:胶粘层 421:第一胶粘面 422:第二胶粘面
423、424:内侧边缘 425、426:外侧边缘 427:圆弧形边角
428、429:横向边缘 425E、426E、428E、429E：内凹缺口
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
实施例一
如图5所示，本实施例的窗口型球栅阵列封装组件包括：基板210，具有相对的第一表面211及第二表面212，且形成有贯穿第一表面211及第二表面212的窗口213；胶粘层220，形成于基板210的第二表面212上；芯片230，通过胶粘层220固定于基板210的第二表面212上；焊线240，穿过窗口213并电性连接芯片230和基板210；塑封体250，形成于基板210的第二表面212上与窗口213内，以包裹芯片230和焊线240；以及焊球260，植设于基板210的第一表面211上。
如图5和图6所示，本实施例的胶粘层220包括位于基板窗口213两侧的第一胶粘面221和第二胶粘面222。第一胶粘面221靠近窗口213的内侧边缘223和第二胶粘面222靠近窗口213的内侧边缘224为各有3个圆弧形凸起的形状，且圆弧形凸起的形状对称排列在窗口213两侧。轮廓233示出了黏贴芯片230时，芯片230在基板210正上方垂直映射到基板210和胶粘层220上的轮廓，可以看出，当芯片230黏贴到基板210上后，胶粘层220的内侧边缘223和224与芯片230的接触形状为圆弧形。在后期形成塑封体250的注塑过程产生的灌胶压力下，圆弧形凸起可使塑封体250覆盖胶粘层220的内侧边缘223和224的接触面为非线性延伸，而不是应力的连续面，从而可以分散应力，以避免芯片在此处发生裂损的问题。圆弧形凸起的大小和弧度不作限定，圆弧形凸起的数量优选可以覆盖位于胶粘层靠近窗口的边缘上的芯片。圆弧形凸起可以间隔排列也可以零间隔紧密排列。
胶粘层220的内侧边缘223和224还各包含2个在芯片230与基板210之间的V形缺口223A和224B，塑封体250经由窗口213填入V形缺口223A和224B。V形缺口作为另一种非线性延伸型态，同样可以分散注塑过程中的应力，避免芯片在此处发生裂损的问题。V形缺口的大小和数量在此不作限定。
如图5所示，芯片230的黏贴表面的角隅231和232沉置于胶粘层220中，芯片230的黏贴表面相对于基板210的第二表面212略有倾斜，从而使芯片230的角隅231和232被胶粘层220保护，在形成塑封体250的过程产生的灌胶压力下，芯片230与基板可达到非实质平行的应力缓冲。
如图7所示为本实施例的窗口型球栅阵列封装组件所应用的模板20，用于将胶粘剂印刷于基板210的第二表面212上，形成胶粘层220。该模板20包括本体21以及贯穿本体21的第一开口22和第二开口23，将模板20置于基板210的第二表面212上时，第一开口22和第二开口23位于基板窗口213的两侧，并且靠近基板窗口的边缘24和25为各有3个圆弧形凸起以及2个V形缺口的形状。
实施例二
本实施例的窗口型球栅阵列封装组件与实施例一不同的是胶粘层的结构。
如图8所示，本实施例的胶粘层320包括位于基板窗口213两侧的第一胶粘面321和第二胶粘面322，靠近窗口213的内侧边缘323和324为各有3个圆弧形凸起的形状，远离窗口213的外侧边缘325和326为布满圆弧形凸起的形状，其中，从芯片230的垂直映射轮廓233可以看出，第一胶粘面321和第二胶粘面322超出芯片230的黏贴区域的边缘为非连续。
如图9所示，相较于图8，芯片230的垂直映射轮廓233在基板210的X轴负方向发生了位移，即芯片230在注塑前向X轴负方向产生了位移，在后期注塑过程中产生的灌胶压力下，圆弧形凸起可使塑封体覆盖胶粘层320的内侧边缘323和324以及外侧边缘325的接触面为非线性延伸，而不是应力的连续面，从而可以分散应力，以避免芯片在此处发生裂损的问题。同时，圆弧形凸起还可以增大胶粘区域，更好的固定芯片。同理，如果芯片230在注塑前向X轴正方向发生了位移，那么圆弧形凸起可使塑封体覆盖胶粘层320的内侧边缘323和324以及外侧边缘326的接触面为非线性延伸。圆弧形凸起的大小和弧度不作限定，圆弧形凸起的数量优选可以覆盖位于胶粘层边缘上的芯片。圆弧形凸起可以间隔排列也可以零间隔紧密排列。
优选地，胶粘层320的外侧边缘325和326包括圆弧形边角327A、327B、327C和327D，如图8和图9所示，圆弧形边角327A、327B、327C和327D为垫状，以及圆弧形边角327A、327B、327C和327D分别是各自所构成的圆周边的四分之三，即圆弧形边角327A、327B、327C和327D超过胶粘层320对应的相交边缘的突出部分占各自构成的圆周边的二分之一。圆弧形边角327A、327B、327C和327D可进一步减小应力，避免芯片裂损。
如图10所示为本实施例的窗口型球栅阵列封装组件所应用的模板30，包括本体31以及贯穿本体31的第一开口32和第二开口33，将模板30置于基板210的第二表面212上时，第一开口32和第二开口33位于基板窗口213的两侧，并且靠近基板窗口213的边缘34和35为各有三个圆弧形凸起的形状，远离基板窗口213的边缘36和37为布满圆弧形凸起的形状。
如图11所示为本实施例的一个变形例，本实施例的胶粘层320′与胶粘层320的区别在于：胶粘层320′的边缘包括垫状的圆弧形边角327A′、327B′、327C′、327D′、327E′、327F′、327G′和327H′，其中，圆弧形边角327A′、327B′、327C′和327D′是各自构成的圆周边的二分之一，即圆弧形边角327A′、327B′、327C′和327D′超过胶粘层320′对应的相交边缘的突出部分占各自构成的圆周边的二分之一；圆弧形边角327E′、327F′、327G′和327H′是各自构成的圆周边的三分之一，即圆弧形边角327E′、327F′、327G′和327H′超过胶粘层320′对应的相交边缘的突出部分占各自构成的圆周边的二分之一。由芯片230的垂直映射轮廓233可以看出，芯片230黏贴表面靠近圆弧形边角327A′的角隅对准在由圆弧形边角327A′所构成的圆面积中，芯片230黏贴表面靠近圆弧形边角327B′的角隅对准在由圆弧形边角327B′所构成的圆面积中。此种设计的芯片角隅可以为一个或多个。
实施例三
本实施例的窗口型球栅阵列封装组件与实施例一不同的是胶粘层的结构。如图12所示，胶粘层420包括位于基板窗口213两侧的第一胶粘面421和第二胶粘面422，靠近窗口213的内侧边缘423和424、远离窗口213的外侧边缘425和426以及横向边缘428和429为布满圆弧形凸起的形状。由芯片230的垂直映射轮廓233可以看出，第一胶粘面421和第二胶粘面422超出芯片230的黏贴区域的边缘为非连续。
芯片230在注塑前向X轴负方向和Y轴负方向产生了位移，在后期形成塑封体的注塑过程产生的灌胶压力下，圆弧形凸起可使塑封体覆盖胶粘层420的内侧边缘423和424、外侧边缘425以及横向边缘428的接触面为非线性延伸，而不是应力的连续面，从而分散应力，避免芯片在这些边缘发生裂损的问题。同时，圆弧形凸起可以增大胶粘区域，更好的固定芯片。同理，如果芯片230在注塑前向X轴正方向和Y轴正方向发生位移，那么圆弧形凸起可使塑封体覆盖胶粘层420的内侧边缘423和424、外侧边缘426以及横向边缘429的接触面为非线性延伸。圆弧形凸起的大小和弧度不作限定，圆弧形凸起的数量优选可以覆盖位于胶粘层边缘上的芯片。
圆弧形凸起可以间隔排列也可以零间隔紧密排列，从而在相邻两个圆弧形凸起之间形成若干个内凹缺口425E、426E、428E和428E，如图12所示，外侧边缘425和426上形成若干个内凹缺口425E和426E，横向边缘428和429上形成若干个内凹缺口428E和429E，由芯片230的垂直引射轮廓233可以看出，芯片230的边缘覆盖内凹缺口425E和428E，由于塑封体覆盖胶粘层420的外侧边缘425和426以及横向边缘428和429，因此塑封体将填入各内凹缺口425E、426E、428E和428E。
优选地，第一胶粘面421和第二胶粘面422的边缘包括圆弧形边角427，圆弧形边角427可见于所有边角。
如图12所示为本实施例的窗口型球栅阵列封装组件所应用的模板40，包括本体41以及贯穿本体41的第一开口42和第二开口43，将模板40置于基板210的第二表面212上时，第一开口42和第二开口43位于基板窗口213的两侧，并且边缘为布满圆弧形凸起的形状。
根据以上实施例，本发明的窗口型球栅阵列封装组件通过使塑封体覆盖胶粘层的边缘的接触面为非线性延伸，可以避免芯片在注塑过程中因为应力集中而发生裂损的问题，尤其是可以避免当芯片发生位移后的裂损问题，同时又可以增大胶粘区域，更好的固定芯片。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种窗口型球栅阵列封装组件，其特征在于，包括：
基板，具有相对的第一表面及第二表面，且形成有贯穿所述第一表面及第二表面的窗口；
胶粘层，具有位于所述窗口两侧的第一胶粘面和第二胶粘面，所述第一胶粘面和所述第二胶粘面形成于所述基板的所述第二表面上；
芯片，通过所述胶粘层的所述第一胶粘面和所述第二胶粘面固定于所述基板的所述第二表面上；
焊线，穿过所述窗口并电性连接所述芯片和所述基板；以及
塑封体，形成于所述基板的所述第二表面上与所述窗口内，以包裹所述芯片和所述焊线；
其中，所述塑封体覆盖所述胶粘层的边缘，所述胶粘层的外围边角一体形成为若干个圆弧形边角垫，所述芯片的黏贴表面的至少一角隅对准在由其中一个所述圆弧形边角垫所构成的圆面积中。
2.根据权利要求1所述的窗口型球栅阵列封装组件，其特征在于，所述胶粘层的所述圆弧形边角垫超过所述胶粘层两相交边缘的突出周边等于大于所述圆弧形边角垫所构成的圆周边的四分之一。
3.根据权利要求1所述的窗口型球栅阵列封装组件，其特征在于，所述胶粘层的所述圆弧形边角垫超过所述胶粘层两相交边缘的突出周边等于大于所述圆弧形边角所构成的圆周边的二分之一。
4.根据权利要求1所述的窗口型球栅阵列封装组件，其特征在于，所述芯片的黏贴表面的若干个角隅沉置于所述胶粘层中，所述芯片的黏贴表面相对于所述基板的第二表面略有倾斜。
5.根据权利要求1所述的窗口型球栅阵列封装组件，其特征在于，所述窗口分离所述第一胶粘面和所述第二胶粘面，所述第一胶粘面和所述第二胶粘面超出所述芯片的黏贴区域的边缘为非连续。
6.根据权利要求1至5任一项所述的窗口型球栅阵列封装组件，其特征在于，所述胶粘层的边缘包括远离所述窗口的外侧边缘，所述外侧边缘具有若干个凸起和若干个形成于相邻两个所述凸起之间的内凹缺口，所述芯片的边缘覆盖至少一个所述内凹缺口，所述塑封体填入所述内凹缺口。
7.根据权利要求1至5任一项所述的窗口型球栅阵列封装组件，其特征在于，所述胶粘层的边缘包括横向边缘，所述横向边缘具有若干个圆弧形凸起和若干个形成于相邻两个所述圆弧形凸起之间的内凹缺口，所述芯片的边缘覆盖至少一个所述内凹缺口，所述塑封体填入所述内凹缺口。
8.根据权利要求1至5任一项所述的窗口型球栅阵列封装组件，其特征在于，所述胶粘层的边缘包括靠近所述窗口的内侧边缘，所述内侧边缘包括若干个在所述芯片与所述基板之间的V形缺口，所述塑封体经由所述窗口填入所述V形缺口。
9.根据权利要求1至5任一项所述的窗口型球栅阵列封装组件，其特征在于，所述胶粘层的边缘布满圆弧形凸起。
CN201810472231.0A 2017-07-17 2017-07-17 窗口型球栅阵列封装组件 Active CN108695273B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810472231.0A CN108695273B (zh) 2017-07-17 2017-07-17 窗口型球栅阵列封装组件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201810472231.0A CN108695273B (zh) 2017-07-17 2017-07-17 窗口型球栅阵列封装组件
CN201710580774.XA CN107369656B (zh) 2017-07-17 2017-07-17 一种窗口型球栅阵列封装组件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201710580774.XA Division CN107369656B (zh) 2017-07-17 2017-07-17 一种窗口型球栅阵列封装组件

Publications (2)

Publication Number Publication Date
CN108695273A true CN108695273A (zh) 2018-10-23
CN108695273B CN108695273B (zh) 2020-05-26

Family

ID=60307526

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201710580774.XA Active CN107369656B (zh) 2017-07-17 2017-07-17 一种窗口型球栅阵列封装组件
CN201810472231.0A Active CN108695273B (zh) 2017-07-17 2017-07-17 窗口型球栅阵列封装组件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201710580774.XA Active CN107369656B (zh) 2017-07-17 2017-07-17 一种窗口型球栅阵列封装组件

Country Status (1)

Country Link
CN (2) CN107369656B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020124762A1 (zh) * 2018-12-17 2020-06-25 武汉华星光电半导体显示技术有限公司 显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332512A (ja) * 2002-05-14 2003-11-21 Hitachi Ltd 電子回路装置
US20070069355A1 (en) * 2004-05-21 2007-03-29 Min-Keun Kwak Package with barrier wall and method for manufacturing the same
CN1893765B (zh) * 1999-08-12 2010-12-08 Ibiden股份有限公司 多层印刷电路板、阻焊配方、多层印刷电路板的制造方法和半导体器件
JP2012028443A (ja) * 2010-07-21 2012-02-09 Denso Corp 半導体装置および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG104291A1 (en) * 2001-12-08 2004-06-21 Micron Technology Inc Die package
CN2566454Y (zh) * 2002-08-21 2003-08-13 南茂科技股份有限公司 防止压模溢胶的电路基板
CN2935472Y (zh) * 2006-08-02 2007-08-15 力成科技股份有限公司 球栅阵列封装结构
CN100490131C (zh) * 2006-12-21 2009-05-20 力成科技股份有限公司 防止溢胶的球格阵列封装构造
CN101499444B (zh) * 2008-01-31 2010-10-27 力成科技股份有限公司 散热型多穿孔半导体封装构造
CN206992090U (zh) * 2017-07-17 2018-02-09 睿力集成电路有限公司 一种窗口型球栅阵列封装组件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1893765B (zh) * 1999-08-12 2010-12-08 Ibiden股份有限公司 多层印刷电路板、阻焊配方、多层印刷电路板的制造方法和半导体器件
JP2003332512A (ja) * 2002-05-14 2003-11-21 Hitachi Ltd 電子回路装置
US20070069355A1 (en) * 2004-05-21 2007-03-29 Min-Keun Kwak Package with barrier wall and method for manufacturing the same
JP2012028443A (ja) * 2010-07-21 2012-02-09 Denso Corp 半導体装置および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020124762A1 (zh) * 2018-12-17 2020-06-25 武汉华星光电半导体显示技术有限公司 显示面板

Also Published As

Publication number Publication date
CN107369656B (zh) 2018-05-22
CN108695273B (zh) 2020-05-26
CN107369656A (zh) 2017-11-21

Similar Documents

Publication Publication Date Title
US4012579A (en) Encapsulated microcircuit package and method for assembly thereof
US20060255435A1 (en) Method for encapsulating a semiconductor device and semiconductor device
CN107742630A (zh) 影像感测器封装结构
CN104637927B (zh) 一种基于柔性基板的三维封装结构及工艺方法
JP2012195323A (ja) センサパッケージ
CN108447843A (zh) 窗口型球栅阵列封装组件
CN108695273A (zh) 窗口型球栅阵列封装组件
TW201312711A (zh) 塑封預模內空封裝之結構改良
CN206992090U (zh) 一种窗口型球栅阵列封装组件
JP4620303B2 (ja) 半導体装置及びその製造方法
CN206864454U (zh) 半导体封装件
CN103400813B (zh) 柔性基板封装结构及其封灌方法
CN207458943U (zh) 摄像模组及其感光组件
JP5758823B2 (ja) 電子部品の樹脂封止成形品の製造方法、圧縮成形用下金型及び樹脂封止装置
CN206401303U (zh) 一种阻胶的芯片封装结构
CN103400814A (zh) 一种柔性基板封装结构及其封灌方法
US20070278692A1 (en) Structure of semiconductor substrate and molding method
CN206532769U (zh) 一种芯片注塑封装结构
CN206460951U (zh) 一种芯片封装结构
CN204434535U (zh) 晶圆黏接薄膜结构
CN109755263A (zh) 感光组件及其制作方法以及摄像模组
TWI646707B (zh) 一種去除半導體塑封製程中所產生毛邊的方法
US20030094677A1 (en) Suspended semiconductor package
JPH0546270Y2 (zh)
TWM514567U (zh) 壓力感測封裝結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20181008

Address after: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Applicant after: Changxin Storage Technology Co., Ltd.

Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Applicant before: Ever power integrated circuit Co Ltd

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: 230601 no.388 Xingye Avenue, Airport Industrial Park, Hefei Economic and Technological Development Zone, Anhui Province

Patentee after: CHANGXIN MEMORY TECHNOLOGIES, Inc.

Address before: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Patentee before: CHANGXIN MEMORY TECHNOLOGIES, Inc.