JP2011519469A5

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Publication number: JP2011519469A5
Application number: JP2010532009A
Authority: JP
Filing date: 2008-10-02
Publication date: 2011-11-17

Claims

半導体構成体において、
上部半導体表面を有する半導体ボディの第１及び第２ボディ物質領域であって第１導電型であるように第１導電型の半導体ドーパントでドープされている第１及び第２ボディ物質領域、
その上部表面に沿って該半導体ボディ内に位置されている第１導電型の反対の第２導電型の第１及び第２ゾーンであって、該第１及び第２ボディ物質領域が該第１及び第２ゾーンの下側へ夫々延在しており且つ該第１及び第２ゾーンと第１及び第２ＰＮ接合を夫々形成するためにそれらと夫々合流しており、（ａ）各ＰＮ接合が該ボディの上部表面下側の最大深さに到達し、（ｂ）第１導電型のドーパントが両方のゾーン内に存在し且つ該第１及び第２ボディ物質領域内に夫々位置されており且つ該第１及び第２ゾーンの下側を横方向に夫々延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｃ）該第１及び第２表面下ボディ物質位置が夫々該第１及び第２ＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えて一層深いことのない位置において発生し、且つ（ｄ）第１導電型のドーパントの濃度が（ｉ）該第１表面下ボディ物質位置から該第１ゾーンを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合へ移る場合に実質的に単調的に減少し、且つ（ｉｉｉ）該第２表面下ボディ物質位置から該第２ゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも一つの付加的な表面下最大濃度に到達する、第１及び第２ゾーン、
を有している構成体。
請求項１において、第１導電型のドーパントの濃度が、該第１表面下ボディ物質位置から該第１ゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少している構成体。
請求項１において、第１導電型のドーパントの濃度が、該第１表面下ボディ物質位置から該第１ゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少している構成体。
請求項１〜３の内のいずれか１項において、第１導電型のドーパントの濃度が、該第２表面下ボディ物質位置から該第２ゾーンを介しての該第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に、１０の係数未満だけ減少している構成体。
請求項４において、第１導電型のドーパントの濃度が、該第２ゾーンにおける各付加的な表面下最大濃度の深さにおいて該第１ゾーンを介しての該第１垂直線に沿ってほぼ単調的に変化している構成体。
請求項１〜３の内のいずれか１項において、該第１表面下最大濃度が、該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合の最大深さの１０倍の深さへ移る場合に、第１導電型のドーパントの濃度における実質的に唯一の局所的表面下最大である構成体。
第１導電型であるように第１導電型の半導体ドーパントでドープされているボディ物質を有している半導体ボディの上部表面に沿って設けられている同極性の第１及び第２電界効果トランジスタ（「ＦＥＴ」）を有している構成体において、各ＦＥＴが、
該ボディ物質のチャンネルゾーン、
その上部表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に離隔されており、且つ該ボディ物質と夫々ＰＮ接合を形成するために第１導電型と反対の第２導電型である第１及び第２ソース／ドレイン（「Ｓ／Ｄ」）ゾーンであって、（ａ）各ＰＮ接合は該ボディの上部表面下側において最大深さに到達し、（ｂ）該ボディ物質は両方のＳ／Ｄゾーンの下側を横方向に延在しており、（ｃ）第１導電型のドーパントが両方のＳ／Ｄゾーン内に存在しており且つ該チャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在している主要表面下ボディ物質位置において主要表面下最大濃度に局所的に到達する濃度を有しており、且つ（ｄ）該主要表面下ボディ物質位置は各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生する第１及び第２Ｓ／Ｄゾーン、
該チャンネルゾーンの上側にあるゲート誘電体層、及び
該チャンネルゾーン上方で該ゲート誘電体層の上側にあるゲート電極であって、第１導電型のドーパントの濃度が、（ｉ）該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に実質的に単調的に減少し、（ｉｉｉ）該第２ＦＥＴ用の各付加的な表面下最大濃度がそのチャンネルゾーン及びそのＳ／Ｄゾーンの各々の少なくとも一部の上側にある第２ＦＥＴのゲート電極のほぼ全ての物質の下側において横方向に延在する付加的な表面下ボディ物質位置において該第２ＦＥＴ用の各付加的な表面下最大濃度が発生するように該ボディの上部表面と該第２ＦＥＴ用の該主要表面下ボディ物質位置との間において少なくとも一つの付加的な表面下最大濃度に到達する、ゲート電極、
を有している構成体。
請求項７において、第１導電型のドーパントの濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴの該特定したＳ／Ｄゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少している構成体。
請求項７において、第１導電型のドーパントの濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１ＦＥＴの該特定したＳ／Ｄゾーンを介しての該第１垂直線に沿って該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少している構成体。
請求項７〜９の内のいずれか１項において、第１導電型のドーパントの濃度が、該第２ＦＥＴ用の該主要表面下ボディ物質位置から該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に、１０の係数未満だけ減少している構成体。
請求項１０において、第１導電型のドーパントの濃度が、該第２ＦＥＴ用の各付加的な表面下最大濃度の深さにおいて該第１垂直線に沿ってほぼ単調的に減少している構成体。
請求項７〜９の内のいずれか１項において、該第１ＦＥＴ用の該主要表面下最大濃度が、該第１ＦＥＴ用の該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型のドーパントの濃度における実質的に唯一の局所的表面下最大である構成体。
請求項７〜９の内のいずれか１項において、各ＦＥＴの各Ｓ／Ｄゾーンは、主要部分と、該主要部分と横方向に連続しており且つそのＦＥＴのゲート電極下側を横方向に延在している一層軽度にドープした横方向延長部と、を有しており、そのチャンネルゾーンが該ボディの上部表面に沿ってその横方向延長部によって終端されている構成体。
請求項７〜９の内のいずれか１項において、各ＦＥＴのボディ物質のポケット部分がその第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており且つ該ボディ物質の横方向隣接物質よりも一層高度にドープされている構成体。
請求項１４において、該第１ＦＥＴの該ポケット部分がそのチャンネルゾーンをしてそのＳ／Ｄゾーンに関して非対称であるようにさせている構成体。
請求項１４において、該ボディ物質の別のポケット部分が該第２ＦＥＴの該第２Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており且つ該ボディ物質の横方向隣接物質よりも一層高度にドープされている構成体。
半導体構成体の製造方法において、
第１導電型の半導体ドーパントを半導体ボディ内に導入させて各ボディ物質領域が第１導電型であるように第１及び第２ボディ物質領域を画定し、
第１導電型と反対の第２導電型の半導体ドーパントを該半導体ボディ内に導入させて第２導電型の第１及び第２ゾーンを夫々以下の如くに画定し、即ち、該構成体の製造の完了時において、（ａ）該第１及び第２ボディ物質領域が該第１及び第２ゾーンと夫々第１及び第２ＰＮ接合を形成し且つ該第１及び第２ゾーンの下側を横方向に夫々延在しており、（ｂ）各ＰＮ接合が該半導体ボディの上部表面下側の最大深さへ延在しており、（ｃ）第１導電型の半導体ドーパントが両方のゾーン内に存在しており、（ｄ）該半導体ボディ内の第１導電型の全半導体ドーパントは該第１及び第２ボディ物質領域内に夫々位置されており且つ該第１及び第２ゾーン下側に横方向に夫々延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｅ）該第１及び第２表面下ボディ物質位置は該第１及び第２ＰＮ接合の最大深さよりも夫々該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生し、且つ（ｆ）第１導電型の全ドーパントの濃度は、（ｉ）該第１表面下ボディ物質位置から該第１ゾーンを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合へ移る場合に実質的に単調的に減少し、且つ（ｉｉｉ）該第２表面下ボディ物質位置から該第２ゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも一つの別の表面下最大濃度に到達する、
ことを包含している方法。
請求項１７において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２表面下ボディ物質位置から該第２垂直線に沿って該ボディの上部表面へ上方に移る場合に、１０の係数未満だけ減少する方法。
請求項１７又は１８において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２ゾーンにおける各付加的な表面下最大脳との深さにおいて該第１ゾーンを介しての該第１垂直線に沿ってほぼ単調的に変化している方法。
請求項１７又は１８において、該構成体の製造の完了時において、該第１表面下最大濃度が、該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型の全ドーパントの濃度における実質的に唯一の局所的表面下最大である方法。
第１及び第２の同極性の電界効果トランジスタ（「ＦＥＴ」）を有する構成体を製造する方法において、
第１導電型の半導体ドーパントを半導体ボディ内に導入させて、該構成体の製造の完了時に各ボディ物質領域が第１導電型であるように第１及び第２ＦＥＴに対して夫々第１及び第２ボディ物質領域を画定し、
各番号付けしたＦＥＴのゲート電極がそのＦＥＴに対するチャンネルゾーンであることが意図されている同じ番号が付けられたボディ物質領域の一部の上方に位置されており且つそれから対応するゲート誘電体層によって垂直方向に離隔されているように該ＦＥＴに対して夫々一対のゲート電極を画定し、且つ
第１導電型と反対の第２導電型の半導体ドーパントを該半導体ボディ内に導入させて以下のようにしてそのＦＥＴのチャンネルゾーンによって横方向に離隔されている第２導電型の第１及び第２ソース／ドレイン（「Ｓ／Ｄ」）ゾーンを各ＦＥＴに対して形成し、即ち、該構成体の製造の完了時に、（ａ）各番号付けしたボディ物質領域が同じ番号が付けられたＦＥＴのＳ／Ｄゾーンと夫々一対のＰＮ接合を形成し且つその下側を横方向に延在しており、（ｂ）各ＰＮ接合は該半導体ボディの上部表面下側の最大深さへ延在しており、（ｃ）第１導電型の半導体ドーパントが各Ｓ／Ｄゾーン内に存在しており、（ｄ）該半導体ボディ内の第１導電型の全半導体ドーパントは、該第１ＦＥＴに対して、該ボディの上部表面下側の第１主要表面下ボディ物質位置において第１主要表面下最大濃度に到達し且つ、該第２ＦＥＴに対して、該ボディの上部表面下側の第２主要表面下ボディ物質位置において第２主要表面下最大濃度に到達する濃度を有しており、（ｅ）各番号付けした主要表面下ボディ物質位置は同じ番号が付けられたＦＥＴのチャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側を横方向に延在し且つそのＦＥＴの各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を超えることのない深さにおいて発生しており、且つ（ｆ）第１導電型の全ドーパントの濃度が、（ｉ）該第１主要表面下ボディ物質位置から第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介しての選択した第１垂直線に沿って該ボディの上部表面へ上方に移る場合に少なくとも１０の係数だけ減少しており、（ｉｉ）該第１主要表面下ボディ物質位置から該第１垂直線に沿って第１ＦＥＴの特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に実質的に単調的に減少しており、且つ（ｉｉｉ）各付加的な表面下最大濃度がそのチャンネルゾーン及びそのＳ／Ｄゾーンの各々の少なくとも一部の上側にある第２ＦＥＴのゲート電極のほぼ全ての物質の下側に横方向に延在している対応する付加的な表面下ボディ物質位置において発生するように第２ＦＥＴに対して該ボディの上部表面と該第２主要表面下ボディ物質位置との間における少なくとも一つの付加的な表面下最大濃度に到達している、
方法。
請求項２１において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、該第２主要表面下ボディ物質位置から第２ＦＥＴのいずれかのＳ／Ｄゾーンを介しての選択した第２垂直線に沿って該ボディの上部表面へ上方へ移る場合に１０の係数未満だけ減少している方法。
請求項２１又は２２において、該構成体の製造の完了時において、第１導電型の全ドーパントの濃度が、第２ＦＥＴ用の各付加的な表面下最大濃度の深さにおいて該第１垂直線に沿ってほぼ単調的に変化している方法。
請求項２１又は２２において、本構成体の製造完了後に、該第１主要表面下最大濃度が、該第１主要表面下ボディ物質位置から該第１垂直線に沿って第１ＦＥＴの該特定したＳ／Ｄゾーン用のＰＮ接合の最大深さの１０倍の深さへ下方へ移る場合に、第１導電型の全ドーパントの濃度における実質的に唯一の局所的表面下最大である方法。
請求項２１又は２２において、該ゲート電極を画定する動作が第１導電型のドーパントを導入する動作の後に主として実施される方法。
請求項２１又は２２において、第２導電型のドーパントを導入する動作が該ゲート電極を画定する動作の後に主として実施される方法。
請求項２１又は２２において、第２導電型のドーパントを導入する動作が、該構成体の製造の完了時において、各ＦＥＴのチャンネルゾーンが該ボディ上部表面に沿ってのその横方向延長部によって終端されているように、主要部分と、該主要部分と横方向に連続的であり且つそのＦＥＴのゲート電極下側を横方向に延在している一層軽度にドープした横方向延長部と、を有するべく各ＦＥＴの各Ｓ／Ｄゾーンを形成することを必要とする方法。
請求項２１又は２２において、更に、各番号付けしたボディ物質領域のポケット部分をして同じ番号付けしたＦＥＴの第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在させ且つそのボディ物質領域の横方向隣接物質よりも一層高度にドープされているように該半導体ボディ内に第１導電型の付加的なドーパントを導入させることを包含している方法。
請求項２８において、本構成体の製造完了後に、第１ＦＥＴの該ポケット部分がそのチャンネルゾーンをしてそのＳ／Ｄゾーンに関して非対称であるようにさせている方法。
請求項２８において、第１導電型の該付加的なドーパントを導入させる該動作が、該第２ボディ物質領域の別のポケット部分をして第２ＦＥＴの第２Ｓ／Ｄゾーンに沿ってそのチャンネル内に延在させ且つ該第２ボディ物質領域の横方向隣接物質よりも一層高度にドープされたものとさせる方法。
半導体構成体において、
上部表面を具備している半導体ボディの第１及び第２ボディ物質領域が設けられており、該ボディ物質領域は第１導電型のものであるように第１導電型の半導体ドーパントでドープされており、
該第１導電型と反対の第２導電型の第１及び第２ゾーンが該半導体ボディ内にその上部表面に沿って位置されており、該第１及び第２ボディ物質領域は、夫々、該第１及び第２ゾーン下側を延在しており且つそれらと合流して該第１及び第２ゾーンと夫々第１及び第２ＰＮ接合を形成しており、（ａ）各ＰＮ接合が該ボディの上部表面下側で最大深さに到達しており、（ｂ）該第１導電型のドーパントが両方のゾーン内に存在し且つ該第１及び第２ボディ物質領域内に夫々位置されており且つ夫々該第１及び第２ゾーン下側を横方向に延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｃ）該第１及び第２表面下ボディ物質位置が該第１及び第２ＰＮ接合の最大深さよりも夫々該ボディの上部表面下側に１０倍を越えて一層深いものでは無く発生しており、且つ（ｄ）該第１導電型のドーパントの濃度が、（ｉ）該第１ゾーンを介して選択した第１垂直線に沿って該第１表面下ボディ物質位置から上方へ該ボディの上部表面へ移る場合に少なくとも１０の係数だけ減少し、（ｉｉ）該第１垂直線に沿って該第１表面したボディ物質位置から該第１ＰＮ接合へ移る場合に実質的に単調的に減少し、且つ（ｉｉｉ）該第２ゾーンを介して選択した第２垂直線に沿って該第２表面下ボディ物質位置から該ボディの上部表面へ上方へ移る場合に１０の係数未満だけ増加又は減少している、
半導体構成体。
請求項３１において、該第１導電型のドーパントの濃度が、該第１垂直線に沿って該第１表面下ボディ物質位置から該第１ゾーンを介して該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少する半導体構成体。
請求項３１において、該第１導電型のドーパントの濃度が、該第１垂直線に沿って該第１表面下ボディ物質位置から該第１ゾーンを介して該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少する半導体構成体。
請求項３１乃至３３の内のいずれか１項において、該第１導電型のドーパントの濃度が、該第２垂直線に沿って該第２表面下ボディ物質位置から該第２ゾーンを介して該ボディの上部表面へ上方へ移る場合に、１０の係数未満だけ増加する半導体構成体。
第１導電型のものであるように第１導電型の半導体ドーパントでドープされている一次ボディ物質を有する半導体ボディの上部表面に沿って設けられている同極性の第１及び第２電界効果トランジスタ（「ＦＥＴ」）を有する半導体構成体において、各ＦＥＴが、
該ボディ物質のチャンネルゾーン、
その上部表面に沿って該半導体ボディ内に位置されており、該チャンネルゾーンによって横方向に離隔されており、且つ該ボディ物質と夫々ＰＮ接合を形成するために該第１導電型と反対の第２導電型のものである第１及び第２ソース／ドレイン（Ｓ／Ｄ）ゾーンであって、（ａ）各ＰＮ接合が該ボディの上部表面下側で最大深さに到達し、（ｂ）該ボディ物質が両方のＳ／Ｄゾーン下側を横方向に延在し、（ｃ）該第１導電型のドーパントが両方のＳ／Ｄゾーン内に存在しており且つ該チャンネル及びＳ／Ｄゾーンの各々のほぼ全ての下側に横方向に延在する主要表面下ボディ物質位置において主要表面下最大濃度に局所的に到達する濃度を有しており、且つ（ｄ）該主要表面下ボディ物質位置が各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を越えて一層深いものではなく発生する、第１及び第２Ｓ／Ｄゾーン、
該チャンネルゾーンの上側に位置しているゲート誘電体層、及び
該チャンネルゾーン上方で該ゲート誘電体層の上側に位置しているゲート電極であって、該第１導電型のドーパントの濃度が、（ｉ）該第１ＦＥＴに対する主要表面下ボディ物質位置から上方へ選択した第１垂直線に沿って該第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して該ボディの上部表面へ移る場合に、少なくとも１０の係数だけ減少し、（ｉｉ）該第１ＦＥＴに対する該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に、実質的に単調的に減少し、且つ（ｉｉｉ）該第２ＦＥＴに対する該主要表面下ボディ物質位置から上方へ選択した第２垂直線に沿って該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、１０の係数未満だけ増加又は減少する、ゲート電極、
を有している半導体構成体。
請求項３５において、該第１導電型のドーパントの濃度が、該第１ＦＥＴに対する該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、少なくとも２０の係数だけ減少する、半導体構成体。
請求項３５において、該第１導電型のドーパントの濃度が、該第１ＦＥＴに対する該主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、少なくとも４０の係数だけ減少する、半導体構成体。
請求項３５乃至３７の内のいずれか１項において、該第１導電型のドーパントの濃度が、該第２ＦＥＴに対する該主要表面下ボディ物質位置から上方へ該第２垂直線に沿って該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、１０の係数未満だけ増加する、半導体構成体。
請求項３５乃至３７の内のいずれか１項において、各ＦＥＴの各Ｓ／Ｄゾーンが、主要部分、及び該主要部分と横方向に連続しており且つそのチャンネルゾーンが該ボディの上部表面に沿ってその横方向延長部によって終端されるようにそのＦＥＴのゲート電極の下側に横方向に延在している一層軽度にドープした横方向延長部、を有している半導体構成体。
請求項３５乃至３７の内のいずれか１項において、各ＦＥＴのボディ物質のポケット部分がその第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており且つ該ボディ物質の横方向に隣接する物質よりも一層高度にドープされている、半導体構成体。
請求項４０において、該第１ＦＥＴの該ポケット部分が、そのチャンネルゾーンをしてそのＳ／Ｄゾーンに関して非対称的であるようにさせている、半導体構成体。
請求項４１において、該ボディ物質の別のポケット部分が、該第２ＦＥＴの該第２Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在しており、且つ該ボディ物質の横方向に隣接する物質よりも一層高度にドープされている、半導体構成体。
半導体構成体の製造方法において、
第１導電型の半導体ドーパントを半導体ボディの一対の部分内に導入させて各ボディ物質領域が第１導電型であるように第１及び第２ボディ物質領域を夫々画定し、
該第１導電型と反対の第２導電型の半導体ドーパントを該半導体ボディの一対の部分内に導入させて第２導電型の第１及び第２ゾーンを夫々画定し、本構成体の製造完了後に、（ａ）該第１及び第２ボディ物質領域が夫々該第１及び第２ゾーンと第１及び第２ＰＮ接合を形成し且つ夫々該第１及び第２ゾーンの下側を横方向に延在し、（ｂ）各ＰＮ接合が該半導体ボディの上部表面下側の最大深さへ延在し、（ｃ）該半導体ボディ内の該第１導電型の全半導体ドーパントが該第１及び第２ボディ物質領域内に夫々位置されており且つ夫々該第１及び第２ゾーン下側を横方向に延在している夫々の第１及び第２表面下ボディ物質位置において第１及び第２表面下最大濃度に局所的に到達する濃度を有しており、（ｅ）該第１及び第２表面下ボディ物質位置が該第１及び第２ＰＮ接合の最大深さよりも夫々該ボディの上部表面下側に１０倍を越えること無く一層深くに発生し、且つ（ｆ）該第１導電型の全ドーパントの濃度が、（ｉ）該第１表面下ボディ物質位置から上方へ選択した第１垂直線に沿って該第１ゾーンを介して該ボディの上部表面へ移る場合に、少なくとも１０の係数だけ減少し、（ｉｉ）該第１表面下ボディ物質位置から該第１垂直線に沿って該第１ＰＮ接合へ移る場合に、実質的に単調的に減少し、且つ（ｉｉｉ）該第２表面下ボディ物質位置から上方へ選択した第２垂直線に沿って該第２ゾーンを介して該ボディの上部表面へ移る場合に、１０の係数未満だけ増加又は減少する、
方法。
請求項４３において、該構成体の製造完了後に、該第１導電型の全ドーパントの濃度が、該第２表面下ボディ物質位置から上方へ該第２垂直線に沿って該第２ゾーンを介して該ボディの上部表面へ移る場合に、１０の係数未満だけ増加する、方法。
第１及び第２の同じ極性の電界効果トランジスタ（「ＦＥＴ」）を有する構成体を製造する方法において、
第１導電型の一次半導体ドーパントを半導体ボディ内に導入して、該構成体の製造完了後に、各ボディ物質領域が該第１導電型であるように、該第１及び第２ＦＥＴに対して夫々第１及び第２ボディ物質領域を画定し、
各番号付けしたＦＥＴのゲート電極がそのＦＥＴに対するチャンネルゾーンであることが意図されている同じ番号が付けられたボディ物質領域の一部の上方に位置されており且つそれから対応するゲート誘電体層によって垂直方向に分離されているように該ＦＥＴに対して夫々一対のゲート電極を画定し、
該第１導電型とは反対の第２導電型の一次半導体ドーパントを該半導体ボディ内に導入して、各ＦＥＴに対して、そのＦＥＴのチャンネルゾーンによって横方向に分離されている第２導電型の第１及び第２ソース／ドレイン（「Ｓ／Ｄ」）を形成し、該構成体の製造完了後に、（ａ）各番号付けしたボディ物質領域が同じ番号付けしたＦＥＴのＳ／Ｄゾーンと夫々一対のＰＮ接合を形成し且つ該Ｓ／Ｄゾーンの下側を横方向に延在し、（ｂ）各ＰＮ接合が該半導体ボディの上部表面下側の最大深さへ延在し、（ｃ）該第１導電型の半導体ドーパントが各Ｓ／Ｄゾーン内に存在しており、（ｄ）該半導体ボディ内の該第１導電型の全半導体ドーパントが、該第１ＦＥＴに対して、該ボディの上部表面下側の第１主要表面下ボディ物質位置において第１主要表面下最大濃度に到達し且つ該第２ＦＥＴに対して、該ボディの上部表面下側の第２主要表面下ボディ物質位置において第２主要表面下最大濃度に到達する濃度、を有しており、（ｅ）各番号付けした主要表面下ボディ物質位置が同じ番号付けしたＦＥＴのチャンネル及びＳ／Ｄゾーンの各々ほぼ全ての下側を横方向に延在し且つそのＦＥＴの各Ｓ／Ｄゾーンに対するＰＮ接合の最大深さよりも該ボディの上部表面下側に１０倍を越えることの無い一層深くに発生し、且つ（ｆ）該第１導電型の全ドーパントの濃度が、（ｉ）該第１主要表面下ボディ物質位置から上方へ選択した第１垂直線に沿って該第１ＦＥＴのＳ／Ｄゾーンの内の特定した一つを介して該ボディの上部表面へ移る場合に、少なくとも１０の係数だけ減少し、（ｉｉ）その第１主要表面下ボディ物質位置から該第１垂直線に沿って該第１ＦＥＴの該特定したＳ／Ｄゾーンに対するＰＮ接合へ移る場合に、実質的に単調的に減少し、且つ（ｉｉｉ）該第２ＦＥＴに対する該主要表面下ボディ物質位置から上方へ選択した第２垂直線に沿って該第２ＦＥＴのいずれかのＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、１０未満の係数だけ増加又は減少する、
方法。
請求項４５において、該構成体の製造完了後に、該第１導電型の全ドーパントの濃度が、該第２主要表面下ボディ物質位置から上方へ選択した第２垂直線に沿って該第２ＦＥＴの何れかのＳ／Ｄゾーンを介して該ボディの上部表面へ移る場合に、１０未満の係数だけ増加する、方法。
請求項４５又は４６において、該ゲート電極を画定する動作が該第１導電型のドーパントを導入する動作の後に実施される方法。
請求項４５又は４６において、該第２導電型のドーパントを導入する動作が該ゲート電極を画定する動作の後に実施される方法。
請求項４５又は４６において、該第２導電型のドーパントを導入する動作が、主要部分と、該主要部分に横方向に連続し且つそのＦＥＴのゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部と、を有する各ＦＥＴの各Ｓ／Ｄゾーンの形成を行わせ、本構成体の製造完了後に、各ＦＥＴのチャンネルゾーンが該ボディの上部表面に沿ってのその横方向延長部によって終端されている方法。
請求項４５又は４６において、更に、該第１導電型の付加的なドーパントを該半導体ボディ内に導入して各番号付けしたボディ物質領域のポケット部分を同じ番号付けしたＦＥＴの第１Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在させ且つそのボディ物質領域の横方向に隣接した物質よりも一層高度にドープさせる、方法。
請求項５０において、本構成体の製造完了後に、該第１ＦＥＴのポケット部分がそのチャンネルゾーンをそのＳ／Ｄゾーンに関して非対称的であるようにさせる方法。
請求項５０において、該第１導電型の付加的なドーパントを導入する動作が、該第２ボディ物質領域の別のポケット部分を該第２ＦＥＴの第２Ｓ／Ｄゾーンに沿ってそのチャンネルゾーン内に延在させ且つ該第２ボディ物質領域の横方向に隣接した物質よりも一層高度にドープされているものとさせる、方法。