JP2011506959A - 半導体デバイステストシステム - Google Patents

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Abstract

本発明はテストヘッダーの主要機能であるドライバー及びコンパレータをテストヘッダーの外部、望ましくは、ハイフィックスボードに拡張することにより、テストヘッダーのアップグレードがなくてもテストの生産性を倍加することができるようにした半導体デバイステストシステムに関する。また、本発明の半導体デバイステストシステムは、テスト制御装置によって半導体デバイスをテストするテストヘッダー及び、上記半導体デバイスと上記テストヘッダーとの間の電気的な連結を確立するが、上記テストヘッダー側ドライバーと一対をなして上記半導体デバイスから出力される読取信号を処理して上記テストヘッダーに伝達するＤＵＴテストユニットを含んで構成されたハイフィックスボードとを含んでなる。

Description

本発明は、半導体デバイステストシステムに関するものであって、特にテストヘッダーの主要機能であるドライバー及びコンパレータをテストヘッダーの外部、望ましくは、ハイフィックスボードに拡張することにより、テストヘッダーのアップグレードがなくてもテストの生産性を倍加することができるようにした半導体デバイステストシステムに関するものである。
周知のように、各種の半導体デバイスの製造過程において所定の組立工程を経て製造された半導体デバイスは、最終的に特定機能を発揮するかどうかをチェックするテスト工程を通すことになる。
図１は従来の半導体デバイステストシステムの全体的な構成を示す斜視図である。図１に示すように、半導体デバイステストシステムの全体的な構成は、大きくは半導体デバイスをテストするテストヘッダー２と、一定数量の半導体デバイスを搬送してテストが行われるようにし、このテスト結果に応じて半導体デバイスを等級別に分類して積載するハンドラー３及び、テストヘッダー２とハンドラー３との間に介在され、半導体デバイスとテストヘッダー２との間の電気的な連結を確立するハイフィックス(ＨＩＦＩＸ)ボード１とを含んでなる。すなわち、(ｍ×ｎ)行列のソケットが配列されたハイフィックスボード１とハンドラー３のテスト部(ｔｅｓｔ ｓｉｔｅ)とが整合した状態で、テストトレイ上のインサート内に安着された半導体デバイスとハイフィックスボード１上のソケットが互いに接触することで (ｍ×ｎ)個の半導体素子が同時にテストされるものである。
図２は従来の半導体テストヘッダー装置を概略的に示す概要図である。
図２に示すように、テストヘッダー２０は、単一のテストヘッダー基板とその一面又は両面に搭載された各種回路素子とを含んでなるが、このようなテストヘッダー基板の構成をみると、半導体テストのための決まったテストパターン信号を発生させるＡＬＰＧ(ＡＬｇｏｒｉｔｈｍｉｃ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｅｒ)２１と、ＡＬＰＧ２１から出力されるテストパターン信号を半導体デバイス、いわゆるＤＵＴ(Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ)３０に記録するドライバー２５及びＤＵＴ３０により読み取られたテストパターンの読取信号と該当半導体の特性に対応される基準信号を比べてその比較値を出力するコンパレータ２７を含むピンエレクトロニクス(Ｐｉｎ Ｅｌｅｃｔｒｏｎｉｃ；ＰＥ)部及び、ピンエレクトロニクスのコンパレータ２７で出力された信号に対してフェイル(ｆａｉｌ)かどうかを判定するデジタル比較器２３及び、半導体テストシステムを制御するテスト制御装置１０とのインターフェースのためのインターフェース部(未図示)とを含んでなる。
具体的に、ピンエレクトロニクスはＤＵＴ３０に具備される半導体に直接テストパターンによる電流及び電圧を印加する回路であって、１つのＩ／Ｏ(ｉｎｐｕｔ／ｏｕｔｐｕｔ)チャンネルを形成するものである。また、ＡＬＰＧ２１によってテストパターン信号が出力されると、ピンエレクトロニクスのドライバー２５は該当テストパターン信号を、通常、ＢＧＡ(Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ)タイプのＤＵＴ３０に具備されたテスト対象半導体に記録することになる。このように記録されたパターン信号はＤＵＴ３０により読み取られてコンパレータ２７に出力されることになり、コンパレータ２７はテストパターンの読取信号と基準信号とを比べた結果による比較信号をデジタル比較器２３に伝達し、デジタル比較器２３は該当読取信号のフェイルかどうかを判定してその結果をインターフェース部を通じてテスト制御装置１０に送る。
しかし、従来の半導体デバイステストシステムによれば、ハンドラーが複数のＤＵＴを一度に多く取り扱うように求められて、最近、５１２個のＤＵＴを一度に取り扱えるハンドラーが発売開始されている分、これに相応するテストヘッダーのアップグレードが必要とされるが、その装備の価格が結構高いので、テストヘッダーのアップグレードが容易でなくて生産性の向上に困難があるという問題点があった。
勿論、１つのＩ／Ｏチャンネルを、言わば２つに分岐してテストヘッダー(例、２５６パラレル(ｐａｒａｌｌｅｌ)級)とハンドラー(例、５１２パラレル級)との間の連結を確立することができるが、このような場合には分岐が行われた数だけＤＵＴで出力する読取信号をテストヘッダーから読み込むことに長時間がかかって、全体的なテスト時間が増加するという問題点があった。すなわち、ハンドラーを一層アップグレードしたとしても、生産性は以前と変わらないというのである。
本発明は、前述の問題点を解決するために案出されたものであって、ＤＵＴで出力する読取信号をテストヘッダーではなく、ＤＵＴとテストヘッダーとの間に別途に設けられた外部装置、望ましくは、ハイフィックスボードで処理するが、この外部装置の性能をハンドラーと同級になるようにすることで、テストヘッダーのアップグレードがなくてもテストの生産性を倍加することができるようにした半導体デバイステストシステムを提供することにその目的がある。
上述の目的を奏するために本発明は、テスト制御装置によって半導体デバイスをテストするテストヘッダー及び、上記半導体デバイスと上記テストヘッダーとの間の電気的な連結を確立するが、上記テストヘッダー側ドライバーと一対をなして上記半導体デバイスから出力される読取信号を処理して上記テストヘッダーに伝達するＤＵＴテストユニットを含んで構成されたハイフィックスボードとを含んでなる半導体デバイステストシステムを提供する。
上述の構成において、上記ＤＵＴテストユニットは、上記テストヘッダーから入力されるパターン信号を上記半導体デバイスに記録するハイフィックス側ドライバーと、上記半導体デバイスから出力される読取信号と上記テストヘッダーから入力される基準信号を比べてその比較値を出力するハイフィックス側コンパレータとを含む複数のピンエレクトロニクス部と；上記複数のピンエレクトロニクス部それぞれに対応され、上記ハイフィックス側コンパレータで出力された信号に対してフェイルかどうかを判定してその結果を保存する複数のデジタル比較器と；上記テストヘッダーと上記複数のピンエレクトロニクス部との間の連結をオン／オフするスイッチの束及び上記スイッチの束を駆動するスイッチ駆動部とを含んでなることが望ましい。
また、上記スイッチ駆動部は上記テストヘッダーにより制御されることが望ましい。
また、上記ハイフィックス側ドライバーは上記テストヘッダーにより制御されることが望ましい。
また、上記ＤＵＴテストユニットは注文型半導体あるいはプログラム可能ゲート配列に具現することができる。
本発明の半導体デバイステストシステムによれば、テストヘッダーの一部機能をハイフィックスボードの方に拡張することにより、テストヘッダーのアップグレードがなくてもテストの生産性を倍加することができる効果がある。
従来の半導体デバイステストシステムの全体的な構成を示す斜視図である。 従来の半導体テストヘッダー装置を概略的に示す概要図である。 本発明の一実施例による半導体デバイステストシステムの電気的なブロック構成図である。
以下には添付の図面を参照して本発明の望ましい実施例により半導体デバイステストシステムについて詳細に説明する。
図３は本発明の一実施例による半導体デバイステストシステムの電気的なブロック構成図である。
図３に示すように、本発明による半導体デバイステストシステムの全体的な構成は、大きくはテスト制御装置１００と、テスト制御装置１００の制御によりＤＵＴをテストするテストヘッダー２００と、一定数量のＤＵＴを搬送してテストが行われるようにし、このテスト結果に応じてＤＵＴを等級別に分類して積載するハンドラー(未図示)及び、テストヘッダー２００とハンドラーとの間に介在され、ＤＵＴとテストヘッダー２００との間の電気的な連結を確立するが、テストヘッダー２００の制御によってＤＵＴで出力する読取信号を処理し、その結果をテストヘッダー２００に伝達するハイピックスボード３００とを含んでなる。
上述の構成において、テストヘッダー２００は、テスト制御装置１００の制御によってシステムで要求される各種タイミング信号を発生させるタイミング発生部２１０と、タイミング発生部２１０を通じて発生されたタイミング信号に基づいて各種アルゴリズムパターンを発生させるＡＬＰＧ２２０と、ＡＬＰＧ２２０から出力されるテストパターン信号をＤＵＴに記録するドライバー２４０及びＤＵＴによって読み取られたテストパターンの読取信号と該当半導体の特性に対応される基準信号を比べてその比較値を出力するコンパレータ２５０を含むピンエレクトロニクス(Ｐｉｎ Ｅｌｅｃｔｒｏｎｉｃ；ＰＥ)部と、ピンエレクトロニクス部のコンパレータ２５０で出力された信号に対してフェイルかどうかを判定するデジタル比較器２６０、及びＤＵＴで出力される読取信号に対応する基準信号(基準電圧)をコンパレータ２５０とハイフィックスボード３００に供給する基準電圧供給部２３０とを含んでなる。ここで、ＡＬＰＧ２２０はまた、テスト制御装置１００の制御によりＤＵＴで出力する読取信号を処理するために必要な制御信号をハイフィックスボード３００に出力することになる。
他にも、テストヘッダー２００にはドライバー２４０ら間の時間遅延を補償(ｃｏｍｐｅｎｓａｔｉｏｎ)する時間遅延素子、ＤＵＴに対して各種ＤＣパラメーター測定を行うＤＣパラメーター測定ユニット、言わばＤＵＴで出力される電圧レベルあるいは電流レベルを記録する、すなわちＤＵＴの出力電圧や出力電流をテストするためのカレントロード(ｃｕｒｒｅｎｔ ｌｏａｄ)及びＤＵＴに電圧を印加して電流を測定(ＶＦＩＭ)するかＤＵＴに電流を印加して電圧を測定(ＩＦＶＭ)する高精密ＤＣ測定回路であるＰＭＵ(Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｅａｓｕｒｅｍｅｎｔ Ｕｎｉｔ)が更に含まれることができる。
次に、ハイフィックスボード３００は(ｍ×ｎ)行列のソケットが配列されているものであって、すなわち、ハイフィックスボード３００とハンドラーのテスト部とが互いに整合になった状態で、テストトレイ上のインサート内に安着されたＤＵＴとハイフィックスボード３００上のソケットが互いに接触することで(ｍ×ｎ)個の半導体素子が同時にテストされるものである。
また、ハイフィックスボード３００はテストヘッダー２００の代わりにＤＵＴで出力する読取信号を処理するＤＵＴテストユニットを更に含んでなるが、このようなＤＵＴテストユニットは上記のソケットとは別途のＰＣＢ基板に装着されることができ、注文型半導体(ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ)あるいはプログラム可能ゲート配列(ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ；ＦＰＧＡ)に具現されることができる。ここで、ＤＵＴ テストユニットはテストヘッダー２００側ドライバー２４０と一対をなすものである。したがって、テストヘッダー２００に、言わばドライバーが２５６個形成されているものであれば、ハイフィックスボード３００にも２５６個のＤＵＴテストユニットが存在するものである。
具体的に、ＤＵＴテストユニットは、複数のピンエレクトロニクス部３４１、３４３と、複数のピンエレクトロニクス部３４１、３４３それぞれに対応される複数のデジタル比較器３３１、３３３と、テストヘッダー２００と複数のピンエレクトロニクス部３４１、３４３間の連結をオン／オフするスイッチの束３２０及び、テストヘッダー２００側ＡＬＰＧ２２０の制御によりスイッチの束３２０を駆動するデコーダー(ｄｅｃｏｄｅｒ)であるスイッチ駆動部３１０とを含んでなる。
ここで、複数のピンエレクトロニクス部３４１、３４３それぞれは、テストヘッダー２００から入力されるパターン信号をＤＵＴに記録するハイフィックス側ドライバー３４１ａ、３４３ａと、ＤＵＴで出力される読取信号とテストヘッダー側基準電圧供給部２３０から入力される基準信号を比べてその比較値を出力するハイフィックス側コンパレータ３４１ｂ、３４３ｂとを含んでなる。また、ハイフィックス側デジタル比較器３３１、３３３はハイフィックス側コンパレータ３４１ｂ、３４３ｂで出力された信号に対してフェイルかどうかを判定し、その判定結果を保存する。
本発明による半導体デバイステストシステムの動作についてより具体的に説明すると以下のとおりである。
まず、半導体デバイステストシステムがＡＬＰＧ２２０で発生されるテストパターン信号をＤＵＴに記録する場合をみると、スイッチの束３２０でテストヘッダー側ドライバー２４０とハイフィックス側ドライバー３４１ａ、３４３ａを連結するスイッチはオン状態となり、他のスイッチはオフ状態となる。また、テストヘッダー側ＡＬＰＧ２２０は書き取りモードに設定する制御信号を出力してハイフィックス側ドライバー３４１ａ、３４３ａとテストヘッダー側ドライバー２４０を駆動させる。これにより、テストヘッダー側ドライバー２４０で出力されるパターン信号はハイフィックス側ドライバーの数だけ分岐して該当ＤＵＴに記録される。したがって、ハイフィックスボード３００でＤＵＴテストユニットを構成するドライバーの数だけ、同時に記録可能なＤＵＴの数が拡張される。
次に、ＤＵＴで出力される読取信号を処理する場合をみると、テストヘッダー側ＡＬＰＧ２２０は読み取りモードに設定する制御信号を出力してハイフィックス側ドライバー３４１ａ、３４３ａの駆動を中止させる。すなわち、テストヘッダー側ＡＬＰＧ２２０はハイフィックス側ドライバー３４１ａ、３４３ａをデセーブル(ｄｉｓａｂｌｅ)、いわゆるＨｉ−Ｚ(ｈｉｇｈ ｉｍｐｅｄａｎｃｅ)状態にするものであって、これにより、読み取りモードと書き取りモードとの間の信号衝突が防止される。この時、テストヘッダー側ドライバー２４０はその駆動がずっと維持されるが、その理由はハイフィックス側デジタル比較器３３１、３３３がフェイルかどうかを判定する時、テストヘッダー側ドライバー２４０で出力されるパターン信号を１つのパラメーターとして活用するためである。
また、ハイフィックス側コンパレータ３４１ｂ、３４３ｂはそれぞれ、該当するＤＵＴで出力される読取信号(出力電圧)をその基準信号(基準電圧)と比べてその比較値を出力する。そうすると、ハイフィックス側デジタル比較器３３１、３３３はハイフィックス側コンパレータ３４１ｂ、３４３ｂで出力された信号に対してフェイルかどうかを判定し、その結果を保存する。この時、ハイフィックス側デジタル比較器３３１、３３３の記憶素子、すなわち、フリップフロップにはパス(ｐａｓｓ)に該当する論理値「０」やフェイルに該当する論理値「１」が保存されるが、論理値「１」が一度保存されると、以後ハイフィックス側コンパレータ３４１ｂ、３４３ｂで出力された信号がパスを示してもその値(フェイル値)が維持される。すなわち、図３に示すように、デジタル比較器３３１、３３３は順次にＸＯＲ及びＯＲ論理演算をし、その値をフリップフロップに保存することになるが、このような演算過程によりフリップフロップに論理値「０」が保存されるとその値は「１」に変化されることができるが、一度「１」が保存されるとその値は不変になる。 ここで、フリップフロップはテストヘッダー側ＡＬＰＧ２２０から入力されるストロボ(ｓｔｒｏｂｅ)、すなわちクロック(ｃｌｏｃｋ)信号に基づいて動作するものである。
このように、半導体デバイステストシステムは以上の半導体テスト過程、すなわち、読み取り／書き取り過程を数回繰り返して該当ＤＵＴに対するテストを終了することになる。したがって、ＤＵＴテストユニットでピンエレクトロニクス部の構成数だけＩ／Ｏチャンネルの数が倍になり、これによりテストヘッダー２００のアップグレードがなくても一回にテストすることができるＤＵＴの数が増加する。
一方、ＤＵＴに対するテストが終わった後、テストヘッダー２００はハイフィックス側フリップフロップに保存されている最終値を読み込む。具体的にみると以下のとおりである。
まず、テストヘッダー側ＡＬＰＧ２２０はテストヘッダー側ドライバー２４０をＨｉ−Ｚ状態にする。その次に、ＡＬＰＧ２２０はハイフィックス側スイッチ駆動部３１０を制御して第１ハイフィックス側デジタル比較器３３１とテストヘッダー２００とを連結した後、第１ハイフィックス側デジタル比較器３３１から入力される論理値をテスト制御装置１００に伝達する。
次に、ＡＬＰＧ２２０は第１ハイフィックス側デジタル比較器３３１との連結を切り、第２ハイフィックス側デジタル比較器３３３とテストヘッダー２００とを連結した後、第２ハイフィックス側デジタル比較器３３３から入力される論理値をテスト制御装置１００に伝達する。
これにより、テスト制御装置１００は伝達された論理値に基づいてテストトレイに積載されているＤＵＴを等級別に分類するようにハンドラーを制御する。
本発明の半導体デバイステストシステムは上述の実施例に限らず、本発明の技術思想が許容する範囲で多様に変形して実施することができる。
１００: テスト制御装置
２００: テストヘッダー
２１０: タイミング発生部
２２０: ＡＬＰＧ
２３０: 基準電圧供給部
２４０: ドライバー
２５０: コンパレータ
２６０: デジタル比較器
３００: ハイフィックスボード
３１０: スイッチ駆動部
３２０: スイッチの束
３３１、３３３: デジタル比較器
３４１、３４３: ピンエレクトロニクス部
３４１ａ、３４３ａ: ドライバー
３４１ｂ、３４３ｂ: コンパレータ。

Claims (5)

  1. テスト制御装置によって半導体デバイスをテストするテストヘッダー及び、前記半導体デバイスと前記テストヘッダーとの間の電気的な連結を確立するが、前記テストヘッダー側ドライバーと一対をなして前記半導体デバイスから出力される読取信号を処理して前記テストヘッダーに伝達するＤＵＴテストユニットを含んで構成されたハイフィックスボードとを含んでなる半導体デバイステストシステム。
  2. 前記ＤＵＴテストユニットは:
    前記テストヘッダーから入力されるパターン信号を前記半導体デバイスに記録するハイフィックス側ドライバーと、前記半導体デバイスから出力される読取信号と前記テストヘッダーから入力される基準信号を比べてその比較値を出力するハイフィックス側コンパレータとを含む複数のピンエレクトロニクス部と；
    前記複数のピンエレクトロニクス部それぞれに対応され、前記ハイフィックス側コンパレータで出力された信号に対してフェイルかどうかを判定してその結果を保存する複数のデジタル比較器と；
    前記テストヘッダーと前記複数のピンエレクトロニクス部との間の連結をオン／オフするスイッチの束及び、
    前記スイッチの束を駆動するスイッチ駆動部とを含んでなることを特徴とする請求項１に記載の半導体デバイステストシステム。
  3. 前記スイッチ駆動部は前記テストヘッダーによって制御されることを特徴とする請求項２に記載の半導体デバイステストシステム。
  4. 前記ハイフィックス側ドライバーは前記テストヘッダーによって制御されることを特徴とする請求項３に記載の半導体デバイステストシステム。
  5. 前記ＤＵＴテストユニットは注文型半導体あるいはプログラム可能ゲート配列に具現されることを特徴とする請求項１乃至請求項４のいずれか１つに記載の半導体デバイステストシステム。
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