JP2002357640A - 半導体デバイス試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 被試験半導体デバイスに対して補助回路を通
して試験信号を印加し、試験を行う構成とした半導体デ
バイス試験装置において、補助回路の起動時に発生する
熱ジッタの影響を低減する。 【解決手段】 補助回路と被試験半導体デバイスに電源
を印可したタイミングからその印可タイミングに至るま
でにデバイス電源が停止していた時間に比例する待ち時
間を発生させ、この待ち時間の遅延後に試験を開始させ
ることにより補助回路で発生するジッタの影響を除去す
る構成とした半導体デバイス試験装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路で
構成された半導体メモリ、或いはＣＰＵ等と呼ばれる演
算処理装置等の半導体デバイスを試験する半導体デバイ
ス試験装置に関する。

【０００２】

【従来の技術】図５に一般的な半導体デバイス試験装置
の搬略の構成を示す。図５に示す１００は半導体デバイ
ス試験装置本体を示す。半導体デバイス試験装置本体１
００は主制御器１１１と、パターン発生器１１２、タイ
ミング発生器１１３、波形フォーマッタ１１４、論理比
較器１１５、不良解析メモリ１１８、論理振幅基準電圧
源１２１、比較基準電圧源１２２、デバイス電源１２３
等により構成される。

【０００３】主制御器１１１は一般にコンピュータシス
テムによって構成され、利用者が制作した試験プログラ
ムに従って主にパターン発生器１１２とタイミング発生
器１１３を制御し、パターン発生器１１２から試験パタ
ーンデータを発生させ、この試験パターンデータを波形
フォーマッタ１１４で実波形を持つ試験パターン信号に
変更する。この試験パターン信号はテストヘッド２００
に搭載されたドライバ群１１６に供給され、このドライ
バ群１１６で論理振幅基準電圧源１２１に設定した振幅
値を持った波形に電圧増幅されてパフォマンスボード２
０１に装着された被試験半導体デバイスＤＵＴに印加さ
れる。被試験半導体デバイスＤＵＴから出力される応答
信号はアナログ比較器群１１７で比較基準電圧源１２２
から与えられる基準電圧と比較し、所定の論理レベル
（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを
判定し、所定の論理レベルを持っていると判定した信号
は論理比較器１１５でパターン発生器１１２から出力さ
れる期待値と比較し、期待値と不一致が発生した場合
は、その読み出したアドレスのメモリセルに不良がある
ものと判定し、不良発生毎に不良解折メモリ１１８に不
良アドレスを記憶し、試験終了時点で例えば不良セルの
救済が可能か否かを判定する。

【０００４】テストヘッド２００にはパフォーマンスボ
ード２０１が設けられ、このパフォーマンスボード２０
１上にＩＣソケット２０２が搭載され、このＩＣソケッ
ト２０２に被試験半導体デバイスＤＵＴが装着され、こ
のＩＣソケット２０２を通じて被試験半導体デバイスＤ
ＵＴが半導体デバイス試験装置本体１００に電気的に接
続される。テストヘッド２００に装着された被試験半導
体デバイスＤＵＴは半導体デバイス試験装置本体１００
に搭載されているデバイス電源１２３から電源電圧が印
加され、試験中の動作状態が保証される。尚、図５では
テストヘッド２００に１個の被試験半導体デバイスＤＵ
Ｔが搭載されている例を示しているが現実には被試験半
導体デバイスＤＵＴがメモリである場合は例えば６４
個、ＣＰＵの様な半導体、デバイスである場合には２〜
４個程度のデバイスが搭載され、これら複数の半導体デ
バイスの試験が同時に実施される。

【０００５】上述したように、被試験半導体デバイスＤ
ＵＴには半導体デバイス試験装置本体１００からドライ
バ群１１６を通じて試験パターン信号を印加し、被試験
半導体デバイスＤＵＴを動作させている。一般的な規格
の半導体デバイスであるならばドライバ群１１６の出力
によって被試験半導体デバイスＤＵＴを駆動させること
ができる。然し乍ら、被試験半導体デバイスＤＵＴが特
殊な規格である場合にはドライバ群１１６の出力（パワ
ー）では不足する場合がある。

【０００６】このような場合、従来より図６に示すよう
にパフォーマンスボード２０１上に補助回路２０３を搭
載し、この補助回路２０３により例えばドライバ群１１
６から送られてくる試験パターン信号を補助的に補強
（例えば増幅）し、その増幅した試験パターン信号を被
試験半導体デバイスＤＵＴに印加する。この場合、補助
回路２０３はデバイス電源１２３から電源の供給を受け
て動作する方法が採られる。半導体デバイスの試験には
複数の試験項目が存在し、各試験項目毎に試験が実行さ
れる。一つの試験項目が終了すると被試験半導体デバイ
スＤＵＴに印加している電源電圧はゼロの状態に落とさ
れ、電源電圧がゼロの状態に落ちている状態で半導体デ
バイス試験装置本体１００では試験条件の設定変更（プ
ログラムにより自動的に実行される）が実行され、試験
条件の設定変更が完了した時点で次の試験項目の試験を
再開する。

【０００７】このように、試験条件を変更する期間に被
試験半導体デバイスＤＵＴに与えて入る電源電圧をゼロ
に落とす理由は、試験条件の設定変更中に誤って過大な
信号が発生し、この信号が被試験半導体デバイスＤＵＴ
に印加されても、被試験半導体デバイスＤＵＴを不動作
の状態に維持しておくことにより被試験半導体デバイス
ＤＵＴが破損されることを阻止するためである。このよ
うな理由から補助回路２０３も試験条件の変更毎に電源
電圧がゼロに落とされ不動作状態に維持されることにな
る。ここで補助回路２０３に限らず半導体集積回路で構
成されたデバイスは電源電圧の印加が解かれると、回路
を構成している半導体基板の温度が低下し、この温度の
低下と共に応答速度も早くなる傾向を呈する。この変化
をここでは熱平衡特性と称することにする。この熱平衡
特性を呈することにより、試験条件を変更し、試験を再
開する際に試験の再開直後と、試験の再開から或る時間
が経過した時点での試験パターン信号の通点時間（補助
回路２０３を試験パターン信号が通過する時間）に変動
が発生し、これが起因して被試験パターン信号にジッタ
が与えられる不都合が生じる。このジッタをここでは熱
ジッタと呼ぶことにする。

【０００８】被試験半導体デバイスＤＵＴに印加する試
験パターン信号に補助回路２０３が存在することによっ
て熱ジッタが与えられると、その熱ジッタによる影響が
被試験半導体デバイスＤＵＴの動作に与えられ、応答出
力信号の発生タイミングにも影響を与えるため、正しい
試験を行うことができなくなる欠点が生じる。このため、
従来は試験の再開時点で、電源の復旧時点から補助回路
２０３を構成する半導体基板の温度が定常状態に安定す
るまで待ち時間を与え、その待ち時間が経過した時点で
次に予定している項目の試験を行う構成としている。

【０００９】図７はそのフローチャートを示す。ステッ
プＳＰ−１で試験条件を設定する。試験条件を変更して
いる間はデバイス電源１２３の出力はオフの状態に維持
されている。ステップＳＰ−２でデバイス電源１２３を
オンの状態に制御し、被試験半導体デバイスＤＵＴ及び
補助回路２０３に電源電圧を印加する。ステップＳＰ−
３で試験の開始を遅らせ、待ち時間を与える。ステップ
ＳＰ−４で待ち時間の終了を検出し、試験を実行する。

【００１０】ステップＳＰ−５で試験の終了を検出し、
デバイス電源１２３の出力電圧をゼロに落す。ステップ
ＳＰ−６では複数ある試験条件の全てを試験したか否か
を判定しその判定結果が「末」であればステップＳＰ−１
に戻る。全ての条件の試験が完了していれば、現在テス
トヘッド２００上に装着している半導体デバイスの試験
を終了し、次に試験すべき半導体デバイスをパフォーマ
ンスボード２０１上に装着する作業を実行する。

【００１１】ステップＳＰ−３で与える待ち時間は補助
回路２０３の熱ジッタが十分小さい値に収束する時間を
見込んで、例えば７０秒程度の時間に設定している。図
８に一般的な回路素子の熱平衡特性を示す。図中曲線Ａ
が直前のオフ時間が１００秒であった場合の回路素子が
発生する熱平衡特性を示す。曲線Ｂは直前の停止時間が
１０秒の場合の熱平衡特性、曲線Ｃは直前の停止時間が
１秒の場合の熱平衡特性を示す。図示するように停止時
間が長い程、起動直後に発生する熱ジッタの量が大きい
ことが解かる。熱ジッタの量が許容値Ｄ１に達するまで
の時間を待ち時間と称することにする。直前の停止時間
が充分長い１００秒程度の場合、図８から明らかなよう
に待ち時間は約７０秒程度に選定される。

【００１２】

【発明が解決しようとする課題】被試験半導体デバイス
ＤＵＴを交換し、新たに試験を開始する場合には、被試
験半導体デバイスＤＵＴを交換している時間が比較的長
いため、待ち時間を７０秒程度に選定している。このた
め、試験中に試験条件を変更するために停止する場合
も、一率に待ち時間を７０秒程度に選定しているため、
補助回路２０３を用いて試験する場合の試験時間が長く
なる不都合が生じる。つまり、試験中に試験の条件を変
更する作業は数１０回程度実行するから、その回数分だ
け、待ち時間が介挿されるため、試験に要する時間が長
くなることになる。

【００１３】この発明の目的は補助回路を用いる試験で
あるにも係わらず試験時間を短くすることができる半導
体デバイス試験装置を提供しようとするものである。

【００１４】

【課題を解決するための手段】この発明の請求項１では
試験項目の終了毎に被試験半導体デバイスの印加する電
源電圧に印加を停止するデバイス用電源と、パフォーマ
ンスボード上に搭載され、デバイス用電源によって駆動
され、半導体デバイス試験装置本体から送られてくる試
験信号を補強して被試験半導体デバイスに印加する補助
回路と、この補助回路の停止時間に対応した待ち時間を
発生する待ち時間生成回路と、この待ち時間生成回路が
生成した待ち時間に従って試験の開始タイミングを決定
する試験起動制御手段と、を付加した構成とした半導体
デバイス試験装置を提案する。

【００１５】この発明の請求項２では請求項１記載の半
導体デバイス試験装置において、待ち時間生成回路が生
成する待ち時間は、補助回路に電源電圧が印加された時
点から補助回路に定められた熱平衡特性によって発生す
る熱ジッタの量が所定の値以下に抑御される時間である
とする半導体デバイス試験装置を提案する。この発明の
請求項３では請求項１又は２記載の半導体デバイス試験
装置の何れかにおいて、補助回路が呈する熱平衡特性が
指数関数特性である場合には待ち時間発生回路はコンデ
ンサの充放電電圧によって待ち時間を生成する構成とし
た半導体デバイス試験装置を提案する。

【００１６】作用この発明による半導体デバイス試験装
置の構成によれば、補助回路の停止時間に対応した待ち
時間を生成させ、この待ち時間の終了時点で試験を再開
させる構成としたから、補助回路の停止時間が短いにも
係わらず、一率に長い待ち時間を実行しなくて済むた
め、試験条件の変更の回数が多くあっても、試験に要す
る時間が長くなることを阻止することができる利点が得
られる。

【００１７】

【発明の実施の形態】図１にこの発明による半導体デバ
イス試験装置の一実施例を示す。この発明では補助回路
２０３を用いて半導体デバイス試験装置本体１００から
供給される試験パターン信号を補強して被試験半導体デ
バイスＤＵＴに印加する構成とした半導体デバイス試験
装置において、補助回路２０３の停止時間に対応する待
ち時間を生成する待ち時間生成回路２０４と、この待ち
時間生成回路２０４で生成した待ち時間にしたがって試
験を再開させる試験起動制御手段１２４とを設けた構成
を特徴とするものである。

【００１８】被試験半導体デバイスＤＵＴ及び補助回路
２０３は上述したように半導体デバイス試験装置本体１
００に設けたデバイス電源１２３から供給される電源電
圧によって動作する。従って、補助回路２０３は上述し
たように被試験半導体デバイスＤＵＴの試験が或る試験
項目を終了するごとに電源がゼロの状態に落とされる。
待ち時間生成回路２０４は補助回路２０３が動作を停止
している時間を計測し、その停止時間に対応した待ち時
間を生成する。図２に待ち時間生成回路２０４の一実施
例を示す。この実施例ではこの待ち時間生成回路２０４
Ｃを基準電圧発生回路２０４Ａと、電圧比較器２０４Ｂ
と、時定数回路２０４と、分圧回路２０４Ｄとによって構
成した場合を示す。

【００１９】基準電圧発生回路２０４Ａはデバイス電源
１２３から出力される標準電圧Ｖ_F（この標準電圧Ｖ_Fは
他のデバイス電圧Ｖ_PPSのように試験終了毎にオフの状
態に制御されない）の供給を受け、この標準電圧Ｖ_Fを一
定の基準電圧Ｖ_refに維持する動作を実行する。基準電圧
発生回路２０４Ａが出力する基準電圧Ｖ_refを分圧回路
２０４Ｄに印加し、所定の電圧に分圧した分圧電圧Ｖ１
を得る。この分圧電圧Ｖ１を電圧比較器２０４Ｂのこの
側では非反転入力端子に印加する。一方、時定数回路２
０４ＣはコンデンサＣ１と抵抗器Ｒ１との直列回路によ
って構成される。この直列回路にデバイス電源１２３が
出力するデバイス電源電圧Ｖ_PPSを印加する。このデバイ
ス電源電圧Ｖ_PPSは上述したように試験の開始時にオン
とされ、終了時にオフに制御される。従って、試験項目の
開始と同時に時定数回路２０４Ｃを構成するコンデンサ
Ｃ１に充電が開始され、その充電電圧Ｖ２が漸次上昇を
開始する。このコンデンサＣ１の充電電圧Ｖ２を電圧比
較器２０４Ｂの反転入力端子に印加する。

【００２０】電圧比較器２０４Ｂの反転入力端子に入力
される充電電圧Ｖ２が非反転入力端子に入力されている
分圧電圧Ｖ１より低い状態にあるとき、その出力はＨ論
理を出力し、充電電圧Ｖ２が分圧電圧Ｖ１より高くなる
と電圧比較器２０４Ｂの出力はＬ論理に反転する。図３
はその様子を示す。図３Ａは時定数回路２０４Ｃが出力
する充電電圧Ｖ２の変化の様子を示す。時点Ｔ１で初期
試験項目の試験が開始される。試験開始時点でデバイス
電源１２３が被試験半導体デバイスＤＵＴに印加する電
圧を発生する。このデバイス電源電圧Ｖ_PPSの印加開始
に伴って時定数回路２０４Ｃから出力される充電電圧Ｖ
２は時定数回路２０４Ｃの時定数に従って指数関数曲線
に従って上昇を開始する。この状態では電圧比較器２０
４Ｂの出力はＨ論理を出力している（図２Ｂ参照）。

【００２１】電圧比較器２０４Ｂの出力は試験起動制御
手段１２４に印加される。試験起動制御手段１２４は待
ち時間生成回路からＬ論理信号受け取ると半導体デバイ
ス試験装置本体１００に起動信号を与える。つまり、充
電電圧Ｖ２が分圧電圧Ｖ１に達すると、電圧比較器２０
４Ｂの出力が図の側ではＬ論理に反転するからこのＬ論
理の立下りのタイミングＴ２が試験起動制御手段１２４
に与えるれると、この試験起動制御手段１２４は起動信
号を発生し、この起動信号により半導体デバイス試験装
置本体１００は１番目の試験項目の試験を開始する。図
２Ｂに示すＹ１は初期の待ち時間、Ｙ２は１番目の試験
項目の試験実行時間を示す。

【００２２】タイミングＴ３で１番目の試験項目の試験
が終了すると、試験プログラムの記述に従って、デバイ
ス電源１２３がオフの状態に制御される。図２に示した
基準電圧発生回路２０４Ａから出力され基準電圧Ｖ_ref
はそのままの値に維持されるが、時定数回路２０４Ｃが
出力する充電電圧Ｖ２は下降を開始する。充電電圧Ｖ２
が分圧電圧Ｖ１を横切り、分圧電圧Ｖ１より低下すると
電圧比較器２０４Ｂの出力はＨ論理に立上るが、このＨ
論理への立上りに対して試験起動制御手段１２４は無応
答である。

【００２３】試験条件の変更が実行されている間、時定
数回路２０４Ｃが出力する充電電圧Ｖ２は低下を続け、
停止時間に対応した電圧まで低下する。試験条件の変更
が完了し、試験プログラムに従って、２項目の試験が開
始（実質的のは試験は開始されないが、デバイス電源１
２３のみが起動されデバイス電源Ｖ_PPSの供給を開始す
る。）これにより時定数回路２０４Ｃが出力する充電電
圧Ｖ２は上昇に転ずる。充電電圧Ｖ２が分圧電圧Ｖ１を
横切って分圧電圧Ｖ１より高くなると電圧比較器２０４
Ｂの出力はＬ論理に反転し、このＬ論理への立ち下りが
試験起動制御手段１２４に入力されることにより、試験
起動制御手段１２４は起動信号を発信し、半導体デバイ
ス試験装置本体１００を起動させ、試験を開始させる。
デバイス電源１２３が起動されたタイミングＴ１又はＴ
４から充電電圧Ｖ２が分圧電圧Ｖ１を越えるタイミング
Ｔ２又はＴ５までの時間ＴＳ１及びＴＳ２はここで言う
待ち時間に相当し、この待ち時間ＴＳ１、ＴＳ２はデバ
イス電源１２３が停止している時間に比例することにな
る。

【００２４】図４は上述した、待ち時間生成回路２０４
を設けた場合の制御シーケンスを説明するためのフロー
チャートを示す。 ステップＳＰ−１では試験条件の設定を行う。 スッテプＳＰ−２でデバイス電源１２３をオンに制御す
る。 ステップＳＰ−３で待ち時間生成回路２０４の出力がＬ
論理のレベルにあるか否かを判定する。 ステップＳＰ−４で被試験半導体デバイスＤＵＴに対し
て試験が実行される。

【００２５】ステップＳＰ−５でデバイス電源がオフに
制御される。 試験の終了時点でステップＳＰ−６で全て試験が完了し
たか否かを判定する。全ての試験が完了していない場合
は、ステップＳＰ−１に戻る。全ての条件が試験されてい
る場合はステップＳＰ−７に進み終了する。

【００２６】

【発明の効果】以上説明したように、この発明によれば
デバイス電源１２３がオンになったタイミングから時定
数回路２０４Ｃの時定数に従って、試験の開始が遅延さ
れるから。この遅延時間に従って熱ジッタによる影響を
軽減することができる。然もこの説明によれば、デバイ
ス電源の停止時間に比例した待ち時間を発生させるか
ら、熱ジッタの発生を極力小さくすることができる。また
停止時間の長短に応じて待ち時間の長さを制御する時間
も短くすることができる。この結果、試験項目数が多く存
在しても、試験に要する時間を短くすることができる利
点が得られる。

【００２７】尚、上述では待ち時間の発生を時定数回路
で発生させる構成を例示して説明したが例えば感熱素子
の抵抗値の変化を時間変化して変換して待ち時間を発生
させるか、或いはアップ・ダウンカウンタを用い、デバ
イス電源１２３のオフ時間中ににある周波数のクロック
を積算させ、デバイス電源１２３オンの状態に戻った時
点でその計数値を他の周波数のクロックでダウンカウン
トして所定の待ち時間を発生させる等の種々の構成が考
えられ、必ずしも時定数回路のみに限定されるものでな
いことは容易に理解できよう。

【図面の簡単な説明】

【図１】この発明の一実施例を説明するためのブロック
図。

【図２】この説明の要部の実施例を説明するためのブロ
ック図。

【図３】図２の動作を説明するためのタイミングチャー
ト。

【図４】この発明の要部の動作を説明するためのタイミ
ングチャート。

【図５】半導体デバイス試験装置の概要を説明するため
のブロック図。

【図６】発明が解決しようとする課題を説明するための
ブロック図。

【図７】従来の動作を説明するためのフローチャート。

【図８】この発明で解決しようとしている熱ジッタと待
ち時間の関係を説明する為のグラフ。

【符号の説明】

１００ 半導体デバイス試験装置本体 １２３ デバイス電源 １２４ 試験起動制御手段 ２００ テストヘッド ２０１ パフォーマンスボード ２０２ ＩＣソケット ２０３ 補助回路 ２０４ 待ち時間生成回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】Ａ、試験項目の終了毎に被試験半導体デバ
   イスに印加する電源電圧の印加を停止するデバイス用電
   源と、 Ｂ、パフォーマンスボード上に搭載され、上記デバイス
   用電源によって駆動され、半導体デバイス試験装置本体
   から送られてくる試験信号を補強して被試験半導体デバ
   イスに印加する補助回路と、 Ｃ、この補助回路の停止時間に対応した待ち時間を発生
   する待ち時間生成回路と、 Ｄ、この待ち時間生成回路が生成した待ち時間に従って
   試験の開始タイミングを決定する試験起動制御手段と、
   によって構成したことを特徴とする半導体デバイス試験
   装置。
2. 【請求項２】請求項１記載の半導体デバイス試験装置に
   おいて、上記待ち時間生成回路が生成する待ち時間は、上
   記補助回路に電源電圧が印加された時点から上記補助回
   路に定められた熱平衡特性によって発生する熱ジッタの
   量が所定の値以下に抑御される時間であることを特徴と
   する半導体デバイス試験装置。
3. 【請求項３】請求項１、２記載の半導体デバイス試験装
   置の何れかにおいて、上記補助回路が呈する熱平衡特性
   が指数関数特性である場合は上記待ち時間発生回路はコ
   ンデンサの充放電電圧によって待ち時間を生成する構造
   とした半導体デバイス試験装置。