JP2011502350A - 静電気放電保護回路 - Google Patents

Abstract

ＥＳＤ保護回路は、回路の第１電圧源ノードと第２電圧源ノードとの間に接続される第１電圧クランプと、回路の第２電圧源ノードと電圧リターンとの間に接続される第２電圧クランプとを含む。第１電圧源ノードは、回路の指定されたゲート酸化物信頼性電位より大きい第１電圧を受け取るようになっている。第２電圧源ノードは、第１電圧より小さい第２電圧を受け取るように動作する。第１電圧クランプは、第１電圧源ノードと第２電圧源ノードとの間のＥＳＤイベント中に、第１電圧源ノード上の第１電圧を第１の値にクランプするように動作し、第２電圧クランプは、第２電圧源ノードと電圧リターンとの間のＥＳＤイベント中に、第２電圧源ノード上の第２電圧を第２の値にクランプするように動作する。

Description

本発明は、一般に、電子回路に関し、より詳細には、静電気放電（ＥＳＤ）保護回路に関する。

集積回路（ＩＣ）デバイスを、デバイスを通る静電気放電および／または他の過渡パルス（たとえば、ロード・ダンプ）によって引き起こされる損傷から保護するための、ＥＳＤ保護回路要素の使用はよく知られている。任意の大電圧および／または大電流過渡パルスを含む可能性があるＥＳＤイベントは、必ずしもデバイスの即座の（すなわち、致命的な）故障を引き起こすわけではないかもしれないが、デバイスの一部分だけに損傷を与える場合があり、かつ／または動作寿命を著しく短縮する可能性、デバイスの信頼性に悪い影響を与える可能性がある潜在欠陥を引き起こす場合がある。

たとえば、電子フューズ（ｅｌｅｃｔｒｏｎｉｃ ｆｕｓｅ）（ｅＦｕｓｅ）プログラミングなどの、いくつかの用途は、適した電源ソースからＩＣへの比較的高いエネルギー（たとえば、電圧および／または電流）信号の印加を含む。ｅＦｕｓｅプログラミングの場合、ＩＣの指定されたゲート酸化物信頼性について許容される電圧より大きな電圧が、通常、ＩＣの１つまたは複数のピン（たとえば、ｅＦｕｓｅプログラミング・ピン）に印加される。ＩＣピンに印加される電圧は、プログラムされる選択されたｅＦｕｓｅを通して経路指定され、それにより、ｅＦｕｓｅの抵抗が変化するようになる。このプログラミング電圧は、比較的短い期間の間、ＩＣピンに印加されるだけであり、その後、ピンは、ｅＦｕｓｅ内にプログラムされた状態を確認するために、後続の読取り動作においてグラウンドに結合される。

ＩＣピンは、通常、ＩＣピンに結合する回路要素が、ＥＳＤイベントの結果として損傷を受けることを保護する標準的なＥＳＤクランピング回路を含む。標準的なＥＳＤクランピング回路の使用は、非常に短い期間（たとえば、１秒未満）の間、プログラミング電圧がＩＣに印加されるとき、多くのｅＦｕｓｅプログラミング用途において受け入れられる場合があるが、任意の整合性を持った状態でこの短いプログラミング時間要件に従うことが難しいことが多い。たとえば、パッケージング後のｅＦｕｓｅプログラミング動作において必要とされる場合があるように、ｅＦｕｓｅプログラミング信号などの高エネルギー信号が、パッケージングされたＩＣデバイスのピンに印加されるとき、ＩＣピンに結合する回路要素は、しばしばＥＳＤ保護回路におけるゲート酸化物の低下の結果として、損傷を受ける可能性があり、望ましくない。

相応して、従来のＥＳＤ保護回路によって示される問題の１つまたは複数を受けない、高電圧環境における使用に適する改良型ＥＳＤ保護回路についての必要性が存在する。

本発明の例証的な実施形態は、限定はしないが、ＩＣのゲート酸化物の信頼性が普通なら許容するであろう信号より大きいｅＦｕｓｅプログラミング信号などの印加電圧を受け取るようになっているＩＣで使用するのに適した強化されたＥＳＤ保護回路を提供することによって、先に述べた必要性に対処する。これを達成するために、本発明の実施形態は、印加電圧を受け取るようになっているＩＣピンに適用される複数の電圧クランプ段を利用する。

本発明の実施形態によれば、ＥＳＤ保護回路は、回路の第１電圧源ノードと第２電圧源ノードとの間に接続される第１電圧クランプと、回路の第２電圧源ノードと電圧リターンとの間に接続される第２電圧クランプとを含む。第１電圧源ノードは、回路の指定されたゲート酸化物信頼性電位より大きい第１電圧を受け取るようになっている。第２電圧源ノードは、第１電圧より小さい第２電圧を受け取るように動作する。第１電圧クランプは、第１電圧源ノードと第２電圧源ノードとの間のＥＳＤイベント中に、第１電圧源ノード上の第１電圧を第１の値にクランプするように動作し、第２電圧クランプは、第２電圧源ノードと電圧リターンとの間のＥＳＤイベント中に、第２電圧源ノード上の第２電圧を第２の値にクランプするように動作する。１つまたは複数のＥＳＤ保護回路が、集積回路デバイス内に含まれる可能性がある。

本発明の別の実施形態によれば、回路の第１電圧源ノードと電圧リターンとの間および／または回路の第２電圧源ノードと電圧リターンとの間のＥＳＤイベントから回路を保護する方法が提供される。第１電圧源ノードは、回路の指定されたゲート酸化物信頼性電位より大きい第１電圧を受け取るようになっており、第２電圧源ノードは、第１電圧より小さい第２電圧を受け取るように動作する。この方法は、ＥＳＤイベント中に、第１電圧源ノード上の第１電圧を第１の値にクランプするステップと、ＥＳＤイベント中に、第２電圧源ノード上の第２電圧を第２の値にクランプするステップとを含む。

本発明のこれらのまた他の特徴、目的および利点は、添付図面に関連して読まれる、本発明の例証的な実施形態の以下の詳細な説明から明らかになるであろう。

本発明の技法を組込むように修正されてもよい例証的なＥＳＤ保護回路を示す略図である。 本発明の実施形態に従って形成される、例示的なＥＳＤ保護回路を示す略図である。 本発明の態様による、回路の対応する電力ピンに印加される電位がゼロから立ち上がるときの、図２に示すＥＳＤ保護回路の例示的なシミュレーションを示すグラフィック図である。 本発明の態様による、回路の対応する電力ピンに印加される電位がゼロから立ち上がるときの、図２に示すＥＳＤ保護回路の例示的なシミュレーションを示すグラフィック図である。 本発明の態様による、２．５キロボルト（ｋＶ）人体モデル（ＨＢＭ）ＥＳＤストレスが回路の電力ピンに印加されるときの、図２に示すＥＳＤ保護回路の例示的なシミュレーションを示すグラフィック図である。

本発明は、ＩＣなどの回路を、ＥＳＤイベントから生じる損傷から保護するときに使用するのに適した例証的なＥＳＤ保護回路の文脈で本明細書において述べられるであろう。しかし、本発明は、これらの、または、任意の他の特定のＥＳＤ保護回路機構に限定されないことが理解されるべきである。むしろ、本発明は、より一般的には、高エネルギー信号、たとえば、指定された最大ゲート酸化物電圧より大きな電圧を発生する信号が、ＩＣのゲート酸化物の信頼性を低下させることなく、ＩＣの電力ピンに印加されることを依然として可能にしながら、ＥＳＤイベントから回路を保護する技法に適用可能である。これを達成するために、本発明は、その例証的な実施形態が以下でさらに詳細に述べられることになる多段電圧クランピング機構を利用する。

本明細書で使用される「電力ピン（ｐｏｗｅｒ ｐｉｎ）」という用語は、たとえば、ＩＣパッド、ボンドワイヤ、ＩＣパッケージ・ピンなどを通して回路に外部から好ましくはアクセス可能であるＥＳＤ保護回路の電力ノードを指す。ＥＳＤ保護回路の電力ノードは、ＥＳＤ保護回路を備えるＩＣデバイスに関連する対応するパッケージ・ピンに直接に接合されてもよく、または、直接に接合されなくてもよいことが理解される。

通常動作中（たとえば、ＥＳＤイベントが存在しないとき）、ＥＳＤ保護回路は、それほど直流（ＤＣ）電力を消費せず、したがって、電力に敏感な用途で使用するのに適する。本発明の実施態様は、相補型金属酸化物半導体（ＣＭＯＳ）作製プロセスを使用して形成される場合がある、ｐチャネル金属酸化物半導体（ＰＭＯＳ）およびｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ・デバイスを特に参照して本明細書で述べられるが、本発明は、こうしたトランジスタ・デバイスおよび／またはこうした作製プロセスに限定されないこと、および、当業者によって理解されるように、たとえば、バイポーラ接合トランジスタ（ＢＪＴ）などのような他の適したデバイスおよび／または他の適した作製プロセス（たとえば、バイポーラ、ＢｉＣＭＯＳなど）が、同様に使用されてもよいことが理解される。さらに、本発明の好ましい実施形態は、通常、シリコン・ウェハで作製されるが、本発明の実施形態は、あるいは、限定はしないが、ガリウム砒素（ＧａＡｓ）、インジウム・リン（ＩｎＰ）などを含む他の材料を含むウェハで作製される可能性がある。

原理的に、ＥＳＤ保護回路は、ＥＳＤイベント中だけアクティブであり、かなり大きな（たとえば、数アンペア程度の）ＥＳＤ電流を分流すると共に、保護される回路に関連する１つまたは複数の入力／出力パッドの電圧を、保護される回路が非可逆的損傷を受けることを防止するのに十分に低いレベルにクランプするための電流放出経路を形成する。ＥＳＤイベントから保護される回路は、ディスクリート・デバイス（たとえば、ディスクリート電力トランジスタ）、または、一緒に結合されて大型回路を形成してもよい複数のデバイスの場合と同様に、単一コンポーネントを備えてもよいことが理解される。ＥＳＤイベントは、本来静電気的であるイベントだけでなく、数ナノ秒（ｎｓ）未満の立ち上がり時間および／または立ち下がり時間を通常有する大きな（たとえば、数千ボルト程度の）電圧のおよび／または大きな（たとえば、数アンペア程度の）電流の過渡パルスを含むものと規定されてもよい。

図１は、本発明の技法を組込むように修正されてもよい例証的なＥＳＤ保護回路１００を示す略図である。ＥＳＤイベント中に、ＩＣ内の回路要素を損傷から保護するのに使用されてもよいＥＳＤ保護回路１００は、電圧クランプとして主に機能する、（たとえば、数千マイクロメートル（μｍ）程度のチャネル幅を有する）比較的大きなＮＭＯＳトランジスタ・デバイス、ＭＥＳＤとして好ましくは実施されるＥＳＤ保護構造１０２を含む。ダイオード、Ｄ０は、また、ＥＳＤ保護回路１００内に含まれてもよく、ダイオードＤ０のカソードは、電圧源ノード、ＶＤＤ１８に接続され、Ｄ０のアノードは、基板バイアス用電圧ソース、ＶＳＳであってよい回路の電圧リターンに接続される。ダイオードＤ０は、追加的な電圧クランピング・デバイスとして機能する。ＮＭＯＳデバイスＭＥＳＤは、ＶＤＤ１８に接続されるドレイン（Ｄ）、ＶＳＳに接続されるソース（Ｓ）およびノードＮ２においてＥＳＤトリガー回路１０４の出力で発生する制御信号を受け取るゲート（Ｇ）を含む。電圧源ノードＶＤＤ１８は、第１電力ピン１０３に接続されてもよく、第１電力ピン１０３には、ＩＣ内の回路要素に電力供給するために電圧（たとえば、１．８ボルト）が供給されてもよく、また、電圧リターンは、接地されて（たとえば、ゼロボルトであって）もよい第２電力ピン１０５に接続されてもよい。

金属酸化物半導体（ＭＯＳ）デバイスは、本来対称であり、したがって双方向であるため、ＭＯＳデバイスにおけるソースとドレイン名称の割当ては、本質的に任意であることが理解される。したがって、所与のＭＯＳデバイスのソースおよびドレインは、それぞれ、一般に第１ソース／ドレインおよび第２ソース／ドレインと呼ばれてもよく、「ソース／ドレイン（ｓｏｕｒｃｅ／ｄｒａｉｎ）」は本文脈では、デバイスのソースまたはドレインを意味する。

ＮＭＯＳデバイスＭＥＳＤは、好ましくは、ＥＳＤイベントによって発生する大きなＥＳＤ電流を分流すると共に、電圧源ノードＶＤＤ１８の電圧を、ＩＣがＥＳＤイベントによって損傷を受けることを防止するのに十分に低いレベルにクランプするための電流放出経路を提供するのに適切な大きさに作られる。トリガー回路１０４によって発生する制御信号は、ＮＭＯＳデバイスＭＥＳＤが、回路の通常動作中に（たとえば、ＥＳＤイベントが存在しないときに）停止したままになり、その他の場合に、ＮＭＯＳデバイスＭＥＳＤを介して２つの電力ピン１０３と１０５との間に、望ましくないことには電気経路が形成されることになることを保証すべきである。

トリガー回路１０４は、タイミング回路を含み、タイミング回路は、電圧源ノードＶＤＤ１８にわたって、コンデンサＣ１と直列接続される抵抗器Ｒ１を備える抵抗器−コンデンサ（ＲＣ）回路として実施されてもよい。より詳細には、抵抗器Ｒ１の第１端子はＶＤＤ１８に接続され、Ｒ１の第２端子はノードＮ１においてコンデンサＣ１の第１端子に接続され、Ｃ１の第２端子はＶＳＳに接続される。タイミング回路は、好ましくは、ピン１０３と１０５との間のＥＳＤ遷移を検出するように動作する。ＥＳＤイベントが起こると、ＥＳＤ保護回路１００がアクティブのままである時間量が、主にタイミング回路によって制御される。ＲＣタイミング回路の時定数ｔ（ｔ＝Ｒ１×Ｃ１）は、当業者によって知られることになるように、Ｒ１用の抵抗値およびＣ１用の静電容量値の適切な選択によって設定される。ＲＣタイミング回路の時定数は、好ましくは、約０．１マイクロ秒（μｓ）〜約１００μｓの範囲になるように選択される。約１μｓ程度の時定数は、約１５０ｎｓのＲＣ継続時間（たとえば、１．５キロ（Ｋ）オームおよび１００ピコファラド（ｐＦ））を有するが、しかし、一般に数ミリ秒（ｍｓ）程度の、代表的な電圧源立ち上がり期間の継続時間（たとえば、ｐｏｗｅｒ−ｕｐ）より実質的に小さい、ＨＢＭ ＥＳＤイベントの継続時間を実質的に超えて、ＥＳＤ保護回路１００がアクティブのままであることを可能にすることになる点で好ましい。例証的な実施形態では、たとえば、抵抗器Ｒ１は約５５０Ｋオームになるように選択され、コンデンサＣ１は約１．４ｐＦになるように選択され、約０．７７μｓの時定数をもたらすが、本発明は、任意特定の時定数値に限定されもせず、タイミング・コンポーネントＲ１およびＣ１について任意特定の値に限定もされない。

ノードＮ１においてタイミング回路によって生成される電圧は、好ましくは、一連のインバータによってバッファリングされて、出力ノードＮ２において制御信号を発生する。具体的には、トリガー回路１０４は、第１ＮＭＯＳトランジスタ・デバイスＭ０および第１ＰＭＯＳトランジスタ・デバイスＭ３を備える第１インバータと、第２ＮＭＯＳトランジスタ・デバイスＭ１および第２ＰＭＯＳトランジスタ・デバイスＭ４を備える第２インバータと、第３ＮＭＯＳトランジスタ・デバイスＭ２および第３ＰＭＯＳトランジスタ・デバイスＭ５を備える第３インバータとを含む。ＮＭＯＳデバイスＭ０、Ｍ１およびＭ２のソースは、電圧リターンＶＳＳに接続され、ＰＭＯＳデバイスＭ３、Ｍ４およびＭ５のソースは、電圧源ノードＶＤＤ１８に接続される。デバイスＭ０およびＭ３のゲートは、ノードＮ１で一緒に接続され、第１インバータの入力を形成し、Ｍ０およびＭ３のドレインは、一緒に接続され、ノードＮ１Ａにおいて第１インバータの出力を形成する。デバイスＭ１およびＭ４のゲートは、ノードＮ１Ａで一緒に接続され、第２インバータの入力を形成し、Ｍ１およびＭ４のドレインは、一緒に接続され、ノードＮ１Ｂにおいて第２インバータの出力を形成する。デバイスＭ２およびＭ５のゲートは、ノードＮ１Ｂで一緒に接続され、第３インバータの入力を形成し、Ｍ２およびＭ５のドレインは、一緒に接続され、ノードＮ２において第３インバータの出力を形成する。

ＥＳＤ保護回路１００の１つの欠点は、パッケージング後のｅＦｕｓｅプログラミング用途において必要とされる場合があるように、ｅＦｕｓｅプログラミング信号などの高エネルギー信号が、ＩＣデバイスのピン１０３に印加されるとき、ＩＣピンに結合する回路要素は、しばしばＩＣ内のゲート酸化物の低下の結果として、損傷を受ける可能性があることである。たとえば、２．５ボルトｅＦｕｓｅプログラミング信号が、指定された期間より長い（たとえば、約１秒より長い）時間の間、１．８ボルトゲート酸化物プロセスを使用して作製されたＩＣのピン１０３に印加されるとき、ＩＣのゲート酸化物は損傷を受け、それにより、好ましくないことには、ＩＣの信頼性に影響を与える可能性がある。

図２は、本発明の実施形態による、高エネルギー信号が印加された状態で使用するのに適した例示的なＥＳＤ保護回路２００の少なくとも一部分を示す略図である。普通ならＩＣのゲート酸化物の信頼性が許容するであろう電圧より高い電圧が印加された状態で、ＥＳＤ保護回路２００が使用されることを可能にするために、ＥＳＤ保護回路は、複数段クランピング機構を利用する。具体的には、ＥＳＤ保護回路２００は、第１ＥＳＤ保護構造２０４に結合される第１トリガー回路２０２を備える第１電圧クランプおよび第２ＥＳＤ保護構造２０８に結合される第２トリガー回路２０６を備える第２電圧クランプを含む。第１電圧クランプ内の１つまたは複数のＰＭＯＳおよびＮＭＯＳトランジスタは、好ましくは、高い（たとえば、約２．５ボルト）電圧源によって動作するのに適した高電圧デバイスである。第２電圧クランプ内の１つまたは複数のＰＭＯＳおよびＮＭＯＳトランジスタは、好ましくは、低い（たとえば、約１．０ボルト）コア電圧源によって動作するのに適した低電圧デバイスである。

最新の混合信号集積回路プロセスは、通常、同じチップ上で作製される２つ以上のバージョンのトランジスタ、すなわち、「高電圧（ｈｉｇｈ ｖｏｌｔａｇｅ）」および「低電圧（ｌｏｗ ｖｏｌｔａｇｅ）」トランジスタ・デバイスを提供する。通常、非常に薄い（たとえば、約１５〜約２５オングストロームの）ゲート酸化物を有し、非常に短い（たとえば、約０．０６μｍ〜約０．１２μｍの）ゲート長を有し、一般に約０．３５ボルトの公称閾電圧を有する低電圧デバイスは、低いコア電源電圧（たとえば、約１．０ボルト）で動作することを意図される。低電圧デバイスと比較して、通常、著しく厚いゲート酸化物および長いゲート長を有し、一般に、たとえば約０．７５ボルトなどの、低電圧デバイスより実質的に高い公称閾電圧を有する高電圧デバイスは、高い電源電圧（たとえば、約２．５ボルト）で動作することを意図される。高電圧および低電圧のトランジスタ・バージョンは、一般に、ＮＭＯＳとＰＭＯＳの両方のデバイスタイプで提供される。低電圧トランジスタの利点は、低電圧トランジスタが、低いコア電源電圧と共に使用されるとき、良好な性能を提供し、高電圧トランジスタに比較して面積がかなり小さいことである。しかし、低いコア電源電圧（たとえば、２．５ボルト）より実質的に高い電圧が、低電圧トランジスタの端子のうちの任意の端子にわたって印加されるとき、信頼性問題またはさらにデバイス故障が起こる可能性がある。

図２から明らかなように、第１電圧クランプは、第１電圧源ノードＶＤＤ２５Ｑと第２電圧源ノードＶＤＤ１０との間に接続され、第２電圧クランプは、第２電圧源ノードＶＤＤ１０と、基板バイアス源ノードＶＳＳであってよい回路の電圧リターン・ノードとの間に接続される。第１電圧源ノードＶＤＤ２５Ｑは、高電圧ｅＦｕｓｅプログラミング信号（たとえば、２．５ボルト）または代替の電圧ソースが選択的に印加されてもよい第１電力ピン２０１に接続されてもよい。同様に、第２電圧源ノードＶＤＤ１０は、回路の低いコア電圧源（たとえば、１．０ボルト）に接続されてもよい第２電力ピン２０３に接続されてもよい。ＥＳＤ保護回路２００の電圧リターン・ノードＶＳＳは、グラウンド（たとえば、ゼロボルト）に結合されてもよい第３電力ピン２０５に接続されてもよい。本発明は、それぞれの電力ピン２０１、２０３および２０５に印加される任意特定の電圧レベルに限定されないことが理解される。

第１ＥＳＤ保護構造２０４は、図１に示すＥＳＤ保護回路１００内のＥＳＤ保護構造１０２と同様に、好ましくは、相対的に大きなＮＭＯＳトランジスタ・デバイスＭｅｓｄ１を含み、（たとえば、数千マイクロメートル程度のチャネル幅を有する）ＮＭＯＳトランジスタ・デバイスＭｅｓｄ１は、第１電圧源ノードＶＤＤ２５Ｑに接続されるドレインと、第２電圧源ノードＶＤＤ１０に接続されるソースと、ノードＮ２Ｔにおいて、第１ＥＳＤトリガー回路２０２の出力で発生する第１制御信号を受け取るゲートとを有する。同様に、第２ＥＳＤ保護構造２０８は、好ましくは、相対的に大きなＮＭＯＳトランジスタ・デバイスＭｅｓｄ２を含み、ＮＭＯＳトランジスタ・デバイスＭｅｓｄ２は、第２電圧源ノードＶＤＤ１０に接続されるドレインと、電圧リターン・ノードＶＳＳに接続されるソースと、ノードＮ２において、第２ＥＳＤトリガー回路２０６の出力で発生する第２制御信号を受け取るゲートとを有する。例証的な実施形態では、デバイスＭｅｓｄ１およびＭｅｓｄ２はそれぞれ、約３０００μｍのチャネル幅（Ｗ）および約０．２μｍのチャネル長（Ｌ）を有するが、本発明は、デバイスＭｅｓｄ１およびＭｅｓｄ２について任意特定のサイズに限定されない。さらに、Ｍｅｓｄ１およびＭｅｓｄ２は、互いに対して同じサイズである必要はない。

第１トリガー回路２０２は、好ましくは、複数のインバータを備え、インバータはそれぞれ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む。特に、第１インバータは、各トランジスタが、ソース、ドレインおよびゲートを有するＰＭＯＳトランジスタＭ３およびＮＭＯＳトランジスタＭ０を備える。Ｍ３のソースは、第１電圧源ノードＶＤＤ２５Ｑに接続され、Ｍ３およびＭ０のドレインは、一緒に接続されて、ノードＮ１ＡＴにおいて第１インバータの出力を形成し、Ｍ３およびＭ０のゲートは、一緒に接続されて、ノードＮ１Ｔにおいて第１インバータの入力を形成し、Ｍ０のソースは、第２電圧源ノードＶＤＤ１０に接続される。同様に、第２インバータは、ＰＭＯＳトランジスタＭ４およびＮＭＯＳトランジスタＭ１を備える。Ｍ４のソースは、ＶＤＤ２５Ｑに接続され、Ｍ４およびＭ１のドレインは、一緒に接続されて、ノードＮ１ＢＴにおいて第２インバータの出力を形成し、Ｍ４およびＭ１のゲートは、ノードＮ１ＡＴにおいて第１インバータの出力に接続され、Ｍ１のソースは、ＶＤＤ１０に接続される。

第１トリガー回路２０２内の第１インバータの入力は、当業者によって理解されることになるように、好ましくは、ＥＳＤイベントが起こった後に第１トリガー回路がアクティブのままになる時間量を制御するための、ＲＣ回路または代替のタイミング回路要素に結合される。ＲＣ回路は、第１電圧源ノードＶＤＤ２５Ｑと第２電圧源ノードＶＤＤ１０との間で、コンデンサＣ１または代替の容量素子（たとえば、ＭＯＳデバイス）と直列に接続される抵抗器Ｒ１または代替の抵抗素子（たとえば、ＭＯＳデバイス）を含み、Ｒ１およびＣ１の接合部は、ノードＮ１Ｔにおいて第１インバータの入力に接続される。本発明の好ましい実施形態では、ＲＣ回路の時定数ｔ１（ｔ１＝Ｒ１×Ｃ１）は、約０．１μｓ〜約１００μｓの範囲になるように選択されるが、本発明は、任意特定の時定数に限定されない。単に例として、抵抗器Ｒ１は約５５０Ｋオームになるように選択され、コンデンサＣ１は約１．４ｐＦになるように選択され、約０．７７μｓの時定数をもたらしてもよい。この時定数は、約１５０ｎｓのＲＣ継続時間（たとえば、１．５Ｋオームおよび１００ｐＦ）を有するが、しかし、一般に数ミリ秒程度の、代表的な電圧源立ち上がり期間の継続時間（たとえば、ｐｏｗｅｒ−ｕｐ）より実質的に小さい、ＨＢＭ ＥＳＤイベントの継続時間を実質的に超えて、ＥＳＤ保護回路２００がアクティブのままであることを可能にすることになる点で好ましい。

第１トリガー回路２０２は、さらに、ノードＮ１ＢＴにおいて第２インバータの出力に結合する入力を有し、かつ、トランジスタＭｅｓｄ１を制御するための第１制御信号を発生するためにノードＮ２Ｔにおいて出力を有する出力段２１０を含む。具体的には、出力段２１０は、好ましくは、各トランジスタが、ドレイン、ソースおよびゲートを含むＮＭＯＳトランジスタＭ２およびＰＭＯＳトランジスタＭ５を備える、フルＣＭＯＳインバータとして構成される。Ｍ５のソースは、第１電圧源ノードＶＤＤ２５Ｑに接続され、Ｍ２およびＭ５のドレインは、出力ノードＮ２Ｔにおいて一緒に接続されて、Ｍ２およびＭ５のゲートは、ノードＮ１ＢＴにおいて第２インバータの出力に接続され、Ｍ２のソースは、第２電圧源ノードＶＤＤ１０に接続される。代替の回路要素が、出力段２１０について同様に考えられる。

第２トリガー回路２０６は、第１トリガー回路２０２と同様に、好ましくは、複数のインバータを備える。第１インバータは、各トランジスタが、ソース、ドレインおよびゲートを有するＰＭＯＳトランジスタＭ９およびＮＭＯＳトランジスタＭ６を含む。Ｍ６のソースは、電圧リターンＶＳＳに接続され、Ｍ６およびＭ９のドレインは、一緒に接続されて、ノードＮ１Ａにおいて第１インバータの出力を形成し、Ｍ６およびＭ９のゲートは、一緒に接続されて、ノードＮ１において第１インバータの入力を形成し、Ｍ９のソースは、第２電圧源ノードＶＤＤ１０に接続される。第２インバータは、ＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ７を備える。Ｍ７のソースは、ＶＳＳに接続され、Ｍ７およびＭ１０のドレインは、一緒に接続されて、ノードＮ１Ｂにおいて第２インバータの出力を形成し、Ｍ７およびＭ１０のゲートは、ノードＮ１Ａにおいて第１インバータの出力に接続され、Ｍ１０のソースは、ＶＤＤ１０に接続される。

第２トリガー回路２０６内の第１インバータの入力は、好ましくは、ＲＣ回路または代替のタイミング回路要素に結合され、ＲＣ回路または代替のタイミング回路要素は、第１トリガー回路２０２内のＲＣ回路と同様に、ＥＳＤイベントが起こった後に第２トリガー回路がアクティブのままになる時間量を制御するように動作する。ＲＣ回路は、第２電圧源ノードＶＤＤ１０と電圧リターンＶＳＳとの間で、コンデンサＣ２または代替の容量素子と直列に接続される抵抗器Ｒ２または代替の抵抗素子を含み、Ｒ２およびＣ２の接合部は、ノードＮ１において第１インバータの入力に接続される。本発明の好ましい実施形態では、ＲＣ回路の時定数ｔ２（ｔ２＝Ｒ２×Ｃ２）は、約０．１μｓ〜約１００μｓの範囲になるように選択されるが、本発明は、任意特定の時定数に限定されない。単に例として、抵抗器Ｒ２は約５５０Ｋオームになるように選択され、コンデンサＣ２は約１．４ｐＦになるように選択され、約０．７７μｓの時定数をもたらしてもよい。

第２トリガー回路２０６は、さらに、第２インバータの出力に結合する入力をノードＮ１Ｂに有し、かつ、トランジスタＭｅｓｄ２に提示される第２制御信号を発生するための出力をノードＮ２に有する出力段２１２を含む。具体的には、出力段２１２は、出力段２１０と同様に、好ましくは、各トランジスタが、ドレイン、ソースおよびゲートを含むＮＭＯＳトランジスタＭ８およびＰＭＯＳトランジスタＭ１１を備える、フルＣＭＯＳインバータとして構成される。Ｍ８のソースは、ＶＳＳに接続され、Ｍ８およびＭ１１のドレインは、ノードＮ２において一緒に接続され、Ｍ８およびＭ１１のゲートは、ノードＮ１Ｂにおいて第２インバータの出力に接続され、Ｍ１１のソースは、ＶＤＤ１０に接続される。代替の回路要素が、出力段２１２について同様に考えられる。

第１および第２トリガー回路２０２および２０６は、それぞれ、３つのインバータを含むものとして示されるが、トリガー回路は、図示される特定の数のインバータに限定されないことが理解される。むしろ、第１トリガー回路および／または第２トリガー回路において、より多くの（たとえば、５つの）インバータまたはより少ない（たとえば、１つの）インバータが使用されてもよい。さらに、第１および第２トリガー回路２０２および２０６は、第１および第２制御信号を発生するために、対応するタイミング回路によって発生される各タイミング信号をバッファリングするための代替の回路要素を備えてもよい。所与のトリガー回路で使用されるインバータの数は、トリガー回路内での伝播遅延を最適化するように選択されてもよい。本手法の目的は、大型トランジスタＭｅｓｄ１、Ｍｅｓｄ２（それぞれが、大型トランジスタに関連するかなりのゲート静電容量を有する）を、最小サイズのインバータで駆動することである。当業者によって理解されることになるように、方策は、トリガー回路内のそれぞれの連続するインバータのサイズを、直前のインバータのほぼ２．７倍だけ増加させることであるが、代替の最適化方式が、本発明によって同様に考えられる。各インバータを通る伝播遅延は、理想的には一定、約２．７％ｔ_ｄにほぼ等しいことになる。ここで、ｔ_ｄは、別の最小サイズのインバータの等価負荷による最小サイズのインバータの遅延である。

ＥＳＤ保護回路２００は、さらに、それぞれ、第１および第２ダイオードＤ０およびＤ１を含んでもよい。ダイオードＤ０は、第１電圧源ノードＶＤＤ２５Ｑと電圧リターン・ノードＶＳＳとの間に接続される。より詳細には、ダイオードＤ０のカソードはＶＤＤ２５Ｑに接続され、Ｄ０のアノードはＶＳＳに接続される。同様に、ダイオードＤ１は、第２電圧源ノードＶＤＤ１０とＶＳＳとの間に接続される。より詳細には、ダイオードＤ１のカソードはＶＤＤ１０に接続され、Ｄ１のアノードはＶＳＳに接続される。ダイオードＤ０およびＤ１は、対応する電圧源ノードＶＤＤ２５Ｑ、ＶＤＤ１０に電位をクランプすることによって、電力ピン２０１、２０３の所与の一方が、電力ピン２０５に関して負にストレス印加されるときのＥＳＤ保護を提供する。

ダイオードＤ０およびＤ１は、好ましくは、特に、高抵抗ｐ基板が使用されるとき、ディスクリート接合（たとえば、Ｎ＋からＰウェル）ダイオードを備えるが、ダイオードＤ０およびＤ１の１つまたは両方は、特に、低抵抗ｐ＋基板が使用されるとき、寄生ダイオードとしても実施される可能性がある。ダイオードＤ０およびＤ１は、ゲートを持たないため、普通ならＩＣのゲート酸化物信頼性が許容することになる電位より高い電位を有する印加信号から生じるゲート酸化物損傷を受けない。その結果、ダイオードＤ０は、ＶＤＤ２５ＱとＶＳＳとの間で、高電圧源にわたって直接に接続されることができる。

たとえば、ｅＦｕｓｅプログラミング動作モード中に使用されるときに、高エネルギー・プログラミング信号（たとえば、２．５ボルト）は、ＥＳＤ保護回路２００の第１電力ピン２０１に印加される。選択されたｅＦｕｓｅのプログラミングが終了した後に、高エネルギー信号は、好ましくは除去され、ｅＦｕｓｅが正しくプログラムされたことを確認するために、ピン２０１は、読取り動作モード中に接地される（たとえば、ゼロボルトが印加される）。ＶＤＤ２５Ｑが接地されるとき、第１インバータ内のデバイスＭ０およびＭ３は、オフすることになり、したがって、ノードＮ１ＡＴの電位は不定になる場合がある。

（たとえば、ノイズまたは何らかの他の結合の結果として）電圧源ノードＶＤＤ１０とＶＤＤ２５Ｑとの間に、漏れ電流経路が生じることになる可能性を回避するために、たとえば、ＮＭＯＳトランジスタＭ１２として実施されてもよい抵抗素子が、好ましくは、ノードＮ１ＡＴと電圧源ノードＶＤＤ２５Ｑとの間に接続される。具体的には、Ｍ１２のソースは、ＶＤＤ２５Ｑに接続され、Ｍ１２のドレインは、ノードＮ１ＡＴに接続され、Ｍ１２のゲートは、電圧源ノードＶＤＤ１０に接続される。こうして、第１電圧源ノードＶＤＤ２５Ｑが接地される（たとえば、ゼロボルトである）ときで、かつ、第２電圧源ノードＶＤＤ１０が、ＮＭＯＳ閾電圧（たとえば、約０．７５ボルト以上）に少なくとも等しい電位であると仮定すると、デバイスＭ１２はオンし、それにより、ノードＮ１ＡＴを、ＶＤＤ２５Ｑの電位、すなわち、グラウンドに引き込む（ｐｕｌｌ）ことになる。プログラミング・モード中、ＶＤＤ２５Ｑが約２．５ボルトの電位にあるとき、デバイスＭ１２は、オフすることになる。電圧源ノードＶＤＤ２５Ｑが接地されるとき（たとえば、プログラミング読取り動作モード中）に、ノードＮ１ＡＴの電位を規定するために、代替の回路要素が使用されてもよいことが本明細書の教示から当業者に明らかになるであろう。たとえば、高抵抗値（たとえば、約５００Ｋオーム）を有する抵抗器（図示せず）が、ノードＮ１ＡＴと電圧源ノードＶＤＤ２５Ｑとの間に接続されてもよい。

同様に、ＶＤＤ２５Ｑが接地されるとき、出力段２１０内のデバイスＭ２およびＭ５はオフすることになり、したがって、ノードＮ２Ｔの電位が不定になる場合がある。デバイスＭｅｓｄ１がオンし、したがって、電圧源ノードＶＤＤ１０とＶＤＤ２５Ｑとの間に、漏れ電流経路を生成する可能性を回避するために、ＮＭＯＳトランジスタＭ１３として実施されてもよい抵抗素子が、好ましくは、ノードＮ２Ｔと電圧源ノードＶＤＤ２５Ｑとの間に接続される。具体的には、Ｍ１３のソースは、ＶＤＤ２５Ｑに接続され、Ｍ１３のドレインは、ノードＮ２Ｔに接続され、Ｍ１３のゲートは、電圧源ノードＶＤＤ１０に接続される。第１電圧源ノードＶＤＤ２５Ｑが接地される（たとえば、ゼロボルトである）ときで、かつ、第２電圧源ノードＶＤＤ１０が、ＮＭＯＳ閾電圧に少なくとも等しい電位であると仮定すると、デバイスＭ１３はオンし、それにより、ノードＮ２Ｔを、ＶＤＤ２５Ｑの電位、すなわち、グラウンドに引き込むことになる。プログラミング・モード中、ＶＤＤ２５Ｑが約２．５ボルトの電位にあるとき、デバイスＭ１３は、オフすることになる。電圧源ノードＶＤＤ２５Ｑが接地されるときに、ノードＮ２Ｔの電位を規定するために、代替の回路要素が使用されてもよい。たとえば、高抵抗値（たとえば、約５００Ｋオーム）を有する抵抗器（図示せず）が、ノードＮ２Ｔと電圧源ノードＶＤＤ２５Ｑとの間に接続されてもよい。

図３Ａ、３Ｂおよび４を参照すると、ＥＳＤ保護回路２００の動作が、ここでさらに詳細に述べられるであろう。一般性を失うことなく、たとえば、ＥＳＤイベントが存在せず、かつ、約２．５ボルトのプログラミング信号が第１電圧源ノードＶＤＤ２５Ｑに印加されるときなどの、通常プログラミング動作中、抵抗器Ｒ１およびＲ２は、それぞれ、ノードＮ１ＴおよびＮ１を、対応する電圧源ノードＶＤＤ２５ＱおよびＶＤＤ１０に引き込み、それにより、ＮＭＯＳトランジスタＭ０およびＭ６をオンし、ＰＭＯＳトランジスタＭ３およびＭ９をオフする。トランジスタＭ０およびＭ６がオンされることによって、ノードＮ１ＡＴおよびＮ１Ａが論理ロー状態になる。第１電圧クランプでは、ＮＭＯＳデバイスは全て、第２電圧源ノードＶＤＤ１０を基準とし、したがって、ノードＮ１ＡＴは、グラウンド電位ではなく、第２電圧源と同じ電位（たとえば、約１．０ボルト）になることになる。それでも、この電位（たとえば、約１．０ボルト）は、第１電圧クランプに関して論理ローレベルを指示するであろう。ノードＮ１ＡＴおよびＮ１Ａが論理ローになることによって、ＰＭＯＳトランジスタＭ４およびＭ１０がオンし、ＮＭＯＳトランジスタＭ１およびＭ７がオフする。トランジスタＭ４およびＭ１０がオンされることによって、各ノードＮ１ＢＴおよびＮ１Ｂが強制的に論理ハイ状態（たとえば、それぞれ、ノードＶＤＤ２５ＱおよびＶＤＤ１０の電位）になる。ノードＮ１ＢＴおよびＮ１Ｂが論理ハイになることによって、ＮＭＯＳトランジスタＭ２およびＭ８がオンし、ＰＭＯＳトランジスタＭ５およびＭ１１がオフする。トランジスタＭ２およびＭ８がオンされることによって、ノードＮ２ＴおよびＮ２が強制的に論理ロー状態になり、それにより、大型ＮＭＯＳトランジスタＭｅｓｄ１およびＭｅｓｄ２をオフする。

図３Ａおよび３Ｂは、対応する電力ピン２０１および２０３に印加される電位が、それぞれ、ゼロから電位２．７５ボルトおよび１．１ボルト（それぞれの公称電圧（たとえば、２．５ボルトおよび１．０ボルト）を約１０％超えた値である）まで立ち上がるときの、図２に示すＥＳＤ保護回路２００の例示的なシミュレーションを示すグラフィック図である。シミュレーションは、２つの電圧源について異なる電圧源立ち上がりレートをとるが、本発明の技法は、本質的に任意の立ち上がりレートの組合せについて同様に適用可能である。グラフ３０２は、２．５ボルトプログラミング電源を表すノードＶＤＤ２５Ｑの電圧を示し、グラフ３０４は、１．０ボルトコア電源を表すノードＶＤＤ１０の電圧を示し、グラフ３０６は、２．５ボルトプログラミング電源の電流消費を示し、グラフ３０８は、１．０ボルトコア電源の電流消費を示す。

例示的なシミュレーションにおいて示すように、両方の電圧源が（たとえば、時刻０において）オフであるとき、２．５ボルトおよび１．０ボルト電源の電流消費は約ゼロアンペアである。ノードＶＤＤ２５Ｑの電位が立ち上がり、約０．５ｍｓにて、約２．７５ボルトの最大電圧に達するため、１．０ボルト電源の電流消費は、約−２０マイクロアンペア（μＡ）に減少し、２．５ボルト電源の電流消費は、ほぼ同じ量だけ増加して、約２０μＡになる。電圧源の電流消費は、ノードＶＤＤ１０の電圧が立ち上がり始めるまで、本質的にそれぞれのレベルのままである。ノードＶＤＤ２５Ｑの電位は、約１３ｍｓにて立ち下がり始めるまで、約２．７５ボルトのままである。

約５．０ｍｓにて、ノードＶＤＤ１０の電位が立ち上がり始める。ノードＶＤＤ１０の電位が、ＭＯＳ閾電圧（たとえば、低電圧デバイスについて約０．３５ボルト）を超えると、１．０ボルト電源の電流消費は約８０μＡに上昇する。１．０ボルト電源の電流消費は、実質的に直線的に約３８０μＡまで上昇し続け、その時点で、ノードＶＤＤ１０の電位は、約６．０ｍｓにて、１．１ボルトに完全に立ち上がる。２．５ボルト電源の電流消費は、ノードＶＤＤ１０の電位が１．１ボルト一杯まで立ち上がると、ほぼゼロに降下する。約１３ｍｓにて、ノードＶＤＤ２５Ｑの電位は、立ち下がり始め、約１４ｍｓにてゼロボルトに達する。この時点で、２．５ボルト電源の電流消費は、約−１０μＡに降下し、１．０ボルト電源の電流消費は、ほぼ同じ量だけ増加して、約３９０μＡになる。電圧および電流レベルは、シミュレーションの継続期間中、これらの値のままである。

ＥＳＤイベント中、ＥＳＤ保護回路２００の電力ピン２０１、２０３の一方または両方は、互いに対して、または、ピン２０５に対してストレス印加されてもよい。単に例として、電力ピン２０１、２０３はグラウンド電位（たとえば、ゼロ電圧）であると仮定する。ピン２０１がピン２０３に関してストレス印加されると、第１トリガー回路２０２は、トランジスタＭｅｓｄ１を起動するためにノードＮ２Ｔに第１制御信号を供給することになる。具体的には、第１電圧源ノードＶＤＤ２５Ｑ上の電位が、第２電圧源ノードＶＤＤ１０を超えてストレス印加されると（たとえば、２．５ｋＶ ＨＢＭ）、コンデンサＣ１は、少なくとも最初は、ノードＮ１ＴをＶＤＤ１０の電位（たとえば、約１．０ボルト）に保持することになる。ノードＶＤＤ２５Ｑが、ノードＶＤＤ１０を超えてほぼ閾電圧に上昇すると、トランジスタＭ３がオンすることになる。トランジスタＭ３がオンされることによって、ノードＮ１ＡＴが強制的に論理ハイ状態になり、それにより、トランジスタＭ１をオンし、かつ、トランジスタＭ４をオフする。トランジスタＭ１がオンされることによって、ノードＮ１ＢＴが強制的にローになり、それにより、トランジスタＭ５をオンし、かつ、トランジスタＭ２をオフする。トランジスタＭ５がオンされることによって、ノードＮ２Ｔ、そのため、トランジスタＭｅｓｄ１のゲートがハイに引き込まれ、それにより、Ｍｅｓｄ１をオンにし、かつ、ＶＤＤ２５Ｑ上の電圧を所望の値にクランプする。

同様に、電力ピン２０３、そのため、ノードＶＤＤ１０がグラウンド電位であると仮定すると、ＶＤＤ１０が電力ピン２０５に関してストレス印加されると、第２トリガー回路２０６は、トランジスタＭｅｓｄ２を起動するためにノードＮ２に第２制御信号を供給することになる。具体的には、第２電圧源ノードＶＤＤ１０上の電位が、電圧リターン・ノードＶＳＳを超えてストレス印加されると（たとえば、２．５ｋＶ ＨＢＭ）、コンデンサＣ２は、少なくとも最初は、ノードＮ１をグラウンド電位に保持することになる。ＶＤＤ１０が、グラウンドを超えてほぼ閾電圧に上昇すると、トランジスタＭ９がオンすることになる。トランジスタＭ９がオンされることによって、ノードＮ１Ａが強制的に論理ハイ状態になり、それにより、トランジスタＭ７をオンし、かつ、トランジスタＭ１０をオフする。トランジスタＭ７がオンされることによって、ノードＮ１Ｂが強制的にローになり、それにより、トランジスタＭ１１をオンし、かつ、トランジスタＭ８をオフする。トランジスタＭ１１がオンされることによって、ノードＮ２、そのため、トランジスタＭｅｓｄ２のゲートがハイに引き込まれ、それにより、Ｍｅｓｄ２をオンにし、かつ、ＶＤＤ１０上の電圧をクランプする。

電圧源ノードＶＤＤ２５Ｑおよび／またはＶＤＤ１０が、電圧リターン・ノードＶＳＳに関して負にストレス印加されると、ダイオードＤ０および／またはＤ１は、それぞれ、各電圧を所望の電位にクランプするのに役立つことになる。相応して、ダイオードＤ０およびＤ１は、当業者によって理解されるように、予想されるＥＳＤ電流を処理するのに適切な大きさに作られる。

図４は、２．５ｋＶ ＨＢＭ ＥＳＤストレスが電力ピン２０１に印加されるときの、図２に示すＥＳＤ保護回路２００の例示的なシミュレーションを示すグラフィック図である。グラフ４０２は第１電圧源ノードＶＤＤ２５Ｑの電圧を表し、グラフ４０４は第２電圧源ノードＶＤＤ１０の電圧を表す。図から明らかなように、ＥＳＤ保護回路２００は、首尾よく、ＶＤＤ２５Ｑの電圧を約２．９８ボルトの最大値にクランプし、かつ、ＶＤＤ１０の電圧を約１．０６ボルトの最大値にクランプする。

本発明のＥＳＤ保護回路の少なくとも一部分はＩＣで実施されてもよい。ＩＣを形成するとき、半導体ウェハの表面上に繰返しパターンで、同じダイが通常作製される。各ダイは、本明細書に述べるデバイスを含み、また、他の構造および／または回路を含んでもよい。個々のダイは、ウェハから切断されるか、または、ダイシングされ、その後、ＩＣとしてパッケージングされる。当業者は、ウェハをダイシングし、ダイをパッケージングして、ＩＣを作る方法をわかっているであろう。こうして製造されたＩＣは、本発明の一部と考えられる。

本発明の例証的な実施形態が、添付図面を参照して本明細書で述べられたが、本発明は、これらの厳密な実施形態に限定されないこと、および、添付の特許請求の範囲から逸脱することなく、当業者によって、種々の他の変更および修正が実施形態において行われてもよいことが理解される。

Claims (20)

1. 静電気放電（ＥＳＤ）保護回路であって、
   回路の第１電圧源ノードと第２電圧源ノードとの間に接続される第１電圧クランプであり、前記第１電圧源ノードは、回路の指定されたゲート酸化物信頼性電位より大きい第１電圧を受け取るようになっており、前記第２電圧源ノードは、前記第１電圧より小さい第２電圧を受け取るように動作する、第１電圧クランプと、
   回路の前記第２電圧源ノードと電圧リターンとの間に接続される第２電圧クランプとを備え、
   前記第１電圧クランプは、ＥＳＤイベント中に、前記第１電圧源ノード上の前記第１電圧を第１の値にクランプするように動作し、前記第２電圧クランプは、前記ＥＳＤイベント中に、前記第２電圧源ノード上の前記第２電圧を第２の値にクランプするように動作するＥＳＤ保護回路。
2. 前記第１電圧クランプは、
   前記第１電圧源ノードと前記第２電圧源ノードとの間で前記ＥＳＤイベントを検出し、かつ、前記ＥＳＤイベントを指示する第１制御信号を発生するように動作するトリガー回路と、
   前記トリガー回路に接続されるＥＳＤ保護構造であり、前記第１制御信号に応答して前記第１電圧源ノードと前記第２電圧源ノードとの間に電流放出経路を形成するように動作する、ＥＳＤ保護構造とを備える請求項１に記載のＥＳＤ保護回路。
3. 前記トリガー回路は、前記第１電圧源ノードと前記第２電圧源ノードとの間でＥＳＤ遷移を検出し、かつ、前記ＥＳＤ遷移を検出した後に、ＥＳＤ保護回路がアクティブのままである時間量を制御するように動作するタイミング回路を備える請求項２に記載のＥＳＤ保護回路。
4. 前記タイミング回路は、前記第１電圧源ノードと前記第２電圧源ノードとの間で直列に一緒に接続された、抵抗素子および容量素子を含む抵抗器−コンデンサ（ＲＣ）回路を備え、前記ＥＳＤ遷移を検出した後に、ＥＳＤ保護回路がアクティブのままである前記時間量は、前記抵抗素子および前記容量素子の値の関数である請求項３に記載のＥＳＤ保護回路。
5. 前記トリガー回路は、
   前記タイミング回路に接続される入力を有する少なくとも第１インバータと、
   前記第１インバータの出力に接続される入力および前記第１制御信号を発生する出力を有する出力段とをさらに備える請求項３に記載のＥＳＤ保護回路。
6. 前記出力段はインバータを備え、前記出力段のインバータのサイズと前記第１インバータのサイズの比は、前記第１トリガー回路において伝播遅延を低減するように選択される請求項５に記載のＥＳＤ保護回路。
7. 前記トリガー回路は、前記第１インバータの出力と、前記第１電圧源ノードおよび前記電圧リターンの一方との間に接続される抵抗素子をさらに備え、前記抵抗素子は、前記第１電圧源ノードの電位がゼロであるときに、前記出力段の入力の電位を指定された電圧に設定するように動作する請求項５に記載のＥＳＤ保護回路。
8. 前記トリガー回路は、前記第１電圧源ノードに接続される第１ソース／ドレイン、前記第１インバータの出力に接続される第２ソース／ドレインおよび前記第２電圧源ノードに接続されるゲートを有するＮＭＯＳトランジスタ・デバイスをさらに備える請求項５に記載のＥＳＤ保護回路。
9. 前記ＥＳＤ保護構造は、前記第１電圧源ノードに接続される第１ソース／ドレイン、前記第２電圧源ノードに接続される第２ソース／ドレインおよび前記第１制御信号を受け取るゲートを有するＮＭＯＳトランジスタ・デバイスを備える請求項２に記載のＥＳＤ保護回路。
10. 回路の前記第１電圧源ノードに接続されるカソードおよび前記電圧リターンに接続されるアノードを有する第１ダイオードと、
    回路の前記第２電圧源ノードに接続されるカソードおよび前記電圧リターンに接続されるアノードを有する第２ダイオードとをさらに備える請求項１に記載のＥＳＤ保護回路。
11. 前記第１電圧クランプは、少なくとも１つの金属酸化物半導体（ＭＯＳ）トランジスタ・デバイスであって、金属酸化物半導体（ＭＯＳ）トランジスタ・デバイスに関連する第１閾電圧を有する少なくとも１つの金属酸化物半導体（ＭＯＳ）トランジスタ・デバイスを備え、前記第２電圧クランプは、少なくとも１つのＭＯＳトランジスタ・デバイスであって、ＭＯＳトランジスタ・デバイスに関連する第２閾電圧を有する少なくとも１つのＭＯＳトランジスタ・デバイスを備え、前記第１閾電圧は前記第２閾電圧より大きい請求項１に記載のＥＳＤ保護回路。
12. 前記第２電圧クランプは、
    前記第２電圧源ノードと前記電圧リターンとの間で前記ＥＳＤイベントを検出し、かつ、前記ＥＳＤイベントに応答して第２制御信号を発生するように動作するトリガー回路と、
    前記トリガー回路に接続されるＥＳＤ保護構造であって、前記第２制御信号に応答して前記第２電圧源ノードと前記電圧リターンとの間に電流放出経路を形成するように動作する、ＥＳＤ保護構造とを備える請求項１に記載のＥＳＤ保護回路。
13. 前記トリガー回路は、前記第２電圧源ノードと前記電圧リターンとの間でＥＳＤ遷移を検出し、かつ、前記ＥＳＤ遷移を検出した後に、ＥＳＤ保護回路がアクティブのままである時間量を制御するように動作するタイミング回路を備える請求項１２に記載のＥＳＤ保護回路。
14. 前記トリガー回路は、
    前記タイミング回路に接続される入力を有する少なくとも第１インバータと、
    前記第１インバータの出力に接続される入力および前記第２制御信号を発生する出力を有する出力段とをさらに備える請求項１２に記載のＥＳＤ保護回路。
15. 前記トリガー回路は、前記第１インバータの出力と、前記第１電圧源ノードおよび前記電圧リターンの一方との間に接続される抵抗素子をさらに備え、前記抵抗素子は、前記第１電圧源ノードの電位がゼロであるときに、前記出力段の入力の電位を指定された電圧に設定するように動作する請求項１４に記載のＥＳＤ保護回路。
16. 前記ＥＳＤ保護構造は、前記第２電圧源ノードに接続される第１ソース／ドレイン、前記電圧リターンに接続される第２ソース／ドレインおよび前記第２制御信号を受け取るゲートを有するＮＭＯＳトランジスタ・デバイスを備える請求項１２に記載のＥＳＤ保護回路。
17. 回路の第１電圧源ノードと電圧リターンとの間および前記回路の第２電圧源ノードと前記電圧リターンとの間の少なくとも一方における静電気放電（ＥＳＤ）イベントから前記回路を保護する方法において、前記第１電圧源ノードは、前記回路の指定されたゲート酸化物信頼性電位より大きい第１電圧を受け取るようになっており、前記第２電圧源ノードは、前記第１電圧より小さい第２電圧を受け取るように動作する、方法であって、
    前記ＥＳＤイベント中に、前記第１電圧源ノード上の前記第１電圧を第１の値にクランプするステップと、
    前記ＥＳＤイベント中に、前記第２電圧源ノード上の前記第２電圧を第２の値にクランプするステップとを含む方法。
18. 前記第１電圧源ノードと前記第２電圧源ノードとの間で前記ＥＳＤイベントを検出するステップと、
    前記第１電圧源ノードと前記第２電圧源ノードとの間の前記ＥＳＤイベントを指示する制御信号を発生するステップと、
    前記制御信号に応答して前記第１電圧源ノードと前記第２電圧源ノードとの間に電流放出経路を形成するステップとをさらに含む請求項１７に記載の方法。
19. 前記第２電圧源ノードと前記電圧リターンとの間で前記ＥＳＤイベントを検出するステップと、
    前記第２電圧源ノードと前記電圧リターンとの間の前記ＥＳＤイベントを指示する制御信号を発生するステップと、
    前記制御信号に応答して前記第２電圧源ノードと前記電圧リターンとの間に電流放出経路を形成するステップとをさらに含む請求項１７に記載の方法。
20. 少なくとも１つの静電気放電（ＥＳＤ）保護回路を含む集積回路であって、前記少なくとも１つのＥＳＤ保護回路は、
    回路の第１電圧源ノードと第２電圧源ノードとの間に接続される第１電圧クランプであり、前記第１電圧源ノードは、回路の指定されたゲート酸化物信頼性電位より大きい第１電圧を受け取るようになっており、前記第２電圧源ノードは、前記第１電圧より小さい第２電圧を受け取るように動作する、第１電圧クランプと、
    回路の前記第２電圧源ノードと電圧リターンとの間に接続される第２電圧クランプとを備え、
    前記第１電圧クランプは、ＥＳＤイベント中に、前記第１電圧源ノード上の前記第１電圧を第１の値にクランプするように動作し、前記第２電圧クランプは、前記ＥＳＤイベント中に、前記第２電圧源ノード上の前記第２電圧を第２の値にクランプするように動作する集積回路。

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