JP2011254246A - 積分型a/d変換器、積分型a/d変換方法、固体撮像素子、およびカメラシステム - Google Patents
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Abstract
【解決手段】時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器11と、比較器11の出力信号VCOが反転したことをトリガとして動作開始または動作停止し、クロック信号CLKの周期ごとに計数して上位ビットを出力する上位ビットカウンタ12と、比較器11の出力信号を遅延させた複数の信号に応じたクロック信号CKの位相情報をラッチし、そのラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器13とを有する。
【選択図】図3
Description
積分型A/D変換器1では、時間とともに電圧値が線形に変化するランプ波形の参照電圧(参照信号)RAMPと入力電圧VSLとを比較器2で比較し、比較結果は信号VCOとして出力される。
信号VCOが変化したタイミングでリップルカウンタ3の動作を開始もしくは停止し、カウント期間を計数することで電圧変化分をデジタル値に変換する。
たとえば、周波数f[Hz]のクロックを用いて期間H[s]でA/D変換を行う積分型A/D変換器の分解能を1bit高めることを考える。
もし変換期間をH[s]を維持しようとする場合、カウンタの計数を2倍にするには図2(A)に示すように、クロック信号CLKの周波数を2倍の2f[Hz]に上げる必要がある。
一方、クロック周波数をf[Hz]で維持しようとする場合、カウンタ計数を2倍にするには、図2(B)に示すように、変換期間を2倍の2H[s]かかってしまう。
クロック周波数を上げた場合、クロックの消費電流が大幅に増えてしまう。
一方、変換期間を2倍にした場合はフレームレートが落ちてしまう。
このように積分型A/D変換器は原理上、性能のトレードオフが大きいという問題がある。そのためクロック周波数を維持したまま、分解能を高める技術が望まれている。
特許文献2に示される方式では、A/D変換期間の開始を示す信号でリング発振器を発振させ、発振させている信号を基準クロックとしてカウンタを動作する。
リング発振器の途中の信号を複数取り出し、それをパルス信号の位相情報としてA/D変換期間の終了を示す信号をトリガとして位相情報を同時にラッチすることでクロック周波数より細かい分解能を得ている。
この方式でリング発振器の途中の信号とは、カウントを計数している基準クロックに対し位相をシフトしたクロックであり、位相の異なる複数のクロックを比較結果の信号を用いて同時にラッチすることで位相情報を得ていると言い換えられる。
この方式では、リング発振器と積分型A/D変換器は分離されているため、イメージセンサのカラムAD方式への応用例も提示されている。
位相の異なるクロックをA/D変換器に分配し、比較結果の信号を用いて複数のクロックを一斉にラッチすることで位相情報を得るという点に関しては、A/D変換の方式として特許文献2の方式と変わりない。
なお、説明は以下の順序で行う。
1.第1の実施形態(積分型A/D変換器の第1の構成例)
2.第2の実施形態(積分型A/D変換器の第2の構成例)
3.第3の実施形態(積分型A/D変換器の第3の構成例)
4.第4の実施形態(固体撮像素子の全体構成例)
5.第5の実施形態(カメラシステムの構成例)
[積分型A/D変換器の第1の構成例]
図3は、本発明の第1の実施形態に係る積分型A/D変換器に構成例を示す図である。
このTDC13は、2bitの分解能を有する。
ここで、クロック信号CLKの周波数をf[Hz]、周期をT[s]とする。
TDC13においてnbitの分解能を得ようとする場合、遅延時間差を持つ信号VCOは2n-1本、その遅延間隔はT/2n[s]である必要がある。
本第1の実施形態のように、2bitの分解能を得る場合、遅延時間差を持つ信号VCOは信号VCOA、VCOBの2つであり、その遅延間隔は上述したように、T/4[s]である。
ラッチおよびデコード部13−2は、保持した拡張コードEB[1]、EB[0]をデコードしてクロック周期より細かいA/D変換結果を得る。
ここでは、TDC13の分解能は2bitの例を示す。
1つは参照信号RAMPと画素信号VSLの比較器11の比較による出力信号VCOの波形変化は非常に緩やかであることから、信号VCOの信号自身の持つスロープを利用する第1の方法である。
他の1つは、信号VCOの変化自体を遅らせる第2の方法である。
前者の第1の方法として2つの構成を例示し、後者の第2の方法として1つの構成を例示する。
図4は、本実施形態に係る遅延回路の第1の構成例を説明する。
図5は、図4の遅延回路を適用した場合の動作波形を示す図である。
図6は、インバータの基本構成を示す図である。
インバータIVは、基本的に、図6に示すように、pチャネルMOS(PMOS)トランジスタPTとnチャネルMOS(NMOS)トランジスタNTを電源VDDと基準電位VSS間に直列に接続して構成される。
そして、インバータIV1,IV2は、PMOSとNMOSのサイズのバランスを変えて論理しきい値を変更することができる。
図4の例では、インバータIV1の論理しきい値がVTA、インバータIV2の論理しきい値がVTBに設定されている。この例では、VTA>VTBの関係をもって論理しきい値が設定されている。
この場合、インバータの論理しきい値を適切に設計することで、図5に示すように、T/4[s]の遅延を作ることが可能になる。
図7は、本実施形態に係る遅延回路の第2の構成例を説明する。
図8は、図7の遅延回路を適用した場合の動作波形を示す図である。
差動入力を持つ比較器CMP1,CMP2の一方には比較器11の出力信号VCOを、他方の入力にはしきい値電圧VREFAおよびVREFBを印加しておく。
この場合も上記と同様に、参照信号RAMPと画素信号VSLの比較器11の比較による出力信号VCOの波形変化は非常に緩やかであることを利用し、しきい値電圧を適切に印加することで、図8に示すように、T/4[s]の遅延を作ることが可能になる。
図9は、本実施形態に係る遅延回路の第3の構成例を説明する。
図10は、図9の遅延回路を適用した場合の動作波形を示す図である。
また、図9の遅延回路13C−1では、比較器11の出力側にインバータIV3が配置され、インバータIV3の出力を信号VCOAとして、インバータの出力を遅延素子DLY1で遅延させた信号を信号VCOBとしている。
遅延素子DLY1はインバータチェーンやNANDチェーンなどのいくつか構成する方法を採用可能である。
このような構成においても、遅延量を適切に設定することにより、図10に示すように、T/4[s]の遅延を作ることが可能になる。
フリップフロップFF1は、遅延回路13−1から出力される信号VCOAに同期してクロック信号CLKをラッチする。
フリップフロップFF1は、ラッチした値を、位相情報を表す拡張コードEB[1]として保持する。
フリップフロップFF0は、遅延回路13−1から信号VCOAと遅延時間差を持って出力される信号VCOBに同期してクロック信号CLKをラッチする。
フリップフロップFF0は、ラッチした値を、位相情報を表す拡張コードEB[0]として保持する。
2bitの分解能を得る場合、上記したように、遅延時間差を持つ信号VCOは信号VCOA、VCOBの2つであり、その遅延間隔は上述したように、T/4[s]である。
4通りの異なる位相情報を得ることで22=2bitの分解能を得ることができる。
拡張コードEB[1]、EB[0]が「1,0」の場合、デコード値は「01」である。
拡張コードEB[1]、EB[0]が「0,0」の場合、デコード値は「10」である。
拡張コードEB[1]、EB[0]が「0,1」の場合、デコード値は「11」である。
拡張コードEB[1]、EB[0]と、デコード値の対応はこの例に限らない。比較器の出力信号VCOが反転したことをトリガとしてカウンタの計数動作を停止する先カウント方式の場合は0041に示した例のようになる。ただし、比較器の出力信号VCOが反転したことをトリガとしてカウンタの計数動作を開始する後カウント方式の場合は、EB[1]、EB[0]組合せと、デコード値+0〜+3の対応が+3〜+0と逆になる。
本第1の実施形態においては、本質的に分解能を高める手法、すなわち位相情報を取得する方法が、一般的な積分型A/D変換器と異なっている。
これにより、位相をずらした複数クロックを分配する必要がなくなり消費電力の点から有利である。
そして、比較結果の信号VCOが変化するタイミングをトリガとして回路が動作する、いわゆるイベントドリブンな回路であることから、動作するときのみ電流を消費するため極めて効率良く分解能を高めることができる。
[積分型A/D変換器の第2の構成例]
図14は、本発明の第2の実施形態に係る積分型A/D変換器に構成例を示す図である。
このように、3bitの分解能を得る場合、遅延時間差を持つ信号VCOは信号VCOA、VCOB、VCOC、VCODの4つであり、その遅延間隔はT/8[s]である。
ラッチおよびデコード部13A−2は、ラッチされた値を、位相情報を表す拡張コードEB[3]、EB[2]、EB[1]、EB[0]として保持する。
ラッチおよびデコード部13A−2は、保持した拡張コードEB[3]、EB[2]、EB[1]、EB[0]をデコードしてクロック周期より細かいA/D変換結果を得る。
フリップフロップFF3は、遅延回路13D−1から出力される信号VCOAに同期してクロック信号CLKをラッチする。
フリップフロップFF3は、ラッチした値を、位相情報を表す拡張コードEB[3]として保持する。
フリップフロップFF2は、遅延回路13D−1から出力される信号VCOBに同期してクロック信号CLKをラッチする。
フリップフロップFF2は、ラッチした値を、位相情報を表す拡張コードEB[2]として保持する。
フリップフロップFF1は、遅延回路13D−1から出力される信号VCOCに同期してクロック信号CLKをラッチする。
フリップフロップFF1は、ラッチした値を、位相情報を表す拡張コードEB[1]として保持する。
フリップフロップFF0は、遅延回路13D−1から出力される信号VCODに同期してクロック信号CLKをラッチする。
フリップフロップFF0は、ラッチした値を、位相情報を表す拡張コードEB[0]として保持する。
そして、信号VCOAのラッチタイミングに応じて信号VCOA、VCOB、VCOC、VCODがラッチする拡張コードEB[3]、EB[2]、EB[1]、EB[0]は8通りの組合せの可能性がある。
8通りの異なる位相情報を得ることで23=3bitの分解能を得ることができる。
拡張コードEB[3]、EB[2]、EB[1]、EB[0]が「1,1,1,0」の場合、デコード値は「001」である。
拡張コードEB[3]、EB[2]、EB[1]、EB[0]が「1,1,0,0」の場合、デコード値は「010」である。
拡張コードEB[3]、EB[2]、EB[1]、EB[0]が「1,0,0,0」の場合、デコード値は「011」である。
拡張コードEB[3]、EB[2]、EB[1]、EB[0]が「0,0,0,0」の場合、デコード値は「100」である。
拡張コードEB[3]、EB[2]、EB[1]、EB[0]が「0,0,0,1」の場合、デコード値は「101」である。
拡張コードEB[3]、EB[2]、EB[1]、EB[0]が「0,0,1,1」の場合、デコード値は「110」である。
拡張コードEB[3]、EB[2]、EB[1]、EB[0]が「0,1,1,1」の場合、デコード値は「111」である。
拡張コードB[3]、EB[2]、EB[1]、EB[0]と、デコード値の対応はこの例に限ったものではない。
[積分型A/D変換器の第3の構成例]
図18は、本発明の第3の実施形態に係る積分型A/D変換器に構成例を示す図である。
しかしながら、図4、図7、図9に示した例では、トランジスタの素子ばらつきや温度、電源電圧変動、参照信号RAMPのゲイン設定に弱く、正確な遅延差を生成するには未だ課題がある。
そこで、本第3の実施形態においては、温度、電源電圧変動に強く、参照信号RAMPのゲイン設定に依存しないDLL回路15を用いた遅延回路13E−1の遅延素子制御を実現している。
DLL回路15は、2つの入力されたクロックの位相差を比較する位相比較器(PD)15−2を有する。
DLL回路15は、位相比較器15−2の比較結果から位相差を解消するように電流を供給もしくは引き抜く方向に動かすチャージポンプ(CP)15−3を有する。
DLL回路15は、チャージポンプ15−3から供給された電流量によって遅延素子を制御する制御電圧VCONTの特性を決定するローパスフィルタ(LPF)15−4を有する。
DLL回路15は、入力クロック信号CLKと、ディレイライン15−1を通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせた制御電圧を出力するDLL機能を有するディレイループ15−5を含む。
初段遅延素子DLY10の出力と最終段遅延素子DLY19の入力を位相比較器15−2に入力して位相差をなくし周期を揃えることによって、ディレイライン15−1の途中に8段挿入されている遅延素子DLY11〜DLY18の遅延量T/8[s]に固定する。
このとき遅延素子DLY10〜DLY19を制御している電圧VCONTをDLL回路15から制御電圧として取り出し、積分型A/D変換器10BのTDC13Bの遅延回路13E−1に供給する。
遅延回路13E−1においては、このレプリカRPCにDLL回路15から供給されている制御電圧VCONTを印加することで、DLL回路15と等しい遅延量T/8[s]を生成する。
電流源トランジスタのゲートに制御電圧VCONTPとVCONTNをそれぞれ印加することでそれぞれの電流量を制御し、NMOSおよびPMOSの駆動能力を調整して遅延量を変化させる。
PMOSトランジスタPT12とNMOSトランジスタNT12のドレイン同士が接続され、ゲートにCMOSインバータCIV1の出力信号がCMOSインバータCIV2が形成されている。
そして、PMOSトランジスタPT11,PT12のソースと電源VDDとの間に電流源となるPMOSトランジスタPT13,PT14がそれぞれ挿入されている。
また、NMOSトランジスタNT11,NT12のソースと基準電位VSSとの間に電流源となるNMOSトランジスタNT13,NT14が挿入されている。
これにより、遅延素子DLY20Aにおいて、CMOSインバータCIV1,CIV2の電流量が制御され、PMOSとNMOSの駆動能力を調整して遅延量を変化させる。
クロック周波数をあげずに、より分解能の高いA/D変換が実現できる。
基準クロックの高速化、A/D変換期間の長期化というトレードオフがないため、高速・高精度・低消費電力に有効である。たとえば、分解能を保ったまま本構成を使えば、上位リップルカウントで計数しなければならないbit数を減らすことができるためA/D変換期間を短縮しフレームレートの向上に繋げるという使い方もできる。
DLLを用いているため、電源電圧・温度などのバラツキに強くA/D変換の特性としてDNLが小さい性能の良いA/D変換器を提供できる。
複数の位相差の異なるクロックを用いて位相差情報を取る方式と異なり、基準クロック自体1つで良いためカラム内のクロック分配の消費電流を抑えることができる。
カラム内にあるA/D変換器において、TDCの遅延回路は普段は動作せず、比較結果の信号VCOが動作したときのみ一度だけ動作する。イベントドリブンな動作のため、定常的な電流の消費がない。このため、分解能向上のために追加したTDCの消費電流の増加は極めて僅かである。
[固体撮像素子の全体構成例]
図21は、本発明の第4の実施形態に係る列並列ADC搭載固体撮像素子(CMOSイメージセンサ)の構成例を示すブロック図である。
図22は、図21の列並列ADC搭載固体撮像素子(CMOSイメージセンサ)におけるADC群をより具体的に示すブロック図である。
固体撮像素子100は、DA変換器161を含むDACおよびバイアス回路160、アンプ回路(S/A)170、信号処理回路180、およびラインメモリ190を有する。
これらの構成要素のうち、画素部110、垂直走査回路120、水平転送走査回路130、ADC群150、DACおよびバイアス回路160、並びにアンプ回路(S/A)170はアナログ回路により構成される。
また、タイミング制御回路140、信号処理回路180、およびラインメモリ190はデジタル回路により構成される。
タイミング制御回路140は、DLL回路141を含んで構成されるが、図22では、図18の構成と対応付けるために、DLL回路141をタイミング制御回路140外に図示している。
積分型A/D変換器は、画素のアレイのカラムごとに列並列に配置される。参照信号RAMPのスロープはDACによって生成され、カラム全体に供給される。
DLL回路も同様にカラムの端部に配置され、制御電圧はカラム全体に供給される構成となる。
画素回路101Aは、この1個の光電変換素子としてのフォトダイオード111を有する。
画素回路101Aは、1個のフォトダイオード111に対し転送素子としての転送トランジスタ112、リセット素子としてのリセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4つのトランジスタを能動素子として有する。
転送トランジスタ112は、フォトダイオード111と出力ノードとしてのフローティングディフュージョンFD(Floating Diffusion)との間に接続されている。
転送トランジスタ112は、転送制御線LTxを通じてそのゲート(転送ゲート)に駆動信号TGが与えられることで、フォトダイオード111で光電変換された電子をフローティングディフュージョンFDに転送する。
リセットトランジスタ113は、リセット制御線LRSTを通してそのゲートにリセットRSTが与えられることで、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。
そして、選択制御線LSELを通して制御信号(アドレス信号またはセレクト信号)SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。
選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線116に出力する。垂直信号線116を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのADC群150に出力される。
これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時に行われる。
これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動部としての垂直走査回路120により駆動される。
ADC群150では、ADCブロック(各カラム部)でそれぞれ、画素部110のアナログ出力をDA変換器(DAC)161からの参照電圧RAMPを使用したAPGA対応積分型ADC、およびデジタルCDSを行い、数ビットのデジタル信号を出力する。
DAC161は、図24に示すような、階段状に変化させた傾斜するランプ波形(RAMP)である参照電圧PAMPを生成する。
各A/D変換器151は、比較器152、上位ビットカウンタ153、TDC(Time-to-Digital Converter:時間量子化器)154、および論理回路155を有する。
比較器152、上位ビットカウンタ153、TDC154の機能は図18の比較器11、上位ビットカウンタ12、TDC13同様の機能を有することから、ここではその詳細は省略する。
論理回路155は、上位ビットカウンタ153で生成される上位ビット(たとえば11ビット)に下位ビットTDC154で生成される下位ビット(たとえば3ビット)を追加してつなぎ合わせる。
各論理回路155の出力は、水平転送線LTRFに接続されている。
そして、水平転送線LTRFに対応したk個のアンプ回路170、および信号処理回路180が配置される。
タイミング制御回路140においては、画素部110、ADC群150等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路180では、ラインメモリ190内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ190には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子100においては、信号処理回路180のデジタル出力がISPやベースバンド(basEBand)LSIの入力として送信される。
したがって、本固体撮像素子によれば、以下の効果を得ることができる。
基準クロックの高速化、A/D変換期間の長期化というトレードオフがないため、高速・高精度・低消費電力に有効である。たとえば、分解能を保ったまま本構成を使えば、上位リップルカウントで計数しなければならないbit数を減らすことができるためA/D変換期間を短縮しフレームレートの向上に繋げるという使い方もできる。
DLLを用いているため、電源電圧・温度などのバラツキに強くA/D変換の特性としてDNLが小さい性能の良いA/D変換器を提供できる。
複数の位相差の異なるクロックを用いて位相差情報を取る方式と異なり、基準クロック自体1つで良いためカラム内のクロック分配の消費電流を抑えることができる。
カラム内にあるA/D変換器において、TDCの遅延回路は普段は動作せず、比較結果の信号VCOが動作したときのみ一度だけ動作する。イベントドリブンな動作のため、定常的な電流の消費がない。このため、分解能向上のために追加したTDCの消費電流の増加は極めて僅かである。
[カメラシステムの構成例]
図25は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
カメラシステム200は、撮像デバイス210の画素領域に入射光を導く(被写体像を結像する)光学系として、たとえば入射光(像光)を撮像面上に結像させるレンズ220を有する。
さらに、カメラシステム200は、撮像デバイス210を駆動する駆動回路(DRV)230と、撮像デバイス210の出力信号を処理する信号処理回路(PRC)240と、を有する。
信号処理回路240で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路240で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (9)
- 時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と
を有する積分型A/D変換器。 - 上記時間量子化器は、
上記比較器の出力信号を遅延させる遅延部を含み、
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、論理しきい値の異なる複数のインバータを含む
請求項1記載の積分型A/D変換器。 - 上記時間量子化器は、
上記比較器の出力信号を遅延させる遅延部を含み、
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、しきい値電圧の異なる複数の比較器を含む
請求項1記載の積分型A/D変換器。 - 上記時間量子化器は、
上記比較器の出力信号を遅延させる遅延部を含み、
上記遅延部は、
上記比較器の出力信号の供給ラインに対して並列に接続された、少なくとも一つの遅延素子を含む
請求項1記載の積分型A/D変換器。 - クロック入力に対して縦続接続された複数の第1の遅延素子により生成されるディレイラインと、
入力クロックと、ディレイラインを通して一周期遅れたクロックとの位相差を位相比較して、遅延同期させてロックさせた制御電圧を出力する遅延同期ループ(DLL)機能を有するディレイループと、を含むDLL回路を、さらに有し、
上記時間量子化器は、
上記比較器の出力信号を遅延させる遅延部を含み、
上記遅延部は、
上記比較器の出力信号の供給ラインに対して縦続接続に接続された複数の第2の遅延素子を含み、
上記第2の遅延素子の遅延量が上記DLL回路による制御電圧に応じて制御される
請求項1記載の積分型A/D変換器。 - 上記第2の遅延素子は、上記第1の遅延素子と同等の構成のレプリカ回路により形成されている
請求項5記載の積分型A/D変換器。 - 時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較器で比較する比較ステップと、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数するカウンタによって上位ビットを出力する上位ビット処理ステップと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化処理と
を有する積分型A/D変換方法。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル(A/D)変換器を含み、
上記積分型A/D変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含む
固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を含み、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する積分型アナログデジタル(A/D)変換器を有し、
上記積分型A/D変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、クロック信号の周期ごとに計数して上位ビットを出力する上位ビットカウンタと、
上記比較器の出力信号を遅延させた複数の信号に応じた上記クロック信号の位相情報をラッチし、当該ラッチした値をデコードすることでクロック周期より分解能が高い下位ビットを出力する時間量子化器と、を含む
カメラシステム。
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