JP2011223857A - モータ駆動回路およびそれを用いた冷却装置、電子機器 - Google Patents

Abstract

【課題】ホールセンサのばらつきの影響を受けにくいモータ駆動技術を提供する。
【解決手段】第１Ａ／ＤコンバータＡＤＣ１、第２Ａ／ＤコンバータＡＤＣ２は、ホール信号の第１信号Ｓ１、第２信号Ｓ２をそれぞれアナログデジタル変換し、デジタルの第３信号Ｓ３、第４信号Ｓ４を生成する。差動変換回路１４は、第３信号Ｓ３、第４信号Ｓ４の差分に応じたシングルエンドの第５信号Ｓ５を生成する。オフセット補正回路１６は、第５信号Ｓ５のオフセットを補正し、第６信号Ｓ６を生成する。振幅制御回路１８は、第６信号Ｓ６の振幅を所定の目標値に安定化するとともにその値を絶対値化し、第７信号Ｓ７を生成する。制御信号生成部２４は、第７信号Ｓ７にもとづいて制御信号Ｓ_ＣＮＴを生成する。ドライバ回路２６は、制御信号Ｓ_ＣＮＴにもとづいてモータを駆動する。
【選択図】図１

Description

本発明は、モータ駆動装置に関する。

冷却用のファンモータ、光・磁気ディスクを回転させるスピンドルモータ、テープ記録装置用のキャプスタンモータとしてＤＣ（直流）モータが利用される。ＤＣモータは一般に、永久磁石を有するロータと、コイルを有するステータとを備え、コイルに供給する電流を制御することにより、ＤＣモータは回転する。

ＤＣモータのロータの回転位置を検出するために、ホールセンサ（ホール素子）が利用される。ホールセンサは、モータのロータの位置に応じて相補的に変化するホール信号のペア（単にホール信号と総称する）を生成する。ホールセンサがステータに装着されたホールセンサ付モータも知られている。

モータの駆動回路は、ホール信号にもとづいて、コイルに与える駆動電圧の極性を切りかえ、またホール信号を回生区間の制御信号の生成に利用する。ホール信号としてロータの磁極の変化に応じた正弦波状もしくは台形波状の波形が得られる場合、モータの駆動回路は、切りかえタイミング前後のホール信号の電圧変化を利用し、コイルに与える駆動電圧および極性を緩やかに変化させ、モータ駆動音の低減を図ることができる。これはソフトスイッチとも称される。

特開２００５−２２４１００号公報

一方、ホールセンサは、低温もしくは高温時においてホール信号の振幅が低下もしくは増大する温度特性を有している。またホールセンサとロータ間のギャップのばらつき、ホールセンサ自体のばらつき、機体間ばらつき、環境などによって、ホール信号は影響を受ける。したがってホール信号をモータ駆動のタイミング制御に利用する場合、回生区間が変化したり、ホール信号の振幅が小さすぎてコンパレータが反応しないなどの問題が生じる。この問題を解決するために、ホールセンサ付モータのメーカは、ホールセンサの選別、ホールセンサを考慮したギャップの管理などを強いられていた。

本発明はこうした状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ホールセンサのばらつきの影響を受けにくいモータ駆動技術の提供にある。

本発明のある態様は、ホールセンサから相補的な第１、第２信号を含むホール信号を受け、モータを駆動するモータ駆動回路に関する。このモータ駆動回路は、ホール信号の第１、第２信号をそれぞれアナログデジタル変換し、デジタルの第３、第４信号を生成する第１、第２Ａ／Ｄコンバータと、第３、第４信号の差分に応じたシングルエンドの第５信号を生成する差動変換回路と、第５信号のオフセットを補正し、第６信号を生成するオフセット補正回路と、第６信号の振幅を所定の目標値に安定化するとともにその値を絶対値化し、第７信号を生成する振幅制御回路と、第７信号にもとづいて制御信号を生成する制御信号生成部と、制御信号にもとづいてモータを駆動するドライバ回路と、を備える。

この態様によると、デジタル信号処理によって、ホール信号のオフセットを補正し、振幅が一定となるように調節することにより、ホールセンサのばらつきの影響を低減しつつ、モータを駆動できる。

振幅制御回路は、その入力信号の振幅を目標値に安定化する振幅補正回路と、振幅補正回路の前段または後段に設けられ、その入力信号を絶対値化する絶対値回路と、を含んでもよい。振幅補正回路は、入力信号に可変係数を乗算するデジタル乗算器と、デジタル乗算器の出力信号の振幅を目標値と比較し、振幅が目標値より大きいとき、可変係数を所定値低下させ、振幅が目標値より小さいとき、可変係数を所定値増加させる係数制御部と、を含んでもよい。
この態様によれば、除算演算を行わずに、振幅を一定に保つことができるため、除算器を用いる場合比べて回路面積を削減できる。

係数制御部は、デジタル乗算器の出力信号の振幅と目標値の差分を示す第８信号を生成するデジタル減算器と、第８信号の符号に応じて、正または負の所定値を出力する符号判定部と、所定値を可変係数と加算するデジタル加算器と、デジタル加算器の出力データを１サンプル時間遅延させ、デジタル加算器およびデジタル乗算器へと出力する遅延回路と、を含んでもよい。
この態様によれば、積和演算器によって係数を制御することができる。

係数制御部は、デジタル乗算器の出力信号の振幅を示すデータの特定ビットの値にもとづいて、正または負の所定値を出力する演算器と、所定値を可変係数と加算するデジタル加算器と、デジタル加算器の出力データを１サンプル時間遅延させ、デジタル加算器およびデジタル乗算器へと出力する遅延回路と、を含んでもよい。
目標値がバイナリデータの桁上がりの境界に存在する場合には、ビット比較によって大小比較を行うことができるため、回路を簡素化できる。

ある態様の駆動回路は、温度に応じた温度検出電圧を受けるサーミスタ用端子と、温度検出電圧をアナログデジタル変換し、デジタルの第９信号を生成する第３Ａ／Ｄコンバータと、をさらに備えてもよい。ドライバ回路は、第９信号に応じてモータをＰＷＭ（Pulse Width Modulation）駆動してもよい。

ある態様の駆動回路は、モータをＰＷＭ駆動する際のデューティ比を示すデューティ比制御電圧を受けるデューティ比制御端子と、デューティ比制御電圧をアナログデジタル変換し、デジタルの第１１信号を生成する第４Ａ／Ｄコンバータと、をさらに備えてもよい。ドライバ回路は、第１１信号に応じてモータをＰＷＭ（Pulse Width Modulation）駆動してもよい。

ある態様の駆動回路は、温度に応じた温度検出電圧を受けるサーミスタ用端子と、モータをＰＷＭ駆動する際のデューティ比を示すデューティ比制御電圧を受けるデューティ比制御端子と、温度検出電圧をアナログデジタル変換し、デジタルの第９信号を生成する第３Ａ／Ｄコンバータと、デューティ比制御電圧をアナログデジタル変換し、デジタルの第１１信号を生成する第４Ａ／Ｄコンバータと、をさらに備えてもよい。ドライバ回路は、第９、第１１信号に応じてモータをＰＷＭ（Pulse Width Modulation）駆動してもよい。

本発明の別の態様は、冷却装置である。この装置は、ファンモータと、ファンモータを駆動する上述のいずれかの態様の駆動回路と、を備える。

本発明の別の態様は電子機器である。この電子機器は、プロセッサと、前記プロセッサを冷却する上述の冷却装置と、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ホールセンサのばらつきの影響を低減しつつモータを駆動できる。

第１の実施の形態に係る駆動ＩＣを備える電子機器の構成を示す回路図である。 オフセット補正回路の構成を示す回路図である。 オフセット補正回路の処理を示す波形図である。 図４（ａ）、（ｂ）は、図１の振幅補正回路の構成例を示す回路図である。 図５（ａ）〜（ｆ）は、図１の駆動ＩＣの各ブロックの動作を示す波形図である。 図６（ａ）〜（ｃ）は、第２の実施の形態に係る駆動ＩＣの構成を示す回路図である。 第３の実施の形態に係る駆動ＩＣの構成の一部を示す回路図である。 図７の駆動ＩＣのＰＷＭ制御を示す図である。 ＰＷＭ指令ロジック変換回路の構成例を示す回路図である。 図１０（ａ）、（ｂ）は、図９のＰＷＭ指令ロジック変換回路の動作を示す図である。 第４の実施の形態に係る駆動ＩＣを用いた冷却装置の構成を示すブロック図である。 図１１の駆動ＩＣの変形例を示す回路図である。 第５の実施の形態に係る駆動ＩＣの構成を示す回路図である。 図１３の駆動ＩＣの変形例の一部を示す回路図である。

（第１の実施の形態）
図１は、第１の実施の形態に係る駆動ＩＣ１００を備える電子機器１の構成を示す回路図である。電子機器１は、たとえばデスクトップ型、あるいはラップトップ型のコンピュータ、ワークステーション、ゲーム機器、オーディオ機器、映像機器などであり、冷却装置２およびＣＰＵ（Central Processing Unit）４を備える。冷却装置２は、ＣＰＵ４に対向して設けられたファンモータ６と、ファンモータ６を駆動する駆動ＩＣ１００を備える。

駆動ＩＣ１００は、ひとつの半導体チップに集積化された機能ＩＣである。駆動ＩＣ１００は、駆動対象のファンモータ６に加えて、ファンモータ６のロータからの磁界を受ける位置に配置されるホールセンサ８と接続されている。ホールセンサ８には、ホールバイアス電圧Ｖ_ＨＢが印加されており、ファンモータ６のロータの位置に応じた相補的な第１信号Ｓ１（Ｈ＋）、第２信号Ｓ２（Ｈ−）を含むホール信号を発生する。ホールセンサ８は駆動ＩＣ１００に内蔵されてもよい。

駆動ＩＣ１００は、第１Ａ／ＤコンバータＡＤＣ１、第２Ａ／ＤコンバータＡＤＣ２、差動変換回路１４、オフセット補正回路１６、振幅制御回路１８、制御信号生成部２４、ドライバ回路２６を備える。

駆動ＩＣ１００は、ホール入力端子ＨＰ、ＨＮに、それぞれホールセンサ８からの第１信号Ｓ１、第２信号Ｓ２を受ける。第１Ａ／ＤコンバータＡＤＣ１および第２Ａ／ＤコンバータＡＤＣ２はそれぞれ、ホール信号の第１信号Ｓ１、第２信号Ｓ２をそれぞれアナログデジタル変換し、デジタルの第３信号Ｓ３（Ｓ_ＨＰ）、第４信号Ｓ４（Ｓ_ＨＮ）を生成する。

第１Ａ／ＤコンバータＡＤＣ１および第２Ａ／ＤコンバータＡＤＣ２より後段の信号は、たとえば８ビットのバイナリデータとなる。差動変換回路１４は、第３信号Ｓ３と第４信号Ｓ４の差分に応じたシングルエンドの第５信号Ｓ５を生成する。差動変換回路１４は、デジタル減算器である。

ホール信号Ｈ＋、Ｈ−にオフセットを存在しない場合、第５信号Ｓ５は、ゼロ点を中心として正と負を交互に繰り返す波形となる。ところがオフセットが存在する場合、オフセット値を中心としてスイングする波形となり、後段の処理に悪影響を及ぼす。具体的には、ファンモータ６の駆動相の切りかえタイミングや、相切りかえの際のソフトスイッチ駆動の区間が誤検出される。そこでオフセット補正回路１６は、第５信号Ｓ５のオフセットをデジタル信号処理によって補正し、第６信号Ｓ６を生成する。

図２は、オフセット補正回路１６の構成を示す回路図である。オフセット補正回路１６は、オフセット補正回路５０、オフセット量制御部５２を含む。オフセット補正回路５０はデジタル加減算器であり、第５信号Ｓ５に補正量ΔＣＭＰを加算（減算）することによってシフトし、第６信号Ｓ６を出力する。オフセット量制御部５２は、第６信号Ｓ６にもとづいて補正量ΔＣＭＰを示すデータを生成する。

図３は、オフセット補正回路１６の処理を示す波形図である。図２には、オフセットのキャンセルが完全でない場合の第６信号Ｓ６が示される。オフセット量制御部５２のサンプリング部５４は、第６信号Ｓ６のピーク付近のタイミングＴ１における値Ｄ_ＰＥＡＫと、ボトム付近のタイミングＴ２における値Ｄ_{ＢＯＴＴＯＭ}をサンプリングする。サンプリングはピークとボトムにおいて少なくとも１回ずつ行われる。図１のオフセット補正回路１６においては、複数回、たとえばピークとボトムそれぞれで４回サンプリングずつが行われる。タイミング検出回路９０は、第５信号Ｓ５に応じた信号もとづき、サンプリング部５４がサンプリングを行うべきタイミングを検出し、そのタイミングＴ１、Ｔ２を指示するタイミング制御信号Ｓ９０を出力する。

ホール信号Ｈ＋、Ｈ−の周期は、ファンモータ６の回転数に応じて時々刻々と変化する。したがって、ホール信号Ｈ＋、Ｈ−の振幅を取得する際に、ピークもしくはボトムとなるタイミングＴ１、Ｔ２は、回転数に応じて変化する。したがってタイミング検出回路９０には、回転数に追従してタイミングＴ１、Ｔ２を検出する機能が求められる。

たとえば、タイミング検出回路９０は、カウンタ、演算器、ラッチ回路、比較器を含んでもよい。カウンタは、第５信号もしくはそれに応じた第６信号、あるいは第７信号の周期を測定する。演算器は、周期に相当するカウント値に、所望のタイミングに応じた係数を乗じた値を算出し、それをラッチ回路に保持させる。比較器は、カウンタのカウント値がラッチ回路に保持される値に達するごとに、タイミング信号をアサートしてもよい。

オフセット量制御部５２は、サンプリングされたピーク値Ｄ_ＰＥＡＫとボトム値Ｄ_{ＢＯＴＴＯＭ}にもとづいて補正量ΔＣＭＰを決定する。具体的には、積分器５６はピーク値Ｄ_ＰＥＡＫとボトム値Ｄ_{ＢＯＴＴＯＭ}を順次加算する積分器である。補正量決定部５８は、加算結果Ｘに応じた補正量ΔＣＭＰを出力する。たとえば補正量決定部５８は、加算結果Ｘに所定の係数、たとえば利得Ｇ＝１／１０を乗じた値を補正量ΔＣＭＰとする。この係数を２^ｎにとった場合、補正量決定部５８はビットシフト回路で構成できる。

積分器５９は、補正量ΔＣＭＰを積分し、オフセット補正回路５０へと出力する。
オフセット補正回路１６は、入力信号Ｓ５のオフセットを計算し、そのオフセットを減算することで出力信号のオフセットがゼロとなるようにフィードバックループが形成され、そのループ内には積分特性を有する積分器５９が挿入される。オフセット計算はホールセンサの電気角１周期に１回実行されるため、この周期が積分器５９を動作させるサンプリング周波数を与える。このオフセット補正回路１６の特性はハイパスフィルタの特性を示す。

もし、ホール信号のオフセットがゼロであれば、サンプリングされたデータの総和Ｘはゼロとなる。ホール信号Ｈ＋、Ｈ−が正方向にオフセットされている場合、総和は正の値を、負方向にオフセットされている場合、総和Ｘは負の値をとる。

たとえば、ホール信号Ｈ＋、Ｈ−が正方向にオフセットされていると仮定する。このとき、４回サンプリングされたピーク値Ｄ_ＰＥＡＫが１０，１０，１０，１０、ボトム値Ｄ_{ＢＯＴＴＯＭ}が−５，−５，−５，−５であったとする。この場合、データの総和Ｘは
１０×４−５×４＝２０
となるから、補正量ΔＣＭＰは、総和２０に１／１０を乗じた２となる。オフセット補正回路５０は、第５信号Ｓ５から補正量ΔＣＭＰ＝２を減算する。積分器５６の出力Ｘは、ホール信号の周期ごとにリセットされる。

オフセット補正回路１６が、ホール信号の周期ごとにこの処理を繰り返し行うことにより、第６信号Ｓ６はゼロを中心としたオフセットフリーの信号を得ることができる。

図１に戻る。振幅制御回路１８は、第６信号Ｓ６の振幅を所定の目標値ＲＥＦに安定化するとともに、その値を絶対値化し、第７信号Ｓ７を生成する。図１では、振幅の安定化を行う振幅補正回路２０と、絶対値化を行う絶対値回路２２が順に接続されている。振幅の安定化と絶対値化の処理の順序は特に限定されないため、絶対値回路２２を振幅補正回路２０の前段に配置してもよい。

図４（ａ）、（ｂ）は、図１の振幅補正回路２０の構成例を示す回路図である。図４（ａ）、（ｂ）の振幅補正回路２０ａ、２０ｂは、デジタル乗算器３０と係数制御部３２を含む積和演算器であり、自動利得制御（ＡＧＣ）を行う。

デジタル乗算器３０は、その入力信号Ｓ３０に可変係数Ｋを乗算する。係数制御部３２は、デジタル乗算器３０の出力信号Ｓ３２の振幅Ａを目標値ＲＥＦと比較し、振幅Ａが目標値ＲＥＦより大きいとき、可変係数Ｋを所定値Δｋ低下させ、振幅Ａが目標値ＲＥＦより小さいとき、可変係数Ｋを所定値Δｋ増加させる。

図４（ａ）の係数制御部３２ａは、振幅検出部３４、デジタル減算器３６、符号判定部３８、デジタル加算器４０、遅延回路４２を含む。振幅検出部３４は、たとえばデジタル乗算器３０の出力信号Ｓ３２の波形のピークのタイミングおよびボトムのタイミングの少なくとも一方、もしくは両方において、信号Ｓ３２の値をサンプリングし、デジタル乗算器３０の出力信号Ｓ３２の振幅を示す振幅データＳ３４を生成する。サンプリングのタイミングは、上述したタイミング検出回路９０が発生するタイミング制御信号Ｓ９０によって指示されてもよい。

デジタル減算器３６は、デジタル乗算器３０の出力信号Ｓ３２の振幅Ａと、目標値ＲＥＦの差分を示す第８信号Ｓ８（＝ＲＥＦ−Ａ）を生成する。符号判定部３８は、第８信号Ｓ８の符号に応じて、正または負の所定値Δｋを出力する。具体的には第８信号Ｓ８の符号が正のとき、つまりＲＥＦ＞Ａのときに、正の所定値Δｋ（たとえば＋１）を出力し、第８信号Ｓ８の符号が負のとき、つまりＲＥＦ＜Ａのときに、負の所定値Δｋ（たとえば−１）を出力する。なお、目標値ＲＥＦと振幅Ａが等しい場合、つまり差分がゼロの場合の所定値Δｋは、０、＋１、−１のいずれとしてもよい。

デジタル加算器４０は、符号判定部３８から出力される所定値Δｋを、可変係数Ｋと加算する。遅延回路４２は、デジタル加算器４０の出力データＳ４０を１サンプル時間遅延させ、デジタル加算器４０およびデジタル乗算器３０へと出力する。

図４（ａ）の構成によれば、振幅Ａと目標値ＲＥＦの大小関係に応じて、一定のステップΔｋで係数を変化させることができ、系はやがて振幅Ａと目標値ＲＥＦが一致するように収束する。つまり、振幅Ａを一定値に安定化することができる。

目標値ＲＥＦをデジタル乗算器３０の入力信号Ｓ３０の値で除算し、除算結果に応じた利得で入力信号Ｓ３０を増幅することにより、デジタル乗算器３０の出力信号Ｓ３２の振幅を、目標値ＲＥＦと一致させることも可能である。しかしながらこの手法では除算演算が必要となる。実施の形態に係る振幅補正回路２０では、除算演算を行わずに、振幅を一定に保つことができるため、除算器を用いる場合比べて回路面積を削減できるという利点がある。

目標値ＲＥＦを適切に選ぶことにより、係数制御部３２をさらに簡略化することができる。具体的には、目標値ＲＥＦは、バイナリデータの下位ｍビットがオール１もしくはオール０となる値となるように選択するとよい。言い換えれば目標値ＲＥＦは、桁上がり（桁下がり）の境界に設定することが望ましい。

図４（ｂ）では、目標値ＲＥＦが[０１００００００]（下位６ビットがオール０）もしくは[００１１１１１１]（下位６ビットがオール１）である場合、つまり目標値ＲＥＦを振幅Ａの正のフルスケールの略１／２とした場合の構成を示す。図４（ｂ）の係数制御部３２ｂは、図４（ａ）のデジタル減算器３６、符号判定部３８に代えて演算器４４を備える。

演算器４４は、デジタル乗算器３０の出力信号Ｓ３２の振幅Ａを示すデータＳ３４の特定ビット（下位（ｍ＋１）ビット目）の値にもとづいて、正または負の所定値Δｋを出力する。演算器４４は、振幅Ａの上位２ビットＡ［７：６］を参照し、Ａ［７：６］＝"０１"のときΔｋ＝−１を、Ａ［７：６］＝"００"のときΔｋ＝＋１を出力する。最上位ビット（下位第（ｍ＋２）ビット目）は冗長であるから、下位第（ｍ＋１）ビット目Ａ［６］のみにもとづいて所定値Δｋを生成してもよい。

目標値ＲＥＦを"０１００００００"であると理解すれば、ＲＥＦ＝ＡのときにΔｋ＝＋１を出力していることになる。目標値ＲＥＦを"００１１１１１１"であると理解すれば、ＲＥＦ＝ＡのときΔｋ＝−１を出力していると理解できる。

このように目標値ＲＥＦを特殊な値に選ぶことにより、ビット比較のみで係数Ｋを制御できるため、振幅補正回路２０を図４（ａ）よりも簡素化できる。

図１に戻る。制御信号生成部２４は、振幅制御回路１８からの第７信号Ｓ７を受け、それにもとづいて制御信号Ｓ_ＣＮＴ（Ｓ６０、Ｓ６４）を生成する。たとえば制御信号生成部２４は、ＦＧ信号発生部６０、パルス変調器６４および演算器６８を備える。

ＦＧ信号発生部６０は、ホール信号の前半周期において第１レベル（たとえばハイレベル）、後半周期において第２レベル（たとえばローレベル）をとる制御信号（ＦＧ信号ともいう）Ｓ６０を生成する。たとえばＦＧ信号発生部６０は、第７信号Ｓ７がゼロ付近のしきい値ＴＨ_０を跨ぐたびに制御信号Ｓ６０のレベルを変化させる。

なお、駆動区間と回生区間の切り替わりを検出する必要がある場合には、第７信号Ｓ７を所定のしきい値ＴＨ_１と比較する回生区間検出コンパレータを設けてもよい。この場合、回生区間検出コンパレータの出力信号は、回生区間において第１レベル（ローレベル）、駆動区間において第２レベル（ハイレベル）をとる。

パルス変調器６４の前段には、演算器６８が設けられる。演算器６８は、第７信号Ｓ７に、ファンモータ６をＰＷＭ駆動する際のデューティ比、つまりファンモータ６の回転数を指示するデューティ比制御信号Ｓ_ＤＵＴＹを乗ずる。

たとえばパルス変調器６４は、第７信号Ｓ７’のレベルに応じたデューティ比を有する制御パルス信号Ｓ６４を生成する。たとえばパルス変調器６４は、ＰＷＭコンパレータおよび発振器を含む。発振器は、のこぎり波もしくは三角波状の周期信号を発生する。発振器は、たとえばデジタルカウンタで構成することができる。制御パルス信号Ｓ６４の周波数は、電子機器１のユーザが認識しうる不快な可聴ノイズが発生しないように、可聴帯域より高いことが望ましく、２０ｋＨｚ以上とすることが望ましい。回路のばらつきを考慮すると、その２倍以上の５０ｋＨｚ程度が好ましい。ＰＷＭコンパレータは、演算器６８によって振幅が調節された第７信号Ｓ７’を周期信号と比較し、パルス幅変調された制御パルス信号Ｓ６４を生成する。

パルス変調器６４の構成は特に限定されず、たとえばカウンタを用いて構成してもよい。

ドライバ回路２６は、制御信号Ｓ_ＣＮＴ（Ｓ６０、Ｓ６４）にもとづいてファンモータ６を駆動する。ドライバ回路２６は、たとえばロジック部２６ａ、プリドライバ回路２６ｂおよびＨブリッジ回路２６ｃを含んでいる。ドライバ回路２６の構成は特に限定されず、従来のアナログ回路で構成される駆動ＩＣと同様の回路を利用できる。

ドライバ回路２６は、ＦＧ信号Ｓ６０のレベルに応じて対角に配置されるスイッチのペアＭ１、Ｍ４またはペアＭ２、Ｍ３を交互に駆動対象に選択する。ドライバ回路２６は、回生区間において、Ｈブリッジ回路を選択されたスイッチのペアを制御パルス信号Ｓ６４にもとづいてＰＷＭ駆動する（ソフトスイッチング）。またドライバ回路２６は、駆動区間において、ファンモータ６をその目標トルクに応じたデューティ比でＰＷＭ駆動する。

以上が駆動ＩＣ１００の構成である。続いてその動作を説明する。
図５（ａ）〜（ｆ）は、図１の駆動ＩＣ１００の各ブロックの動作を示す波形図である。図５（ａ）に示されるように、第５信号Ｓ５のオフセットがオフセット補正回路１６によって補正される。続いて振幅制御回路１８は、図５（ｂ）に示すように第６信号Ｓ６の振幅を目標値ＲＥＦと一致するように補正する。続いて図５（ｃ）に示すように振幅補正回路２０によって第６信号Ｓ６が絶対値化され、第７信号Ｓ７が生成される。

ＦＧ信号発生部６０は、第７信号Ｓ７にもとづき、図５（ｄ）に示すＦＧ信号Ｓ６０を発生する。図５（ｅ）、（ｆ）に示すように、パルス変調器６４は、たとえば第７信号Ｓ７’と周期信号Ｓ６６を比較することにより、パルス幅変調された制御パルス信号Ｓ６４を生成する。

図５（ｅ）、（ｆ）では、第７信号Ｓ７’の振幅が異なっており、図５（ｅ）はデューティ比制御信号Ｓ_ＤＵＴＹが１（＝１００％）の場合を示す。図５（ｆ）は、デューティ比制御信号Ｓ_ＤＵＴＹが１より小さい場合を示す。デューティ比制御信号Ｓ_ＤＵＴＹの値が変化すると、第７信号Ｓ７’の振幅が変化し、それに応じて制御パルス信号Ｓ６４のデューティ比が変化することがわかる。

ドライバ回路２６は、制御信号Ｓ_ＣＮＴ（Ｓ６０、Ｓ６４）にもとづいてファンモータ６を駆動する。図１の駆動ＩＣ１００によれば、ホール信号Ｓ１、Ｓ２をデジタルデータに変換し、ホール信号のオフセットキャンセルし、振幅補正を行うことにより、ホールセンサのばらつきなどの影響を低減しつつ、ファンモータ６を駆動することができる。

また、駆動ＩＣ１００をデジタル回路で構成できるため、アナログ回路で構成した場合に比べて、半導体製造プロセスの微細化にともなうチップシュリンクの恩恵を受けることができ、小型化、低コスト化が実現できる。また、デジタル信号処理を行うことにより、従来のアナログ回路で構成される駆動ＩＣと比べて、素子ばらつきの影響を受けにくいという利点がある。

駆動ＩＣをアナログ回路で構成する場合、ホールセンサ８からのホール信号Ｈ＋、Ｈ−のオフセットや振幅のばらつきの影響を低減するために、ホール信号Ｈ＋、Ｈ−を高い利得で増幅するのが一般的であった。これにより図１の第７信号Ｓ７に相当する信号（Ｓ７＊と記す）のピークとボトムは、図５（ｅ）に一点鎖線で示すように歪み、台形に近い波形となる。信号Ｓ７＊は相の切り替わりの区間における傾きが急峻すぎるため、制御パルス信号Ｓ６４に相当する信号のデューティ比を、図５（ｅ）に示すように緩やかに変化させることが困難であった。

これに対して図１の駆動ＩＣ１００によれば、制御パルス信号Ｓ６４のデューティ比を緩やかに変化させることができるため、相の切りかえをスムーズに行うことができ、ファンモータ６が発するノイズを低減することができる。

（第２の実施の形態）
第２の実施の形態では、温度に応じた、あるいは外部からの制御信号にもとづくファンモータ６の回転制御について説明する。図６（ａ）〜（ｃ）は、第２の実施の形態に係る駆動ＩＣ１００の構成を示す回路図である。

図６（ａ）〜（ｃ）では、図１と共通する回路ブロックは適宜省略している。図６（ａ）は、温度に応じた回転数制御を行う駆動ＩＣ１００ａの構成を示す回路図である。
駆動ＩＣ１００ａは、サーミスタ用端子ＴＨと、第３Ａ／ＤコンバータＡＤＣ３と、制御指令回路７２と、を備える。

サーミスタ用端子ＴＨには、基準電圧Ｖ_ＲＥＦによってバイアスされたサーミスタＲ_ＴＨが接続され、温度に応じたアナログの温度検出電圧Ｖ_ＴＨが入力される。第３Ａ／ＤコンバータＡＤＣ３は、温度検出電圧Ｖ_ＴＨをアナログデジタル変換し、温度に応じたデジタルの第９信号Ｓ９（Ｓ_ＴＨ）を生成する。制御指令回路７２は、第９信号Ｓ９に応じてＰＷＭ駆動のためのデューティ比を示す第１０信号Ｓ１０を生成する。第１０信号Ｓ１０の値は、温度が高いほど大きく、温度が低いほど小さい。この第１０信号Ｓ１０は、図１に示されるデューティ比制御信号Ｓ_ＤＵＴＹに相当する信号であり、制御信号生成部２４の演算器６８へと入力される。

その結果、制御信号生成部２４によって生成される制御パルス信号Ｓ６４は、温度に応じてパルス幅変調される。ドライバ回路２６は、制御パルス信号Ｓ６４に応じて、言い換えれば第１０信号Ｓ１０に応じてファンモータ６をＰＷＭ駆動する。

図６（ａ）の駆動ＩＣ１００ａによれば、温度が高いほどファンモータ６の回転数を高め、ＣＰＵ４を適切に冷却することができる。

図６（ｂ）は、外部からのデューティ比制御電圧に応じた回転数制御を行う駆動ＩＣ１００ｂの構成を示す回路図である。デューティ比制御電圧Ｖ_ＤＵＴＹは、ファンモータ６をＰＷＭ駆動する際のデューティ比、言い換えれば回転数の目標値に応じたレベルを有する。デューティ比制御電圧Ｖ_ＤＵＴＹは、デューティ比制御端子ＤＵＴＹに入力される。
第４Ａ／ＤコンバータＡＤＣ４は、デューティ比制御電圧Ｖ_ＤＵＴＹをアナログデジタル変換し、デジタルの第１１信号Ｓ１１を生成する。制御指令回路７８は、第１１信号Ｓ１１に応じて、ＰＷＭ駆動のためのデューティ比を示す第１２信号Ｓ１２を生成する。

図６（ｂ）の駆動ＩＣ１００ｂによれば、外部からの制御電圧Ｖ_ＤＵＴＹに応じてファンモータ６の回転数を制御できるため、冷却装置２の設計者に柔軟なプラットフォームを提供できる。

図６（ｃ）は、温度および外部からのデューティ比制御電圧に応じた回転数制御を行う駆動ＩＣ１００ｃの構成を示す回路図である。図６（ｃ）の駆動ＩＣ１００ｃは、図６（ａ）、（ｂ）の駆動ＩＣ１００ａ、１００ｂの組み合わせであり、制御指令合成回路８０は、第９信号Ｓ９、第１１信号Ｓ１１の両方にもとづいて、ＰＷＭ駆動のデューティ比を示す第１３信号Ｓ１３を生成する。図６（ｃ）の駆動ＩＣ１００ｃによれば、制御電圧Ｖ_ＤＵＴＹと温度にもとづいてファンモータ６の回転数を制御できる。

（第３の実施の形態）
冷却対象のＣＰＵの発熱量やその温度、熱暴走のしきい値温度などは、ＣＰＵごとに異なる場合がある。したがって、冷却ファンの回転速度は、冷却対象に応じて柔軟に設定できることが望ましい。第３の実施の形態では、柔軟な回転数制御を提供する技術について説明する。

図７は、第３の実施の形態に係る駆動ＩＣ１００ｄの構成の一部を示す回路図である。
図７の駆動ＩＣ１００ｄは、図６（ｂ）、（ｃ）のデューティ比制御端子ＤＵＴＹに代えて、ＰＷＭパルス信号入力端子ＰＷＭを備え、この端子にはパルス幅変調された外部ＰＷＭ信号ＰＷＭが入力される。駆動ＩＣ１００は、外部ＰＷＭ信号のデューティ比に応じてファンモータ６をＰＷＭ駆動する。外部ＰＷＭ信号ＰＷＭのデューティ比は０〜１００％の範囲を取り得る。

駆動ＩＣ１００ｄは、外部ＰＷＭ信号ＰＷＭのデューティ比および温度ｔｅｍｐに応じて、ファンモータ６をＰＷＭ駆動する。図８は、図７駆動ＩＣ１００ｄのＰＷＭ制御を示す図である。図８の横軸は外部ＰＷＭ信号のデューティ比（入力デューティ比ＤＵＴＹ_ＩＮ）を、縦軸はＰＷＭ駆動のデューティ比（出力デューティ比ＤＵＴＹ_ＯＵＴ）を示す。

図８に示すように、駆動ＩＣ１００ｄは、入力デューティ比が最小デューティ比ＭＩＮＤＵＴＹより低いとき、ファンモータ６を最小デューティ比ＭＩＮＤＵＴＹで駆動する。入力デューティ比ＤＵＴＹ_ＩＮが最小デューティ比ＭＩＮＤＵＴＹより高くなると、温度に応じて定まる傾きαに従って出力デューティ比ＤＵＴＹ_ＯＵＴが増加する。傾きαは以下のように設定される。

（１） ｔｅｍｐ＞Ｔ_{ＵＰＰＥＲ}
α_０＝１
（２） ｔｅｍｐ＜Ｔ_{ＬＯＷＥＲ}
α_ｎ＝（ＭＩＮ１００Ｐ−ＭＩＮＤＵＴＹ）／（１００−ＭＩＮＤＵＴＹ）

（３） Ｔ_{ＬＯＷＥＲ}≦ｔｅｍｐ≦Ｔ_{ＵＰＰＥＲ}
この範囲における傾きα_ｋは、温度ｔｅｍｐに応じて段階的に、たとえばｎ＝１６段階で切りかえられる。つまりα_３は、
α_ｋ＝（α_０−α_ｎ）／ｎ×ｋ
で与えられる。

図７に戻る。駆動ＩＣ１００ｄには、ＭＩＮ１００Ｐ、ＭＩＮＤＵＴＹ、Ｔ_{ＬＯＷＥＲ}、Ｔ_{ＵＰＰＥＲ}を指定するアナログ電圧が与えられる。

駆動ＩＣ１００ｄは、基準電源１１４、Ａ／ＤコンバータＡＤＣ３、ＡＤＣ５〜ＡＤＣ７、ＰＷＭ指令ロジック変換回路１１６、制御指令合成回路８０を備える。

基準電源１１４は基準電圧Ｖ_ＲＥＦを生成し、基準電圧端子ＲＥＦから出力する。外付け抵抗Ｒ２、Ｒ３、Ｒ４は、基準電圧Ｖ_ＲＥＦを分圧し、サーミスタ制御最低出力デューティ設定電圧Ｖ_ＭＩＮＴおよびＰＷＭ制御最低出力デューティ設定電圧Ｖ_ＭＩＮＰを生成し、それぞれをサーミスタ制御最低出力デューティ設定入力端子ＭＩＮＴおよびＰＷＭ制御最低出力デューティ設定入力端子ＭＩＮＰへと入力する。内部抵抗Ｒ１０、Ｒ１１は、基準電圧Ｖ_ＲＥＦを分圧し、基準電圧Ｖ_ＲＥＦ’を生成する。

Ａ／ＤコンバータＡＤＣ５〜ＡＤＣ７はそれぞれ、電圧Ｖ_ＲＥＦ’、Ｖ_ＭＩＮＴ、Ｖ_ＭＩＮＰ、をアナログ／デジタル変換し、データ信号Ｓ_ＲＥＦ、Ｓ_ＭＩＮＴ、Ｓ_ＭＩＮＰ、Ｓ_ＳＳを生成する。加減算器ＡＤＤ１０〜ＡＤＤ１２はそれぞれ、データ信号Ｓ_ＭＩＮＴ、Ｓ_ＭＩＮＰ、Ｓ_ＴＨ、Ｓ_ＴＳＳからデータＳ_ＲＥＦを減算して値をシフトし、データ信号ＭＩＮ１００Ｐ、ＭＩＮ＿ＤＵＴＹ、ｔｅｍｐを生成する。

ＰＷＭ指令ロジック変換回路１１６は、外部ＰＷＭ信号のデューティ比に応じた値を示すデータ信号Ｓ_ＰＷＭを生成する。ＰＷＭ指令ロジック変換回路１１６は、ＰＷＭ信号のデューティ比０〜１００％を、Ｌビットの信号Ｓ_ＰＷＭに変換する。たとえばＬ＝７ビットのとき、デューティ比０〜１００％はデジタル値０〜１２７に変換される。

制御指令合成回路８０は、制御データＳ_ＰＷＭ、データ信号ＭＩＮ１００Ｐ、ＭＩＮ＿ＤＵＴＹ、ｔｅｍｐにもとづき、デューティ比制御信号Ｓ_ＤＵＴＹを生成する。

制御指令合成回路８０は、傾き算出部１４１、第１演算器１４２、第２演算器１４３、第３演算器１４４、符号判定部１４５、セレクタ１４６を備える。
傾き算出部１４１は、上述した規則にもとづき、傾きαを算出する。
第１演算器１４２は、データＳ_ＰＷＭからＭＩＮ＿ＤＵＴＹを減ずる。第２演算器１４３は、第１演算器１４２の出力データ（Ｓ_ＰＷＭ−ＭＩＮ＿ＤＵＴＹ）に傾きαを乗ずる。第３演算器１４４は、ＭＩＮ＿ＤＵＴＹとα×（Ｓ_ＰＷＭ−ＭＩＮ＿ＤＵＴＹ）を加算する。

符号判定部１４５は、第１演算器１４２の演算結果（Ｓ_ＰＷＭ−ＭＩＮ＿ＤＵＴＹ）の符号を判定する。セレクタ１４６は、符号ｓｉｇｎが正のとき、つまりＳ_ＰＷＭ＞ＭＩＮＤＵＴＹのとき、入力（０）側のデータ
α×（Ｓ_ＰＷＭ−ＭＩＮ＿ＤＵＴＹ）＋ＭＩＮ＿ＤＵＴＹ
を選択する。セレクタ１４６は、符号ｓｉｇｎが負のとき、入力（１）側のデータＭＩＮ＿ＤＵＴＹを選択する。セレクタ１４６の出力データＳ_ＤＵＴＹは、パルス変調器へと出力される。

図７の駆動ＩＣ１００ｄによれば、図８に示す特性にしたがい、外部ＰＷＭ信号ＰＷＭおよび温度にもとづいて、ファンモータ６の回転数を好適に制御することができる。具体的には、ファンモータ６の最低回転数、回転数の温度依存性を、デジタル制御によって独立に設定することができる。

図９は、ＰＷＭ指令ロジック変換回路１１６の構成を示す回路図である。ＰＷＭ指令ロジック変換回路１１６は、レベル変換回路１５０と、デジタルフィルタ１５２を備える。

外部ＰＷＭ信号ＰＷＭのハイレベルは１に、ローレベルは０に変換される。これはＣＭＯＳ入力に外部ＰＷＭ信号を入力すればよい。レベル変換回路１５０は、レベル変換回路１５０は、１／０信号に変換された外部ＰＷＭ信号に、係数２^Ｌを乗算する。Ｌ＝７のとき、外部ＰＷＭ信号の１／０はそれぞれ１２８／０に変換され、後段のデジタルフィルタ１５２に入力される。

デジタルフィルタ１５２は、１次ＩＩＲ（Infinite Impulse Response）型ローパスフィルタであり、直列に設けられた第４演算器１５３、遅延回路１５４、第５演算器１５６を備える。

遅延回路１５４は、ビット幅（Ｌ＋ｎ）を有し、ある周期Ｔ_ＣＬＫを有するクロック信号ＣＬＫと同期して、第４演算器１５３の出力データを遅延時間Ｔ_ＣＬＫ、遅延させる。

第４演算器１５３は、遅延回路１５４の出力データに、係数２^−ｎを乗算する。定数ｎは、ローパスフィルタの周波数特性を決定する。第４演算器１５３、第５演算器１５６は、入力データをビットシフトするビットシフタで構成してもよい。

第４演算器１５３は、レベル変換回路１５０の出力データ、遅延回路１５４の出力データを加算し、第５演算器１５６の出力データを減算して、演算結果を遅延回路１５４に出力する。

図１０（ａ）、（ｂ）は、図９のＰＷＭ指令ロジック変換回路の動作を示す図である。図１０（ａ）は、外部ＰＷＭ信号のデューティ比が５０％のときの、データ信号Ｓ_ＰＷＭを示す。ｎの値を変えることにより、フィードバックループのゲイン（応答性）と、リップルが変化する。

クロック信号ＣＬＫの周波数ｆ_ＣＬＫを検討する。外部ＰＷＭ信号をＬビットにてデューティ比に変換する場合、１／２^Ｌ以下の精度で正しく変換することが望ましい。たとえばＬ＝７ビット（０〜１２７）にてデューティ比に変換する場合、１／１２８≒１％以下の精度が望ましい。ＰＷＭ信号のキャリア周波数ｆ_ＰＷＭを２８ｋＨｚと仮定すると、クロック信号ＣＬＫの周波数ｆ_ＣＬＫをこの２^Ｌ（＝１２８）倍、つまり３．６ＭＨｚ以上にすれば、データをとりこぼすことなく、外部ＰＷＭ信号の１周期ごとに、１つのデータ信号Ｓ_ＰＷＭを生成することができる。これによってビートの発生を防止できる。

続いてフィルタリングの係数ｎについて検討する。図１０（ｂ）は、ＰＷＭ指令ロジック変換回路１１６のローパスフィルタ特性を示す図である。出力データＳ_ＰＷＭのリップルを１ステップ以内とするためには、利得Ｇ＝１／１２８＝−４２ｄＢ程度が目安となる。ｎ＝１２とした場合、外部ＰＷＭ信号ＰＷＭのキャリア周波数ｆ_ＰＷＭが２１ｋＨｚときに、−３８．５ｄＢ程度の除去率が得られ、キャリア周波数ｆ_ＰＷＭがさらに高くなれば、−４２ｄＢより低い除去率を得ることができる。

（第４の実施の形態）
図１１は、第４の実施の形態に係る駆動ＩＣ１００ｅを用いた冷却装置２の構成を示すブロック図である。第４の実施の形態に係る駆動ＩＣ１００ｅでは、上述した第１〜第３の実施の形態で説明した技術が利用されている。以下、駆動ＩＣ１００ｅの各ブロックについて説明する。

電源端子Ｖｃｃ、接地端子ＧＮＤは、外部電源３に接続され、電源電圧および接地電圧を受ける。

バンドギャップリファレンス回路１０２は、基準電圧Ｖ_ＢＧＲを生成する。内部電源１０４は、たとえばリニアレギュレータであり、基準電圧Ｖ_ＢＧＲを受け、その値に応じて安定化された内部電源電圧ＶＤＤ_ＩＮＴを生成する。自走発振回路１０６は、所定の周波数のクロック信号ＣＬＫを発生する。

パワーオンリセット回路１０８は、電源電圧Ｖｃｃを所定のしきい値電圧と比較することによりパワーオンリセット信号Ｓ_ＰＯＲを発生する。低電圧誤動作防止回路（ＵＶＬＯ：Under Voltage Lock Out）１１０は、電源電圧Ｖｃｃを所定のしきい値電圧と比較することによりＵＶＬＯ信号Ｓ_ＵＶＬＯを発生する。信号Ｓ_ＰＯＲおよびＳ_ＵＶＬＯは、回路保護に利用される。

ホールバイアス電源１１２は、ホールバイアス電圧Ｖ_ＨＢを生成し、ホールバイアス端子ＨＢから出力する。このホールバイアス電圧Ｖ_ＨＢは、ホールセンサ８に供給される。

駆動ＩＣ１００は、ファンモータ６の回転開始時において緩やかに回転数を上昇させるソフトスタート機能を備える。ソフトスタートの期間は、ソフトスタート時間設定電圧Ｖ_ＴＳＳに応じて定められる。外付け抵抗Ｒ５、Ｒ６は、基準電圧Ｖ_ＲＥＦを分圧し、ソフトスタート時間設定電圧Ｖ_ＴＳＳを生成し、ソフトスタート時間設定入力端子ＳＳに入力する。Ａ／ＤコンバータＡＤＣ８は、ソフトスタート設定電圧Ｖ_ＴＳＳをアナログ／デジタル変換し、データ信号Ｓ_ＴＳＳを生成する。加減算器ＡＤＤ１３は、データ信号Ｓ_ＴＳＳからデータＳ_ＲＥＦを減算して値をシフトし、データＳ_ＴＳＳ’を出力する。

ソフトスタート設定回路１２２はファンモータ６の駆動開始時に、ソフトスタート期間を指定する信号Ｓ_ＴＳＳ’にもとづき、その値に応じた傾きで時間とともに緩やかに上昇するソフトスタート設定信号Ｓ_ＳＳを生成する。

クイックスタート検出回路１１８は、外部ＰＷＭ信号ＰＷＭによるモータ停止状態かモータ異常によるモータ停止状態かを検出して前者の場合、ロック保護機能を解除する。クイックスタート機能によって、ＰＷＭによるモータ停止状態においてＰＷＭ信号“H”が入力されると、モータは直ちに回転を開始する。

制御指令合成回路８０は、信号Ｓ_ＭＩＮＴ’、Ｓ_ＭＩＮＰ’、Ｓ_ＴＨ’、Ｓ_ＰＷＭ、Ｓ_ＱＳを受け、それらを合成して、ファンモータ６をＰＷＭ駆動する際のデューティ比を指示する制御信号Ｓ_ＤＵＴＹを生成する。

出力電流検出端子ＲＮＦには、外付けの検出抵抗Ｒｓが接続される。この検出抵抗Ｒｓには、ファンモータ６に流れる電流Ｉｍに応じた電圧降下（検出電圧）Ｖ_ＣＳが発生する。検出電圧Ｖ_ＣＳは、駆動ＩＣ１００の検出電流入力端子ＣＳに入力される。第９Ａ／ＤコンバータＡＤＣ９は、検出電圧Ｖ_ＣＳをデジタル値の検出信号Ｓ_ＣＳに変換する。電流制限設定回路１２０は、ファンモータ６に流れる電流Ｉｍの上限値を示すデータＳ_ＩＭＡＸを生成する。

加減算器ＡＤＤ１５およびＡＤＤ１６は、検出信号Ｓ_ＣＳから信号Ｓ_ＩＭＡＸ、Ｓ_ＳＳを順に減算し、電流上限信号Ｓ_ＳＣ’を生成する。この電流上限信号Ｓ_ＳＣ’によって、ファンモータ６をＰＷＭ駆動する際のデューティ比が制限され、ファンモータ６に流れる電流Ｉｍが信号Ｓ_ＩＭＡＸに応じた電流値以下に制限されるとともに、起動時においては、ソフトスタートが実現できる。

演算器８２は、すでに説明したように振幅制御回路１８から出力される第７信号Ｓ７にもとづき、ＦＧ信号（Ｓ６０）を生成する。オープンコレクタ出力回路１３８は、ＦＧ信号を回転数パルス出力端子ＦＧから出力する。

駆動ＩＣ１００はロック保護機能を備える。ロック保護・自動復帰回路（以下、ロック保護回路と称する）１２８はＦＧ信号を監視し、モータの異常による停止を検出し、異常状態を示す検出信号（ロックアラーム信号）ＡＬを生成する。オープンコレクタ出力回路１４０は、ロックアラーム信号ＡＬをロックアラーム出力端子ＡＬから出力する。

サーマルモニタ回路１２４は、駆動ＩＣ１００のチップ温度を監視し、チップ温度に応じたチップ温度電圧Ｖ_Ｔを生成する。Ａ／ＤコンバータＡＤＣ１０は、チップ温度電圧Ｖ_Ｔをアナログ／デジタル変換し、チップ温度信号Ｓ_Ｔを生成する。サーマルシャットダウン回路１２６は、チップ温度信号Ｓ_Ｔが所定のしきい値より高いとき、つまり駆動ＩＣ１００が温度異常状態にあるとき、サーマルシャットダウン信号ＴＳＤをアサートする。

演算器８２は、第７信号Ｓ７にデューティ比制御信号Ｓ_ＤＵＴＹおよび電流上限信号Ｓ_ＳＣ’を乗算し、制御信号Ｓ７’を生成する。また演算器８２は、ロックアラーム信号ＡＬ、もしくはサーマルシャットダウン信号ＴＨＤがアサートされると、制御信号Ｓ７’のレベルをゼロとし、ファンモータ６への通電を停止させる。

以上が駆動ＩＣ１００ｅの構成である。この駆動ＩＣ１００ｅによれば、外部ＰＷＭ信号のデューティ比および温度に応じてファンモータ６の回転数を制御できる。また、ソフトスタート機能、ロック保護機能、クイックスタート機能を、単一の機能ＩＣで実現できる。

図１２は、図１１の駆動ＩＣの変形例を示す回路図である。図１１との相違点のみを説明する。駆動ＩＣ１００ｆは、制御指令シリアルデータ入力端子ＳＤＴを備える。この端子ＳＤＴには、メモリ９あるいはＣＰＵが外付けされ、図８で説明したデータＳ_ＭＩＮＴ、Ｓ_ＭＩＮＰ、Ｓ_ＴＳＳ、Ｓ_ＩＭＡＸの少なくともひとつに相当するデータが入力される。受信回路８４は、シリアルデータＳＤＴを受け、制御指令合成回路８０へと出力する。メモリ９は駆動ＩＣ１００ｆに内蔵されてもよい。

また、検出抵抗Ｒｓが駆動ＩＣ１００ｆに内蔵されている。Ａ／ＤコンバータＡＤＣ９の出力データＳ_ＣＳは制御指令合成回路８０に入力される。制御指令合成回路８０は、検出信号Ｓ_ＣＳがシリアルデータＳＤＴに含まれる電流制限設定値を超えないように、デューティ比制御信号Ｓ_ＤＵＴＹを生成する。

図１２の駆動ＩＣ１００ｆでは、メモリやＣＰＵから制御指令シリアルデータ入力端子ＳＤＴに対してデータを与えることにより、駆動ＩＣ１００ｆの設定を変更することができる。

（第５の実施の形態）
図１３は、第５の実施の形態に係る駆動ＩＣ１００ｇの構成を示す回路図である。この実施の形態で説明する技術は、上述のいずれの駆動ＩＣとも組み合わせ可能である。
この実施の形態において、ホールセンサ８は駆動ＩＣ１００ｇと同じ半導体チップに集積化されている。

半導体チップに集積化されたホールセンサ８からのホール信号Ｓ１、Ｓ２の信号レベルはきわめて微少であるため、第１Ａ／ＤコンバータＡＤＣ１、第２Ａ／ＤコンバータＡＤＣ２のダイナミックレンジに収まるように、増幅する必要がある。そこで駆動ＩＣ１００ｇは、ホールセンサ８からのホール信号Ｓ１、Ｓ２を増幅するアナログ増幅器１３をさらに備える。またホールバイアス回路１１は、ホールセンサ８に対してホールバイアス電圧Ｖ_ＨＢを供給する電圧源、あるいはホールバイアス電流（Ｉ_ＨＢ）を供給する電流源で構成される。

このようなシステムにおいて、ホール素子８の感度は、プロセスばらつきや温度変動、その他の影響によって大きく変動する。この感度の変動によりホール信号の振幅は、数倍〜数百倍のオーダーで発生する。つまりホール信号の振幅は、個々のＩＣごとに、さらには温度変動に応じて調節する必要がある。なお、この問題を当業者の一般的な認識として把握してはならず、本発明者らが認識したものである。

そこで図１３の駆動ＩＣ１００ｇでは、第１Ａ／ＤコンバータＡＤＣ１、第２Ａ／ＤコンバータＡＤＣ２の前段に設けられたアナログ増幅器１３を、ホール信号Ｓ１、Ｓ２の振幅を調節する、第２の振幅補正手段として利用する。

つまりアナログ増幅器１３は可変利得増幅器で構成され、その利得ｇは、第１Ａ／ＤコンバータＡＤＣ１、第２Ａ／ＤコンバータＡＤＣ２に入力されるホール信号Ｓ１’、Ｓ２’の振幅が所定の目標レベルに近づくように調節される。

この回路において、アナログ増幅器１３の利得ｇは、後段のデジタルブロックからの指令値に応じて調節される。たとえば利得ｇは、１００倍、２００倍、４００倍、６００倍、８００倍、１０００倍で切りかえ可能となっている。具体的には、デジタルブロックの信号経路上には、ホール信号Ｓ１、Ｓ２の振幅を制御する回路（目標振幅判定回路）２１が設けられる。たとえば目標振幅判定回路２１は、振幅補正回路２０の出力信号の振幅レベルを基準値ＲＥＦと比較し、振幅レベルが基準値ＲＥＦより低くなるとアナログ増幅器１３の利得ｇを増加し、振幅レベルが基準値ＲＥＦより大きくなるとアナログ増幅器１３の利得ｇを低下させる。基準値ＲＥＦと比較すべき振幅レベルには、上述の振幅データＳ３４を利用することができる。

以上が駆動ＩＣ１００ｇの構成である。この駆動ＩＣ１００ｇは、アナログ段とデジタル段の両方において、振幅補正を行う。アナログ段においては、振幅を粗調し、デジタル段において、振幅を微調することが望ましい。

この駆動ＩＣ１００ｇによれば、ホールセンサ８からのホール信号Ｓ１、Ｓ２の振幅がばらついた場合であっても、それらの振幅は、第１Ａ／ＤコンバータＡＤＣ１、第２Ａ／ＤコンバータＡＤＣ２のダイナミックレンジに収まるように適切に調節することができる。

また、アナログ増幅器１３の利得制御を行う目標振幅判定回路２１はデジタルブロックに設けられるため、目標振幅判定回路２１を設けることによる回路面積の増加はわずかで済む。
ホール素子８を駆動ＩＣ１００ｇに内蔵することにより、ホール入力端子ＨＰ、ＨＮが不要となるため、ピン数を２つ削減できる。これはアナログ増幅器１３を追加したことによる面積の増加を補ってあまりある効果であり、小型化が要求されるファンモータの駆動回路において大きなメリットとなる。

図１３の駆動ＩＣ１００ｇには、以下の変形例が考えられる。
目標振幅判定回路２１が監視する振幅は、振幅補正回路２０の出力信号Ｓ６’には限定されず、デジタル信号処理の経路上の別の信号、たとえば差動変換回路１４の出力信号Ｓ５、オフセット補正回路１６の出力信号Ｓ６、あるいは絶対値回路２２の出力信号Ｓ７を監視してもよい。

アナログ段における振幅補正は、アナログ増幅器１３の利得ｇの調節には限定されない。たとえば、アナログ増幅器１３の利得ｇを固定し、目標振幅判定回路２１の出力信号にもとづき、ホールバイアス回路１１が発生するホールバイアス信号を変化させることにより、ホールセンサ８が発生するホール信号Ｓ１、Ｓ２そのものの振幅を調節してもよい。

また目標振幅判定回路２１は、アナログ回路で構成してもよい。図１４は、図１３の駆動ＩＣの変形例の一部を示す回路図である。この変形例において、目標振幅判定回路２１ｈは、第１Ａ／ＤコンバータＡＤＣ１、第２Ａ／ＤコンバータＡＤＣ２の前段にアナログ回路として構成される。目標振幅判定回路２１ｈは、ローパスフィルタ２３、ピークホールド回路２５、コンパレータ２７を含む。

ローパスフィルタ２３は、アナログ増幅器１３によって増幅されたホール信号をフィルタリングする。ローパスフィルタ２３は、図１４のようにアナログ増幅器１３により増幅されたホール信号の差動成分の一方のみを受けてもよいし、差動成分の両方を受けてもよい。ピークホールド回路２５は、ローパスフィルタ２３の出力のピーク値、すなわちホール信号の振幅を保持する。コンパレータ２７は、ホールドされた振幅を、目標となる振幅値Ｖ_ＲＥＦと比較し、比較結果に応じてアナログ増幅器１３の利得ｇを制御する。

目標振幅判定回路２１は、アナログ増幅器１３の利得ｇを制御することに代えて、あるいはこれに加えて、ホールバイアス回路１１が発生するホールバイアス信号を変化させてもよい。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態においては、駆動対象のファンモータが単相駆動モータの場合について説明したが、本発明はこれに限定されるものではなく、その他のモータの駆動にも利用可能である。

実施の形態において、ファンモータ駆動装置１００を構成する素子はすべて一体集積化されていてもよく、または別の集積回路に分けて構成されていてもよく、さらにはその一部がディスクリート部品で構成されていてもよい。どの部分を集積化するかは、コストや占有面積、用途などに応じて決めればよい。

１…電子機器、ＡＤＣ１…第１Ａ／Ｄコンバータ、２…冷却装置、ＡＤＣ２…第２Ａ／Ｄコンバータ、ＡＤＣ３…第３Ａ／Ｄコンバータ、４…ＣＰＵ、ＡＤＣ４…第４Ａ／Ｄコンバータ、６…ファンモータ、８…ホールセンサ、１１…ホールバイアス回路、１３…アナログ増幅器、１４…差動変換回路、１６…オフセット補正回路、１８…振幅制御回路、２０…振幅補正回路、２２…絶対値回路、２４…制御信号生成部、２６…ドライバ回路、２６ａ…ロジック部、２６ｂ…プリドライバ回路、２６ｃ…Ｈブリッジ回路、３０…デジタル乗算器、３２…係数制御部、３４…振幅検出部、３６…デジタル減算器、３８…符号判定部、４０…デジタル加算器、４２…遅延回路、４４…演算器、５０…オフセット補正回路、５２…オフセット量制御部、５４…サンプリング部、５６…積分器、５８…補正量決定部、６０…ＦＧ信号発生部、６４…パルス変調器、６８…演算器、７２，７８…制御指令回路、８０…制御指令合成回路、８２…演算器、８４…受信回路、９０…タイミング検出回路、１００…駆動ＩＣ、１０２…バンドギャップリファレンス回路、１０４…内部電源、１０６…自走発振回路、１０８…パワーオンリセット回路、１１０…低電圧誤動作防止回路、１１２…ホールバイアス電源、１１４…基準電源、１１６…ＰＷＭ指令ロジック変換回路、１１８…クイックスタート検出回路、１１９…制御指令合成回路、１２０…電流制限設定回路、１２２…ソフトスタート設定回路、１２４…サーマルモニタ回路、１２６…サーマルシャットダウン回路、１２８…ロック保護回路、１３８，１４０…オープンコレクタ出力回路、１４１…傾き算出部、１４２…第１演算器、１４３…第２演算器、１４４…第３演算器、１４５…符号判定部、１４６…セレクタ、１５０…レベル変換回路、１５２…デジタルフィルタ、１５２…第４演算器、１５４…遅延回路、１５６…第５演算器。

Claims (16)

1. ホールセンサから相補的な第１、第２信号を含むホール信号を受け、モータを駆動するモータ駆動回路であって、
   前記ホール信号の第１、第２信号をそれぞれアナログデジタル変換し、デジタルの第３、第４信号を生成する第１、第２Ａ／Ｄコンバータと、
   前記第３、第４信号の差分に応じたシングルエンドの第５信号を生成する差動変換回路と、
   前記第５信号のオフセットを補正し、第６信号を生成するオフセット補正回路と、
   前記第６信号の振幅を所定の目標値に安定化するとともにその値を絶対値化し、第７信号を生成する振幅制御回路と、
   前記第７信号にもとづいて制御信号を生成する制御信号生成部と、
   前記制御信号にもとづいて前記モータを駆動するドライバ回路と、
   を備えることを特徴とするモータ駆動回路。
2. 前記振幅制御回路は、
   その入力信号の振幅を前記目標値に安定化する振幅補正回路と、
   前記振幅補正回路の前段または後段に設けられ、その入力信号を絶対値化する絶対値回路と、
   を含み、
   前記振幅補正回路は、
   前記入力信号に可変係数を乗算するデジタル乗算器と、
   前記デジタル乗算器の出力信号の振幅を前記目標値と比較し、前記振幅が前記目標値より大きいとき、前記可変係数を所定値低下させ、前記振幅が前記目標値より小さいとき、前記可変係数を所定値増加させる係数制御部と、
   を含むことを特徴とする請求項１に記載のモータ駆動回路。
3. 前記係数制御部は、
   前記デジタル乗算器の出力信号の振幅と前記目標値の差分を示す第８信号を生成するデジタル減算器と、
   前記第８信号の符号に応じて、正または負の所定値を示すデータを出力する符号判定部と、
   前記所定値を、１サンプル前の前記可変係数と加算するデジタル加算器と、
   前記デジタル加算器の出力データを１サンプル遅延させ、前記デジタル加算器および前記デジタル乗算器へと出力する遅延回路と、
   を含むことを特徴とする請求項２に記載のモータ駆動回路。
4. 前記係数制御部は、
   前記デジタル乗算器の出力信号の振幅を示すデータの特定のビットの値にもとづいて、正または負の所定値を出力する演算器と、
   前記所定値を、１サンプル前の前記可変係数と加算するデジタル加算器と、
   前記デジタル加算器の出力データを１サンプル遅延させ、前記デジタル加算器および前記デジタル乗算器へと出力する遅延回路と、
   を含むことを特徴とする請求項２に記載のモータ駆動回路。
5. 温度に応じた温度検出電圧を受けるサーミスタ用端子と、
   前記温度検出電圧をアナログデジタル変換し、デジタルの第９信号を生成する第３Ａ／Ｄコンバータをさらに備え、
   前記ドライバ回路は、前記第９信号に応じて前記モータをＰＷＭ（Pulse Width Modulation）駆動することを特徴とする請求項１から４のいずれかに記載の駆動回路。
6. 前記モータをＰＷＭ駆動する際のデューティ比を示すデューティ比制御電圧を受けるデューティ比制御端子と、
   前記デューティ比制御電圧をアナログデジタル変換し、デジタルの第１１信号を生成する第４Ａ／Ｄコンバータと、
   をさらに備え、
   前記ドライバ回路は、前記第１１信号に応じて前記モータをＰＷＭ（Pulse Width Modulation）駆動することを特徴とする請求項１から４のいずれかに記載の駆動回路。
7. 温度に応じた温度検出電圧を受けるサーミスタ用端子と、
   前記モータをＰＷＭ駆動する際のデューティ比を示すデューティ比制御電圧を受けるデューティ比制御端子と、
   前記温度検出電圧をアナログデジタル変換し、デジタルの第９信号を生成する第３Ａ／Ｄコンバータと、
   前記デューティ比制御電圧をアナログデジタル変換し、デジタルの第１１信号を生成する第４Ａ／Ｄコンバータと、
   をさらに備え、
   前記ドライバ回路は、前記第９信号、第１１信号に応じて前記モータをＰＷＭ（Pulse Width Modulation）駆動することを特徴とする請求項１から４のいずれかに記載の駆動回路。
8. 前記ホールセンサは、本駆動回路と同一の半導体基板上に一体集積化され、
   本駆動回路は、
   前記第１、第２Ａ／Ｄコンバータの前段に設けられ、前記ホール信号を増幅するアナログ増幅器と、
   前記ホールセンサにバイアス信号を供給するホールバイアス回路と、
   をさらに備えることを特徴とする請求項１から７のいずれかに記載の駆動回路。
9. 前記アナログ増幅器の利得は、前記ホール信号の振幅に応じて調節されることを特徴とする請求項８に記載の駆動回路。
10. 前記差動変換回路から前記制御信号生成部に至る経路上のいずれかの信号の振幅にもとづき前記アナログ増幅器の利得を制御する、デジタル回路で構成された目標振幅判定回路をさらに備えることを特徴とする請求項９に記載の駆動回路。
11. 前記アナログ増幅器の出力信号の振幅にもとづき前記アナログ増幅器の利得を制御する、アナログ回路で構成された目標振幅判定回路をさらに備えることを特徴とする請求項９に記載の駆動回路。
12. 前記ホールバイアス回路の前記バイアス信号は、前記ホール信号の振幅に応じて調節されることを特徴とする請求項８に記載の駆動回路。
13. 前記差動変換回路から前記制御信号生成部に至る経路上のいずれかの信号の振幅にもとづき前記バイアス信号を制御する、デジタル回路で構成された目標振幅判定回路をさらに備えることを特徴とする請求項１２に記載の駆動回路。
14. 前記アナログ増幅器の出力信号の振幅にもとづき前記ホール信号を制御する、アナログ回路で構成された目標振幅判定回路をさらに備えることを特徴とする請求項１２に記載の駆動回路。
15. ファンモータと、
    前記ファンモータを駆動する請求項１から１４のいずれかに記載の駆動回路と、
    を備えることを特徴とする冷却装置。
16. プロセッサと、
    前記プロセッサを冷却する請求項１５に記載の冷却装置と、
    を備えることを特徴とする電子機器。

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