JP2011187529A - 光半導体装置、光半導体装置の製造方法及び光半導体素子 - Google Patents

Abstract

【課題】光半導体装置の平坦性を向上させる。
【解決手段】半導体レーザ３０は、高抵抗半導体基板２０上のクラッド層となる第１導電型半導体層３１の上に、活性層３６及びクラッド層となる第２導電型半導体層３７を含む構造部Ａと、第１導電型の半導体層を含む構造部Ｂとを有する。これら構造部Ａ，Ｂの間は、高抵抗半導体層である埋め込み層３２によって埋められている。このように構造部Ａ，Ｂ間が埋め込み層３２によって埋められることで、半導体レーザ３０及び半導体レーザアレイ１０の平坦性が向上する。
【選択図】図１

Description

本発明は、光半導体装置及びその製造方法、並びに光半導体素子に関する。

光通信分野では、光半導体素子が広く利用されている。光半導体素子としては、例えば、所定波長のレーザ光を発生する半導体レーザが知られている。近年では、複数の半導体レーザをアレイ配置した半導体レーザアレイ等、複数の光半導体素子を含んだ光半導体装置も用いられるようになっている。

光半導体素子、或いは光半導体素子を含む光半導体装置に関しては、所定基板の一方の面側に、光を発生させる構造部（光発生部）を、メサ状に形成して設ける技術が知られている。このほか、所定基板に形成した光発生部に電流を注入するための電極を、その基板の光発生部形成面側と、それと反対の他方の面側とに設ける技術が知られている。また、回路基板、若しくは光導波路も形成された基板であるＰＬＣ（Planar Lightwave Circuit）への接続を考慮し、光発生部を形成した所定基板の、光発生部形成面側のみに、電極を設ける技術も知られている。

特開平６−９７５８９号公報 特開平６−５３５９５号公報 特開平７−１３５３６９号公報 特開２０００−３５７８４４号公報

アイ・イー・イー・イー フォトニクス テクノロジー レターズ（IEEE Photonics Technology Letters），２００４年，Ｖｏｌ．１６，Ｎｏ．５，ｐｐ．１２３９−１２４１ アイ・イー・イー・イー ジャーナル オブ セレクテッド トピックス イン カンタム エレクトロニクス（IEEE Journal of Selected Topics in Quantum Electronics），２００５年，Ｖｏｌ．１１，Ｎｏ．５，ｐｐ．１１６９−１１７３

半導体基板上に形成された光半導体装置で、光発生部の形成面側に全ての電極を配置する場合、光発生部の形成面側に溝や段差を設けるため、比較的平坦性の悪い構造になる。このような構造の場合、光半導体装置の駆動に伴って発生する熱が逃げ難くなり、温度上昇によってその性能が低下してしまうことが起こり得る。また、このような構造の場合には、製造時に不良が発生し、歩留まりが低下してしまうことも起こり得る。

本発明の一観点によれば、半導体基板上に形成された第１導電型の第１半導体層と、前記第１半導体層上の第１領域に設けられ、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部と、前記第１半導体層上の前記第１領域から離間した第２領域に設けられ、第１導電型の第３半導体層を含む第２構造部と、前記第１，第２構造部間を埋める半導体層とを含む光半導体素子を備える光半導体装置が提供される。

開示の光半導体装置によれば、その平坦性を向上させることができ、熱による特性劣化を抑制することが可能になる。また、開示の光半導体装置によれば、製造時の歩留まり向上を図ることが可能になる。

第１の実施の形態に係る半導体レーザアレイの一例を示す図である。 活性層の一例を示す図である。 第１の実施の形態に係る半導体層形成工程の一例を示す図である。 第１の実施の形態に係るエッチング及び埋め込みの第１工程の一例を示す図である。 第１の実施の形態に係るエッチング及び埋め込みの第２工程の一例を示す図である。 第１の実施の形態に係る電極形成及び素子分離工程の一例を示す図である。 第１の実施の形態に係る装置の一例を示す図である。 第２の実施の形態に係る半導体レーザアレイの一例を示す図である。 第３の実施の形態に係る半導体レーザアレイの一例を示す図である。 第３の実施の形態に係る半導体層形成の第１工程の一例を示す図である。 第３の実施の形態に係る半導体層形成の第２工程の一例を示す図である。 第３の実施の形態に係るエッチング及び埋め込みの第１工程の一例を示す図である。 第３の実施の形態に係るエッチング及び埋め込みの第２工程の一例を示す図である。 第３の実施の形態に係る電極形成工程の一例を示す図である。 半導体レーザアレイの変形例を示す図（その１）である。 半導体レーザアレイの変形例を示す図（その２）である。

まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体レーザアレイの一例を示す図である。
図１に示す半導体レーザアレイ（光半導体装置）１０は、１枚の高抵抗半導体基板２０上にアレイ配置された、複数（ここでは一例として２つ）の半導体レーザ（光半導体素子）３０を有している。各半導体レーザ３０は、互いに分離溝４０によって分離されている。

半導体レーザアレイ１０の高抵抗半導体基板２０には、インジウム・リン（ＩｎＰ）基板やガリウム・ヒ素（ＧａＡｓ）基板等の半導体基板（半絶縁性半導体基板）を用いることができる。尚、高抵抗半導体基板２０の材質は、例えば、半導体レーザ３０に用いる材料に基づき、選択される。

半導体レーザアレイ１０に含まれる各半導体レーザ３０は、高抵抗半導体基板２０上に形成された第１導電型半導体層３１を有している。第１導電型半導体層３１上には、並設された構造部Ａ，Ｂと、これら構造部Ａ，Ｂを埋め込んでいる埋め込み層３２が形成されている。埋め込み層３２上には、パッシベーション膜３３が形成されており、構造部Ａ，Ｂ上には、それぞれ電極３４，３５が形成されている。

各半導体レーザ３０の構造部Ａは、メサ状に形成されており、その短手方向の一方の側面とそれとは反対の他方の側面とが、埋め込み層３２によって被覆されている。構造部Ａは、第１導電型半導体層３１上に形成された活性層３６、及びこの活性層３６上に積層された第２導電型半導体層３７，３８を含んでいる。活性層３６は、例えば、量子井戸構造を有する量子井戸活性層とすることができる。

尚、活性層３６の下側に形成された第１導電型半導体層３１、及び活性層３６の上側に形成された第２導電型半導体層３７は、クラッド層として機能する。また、第２導電型半導体層３８は、クラッド層となる第２導電型半導体層３７と、その上方に形成される電極３４とを電気的に接続するコンタクト層として機能する。

構造部Ｂは、その上方に形成される電極３５と、下層の第１導電型半導体層３１とを電気的に接続する接続層として機能する。構造部Ｂは、ここでは構造部Ａと同様に、メサ状に形成され、その短手方向の一方の側面とそれとは反対の他方の側面とが、埋め込み層３２によって被覆されている。構造部Ｂは、例えば、第１導電型半導体層３１と同じく、第１導電型の半導体材料を用いて形成することができる。

このような構造部Ａ，Ｂを埋め込む埋め込み層３２は、例えば、第１導電型半導体層３１、第２導電型半導体層３７，３８及び構造部Ｂに用いられている材料よりも抵抗の高い、半導体材料を用いて形成される。このような高抵抗の半導体材料としては、鉄（Ｆｅ）やルテニウム（Ｒｕ）等の所定の不純物を含有させることによって高抵抗化した化合物半導体材料や、不純物を含有しない化合物半導体材料等を用いることができる。そのような材料を第１導電型半導体層３１上に一定の膜厚で形成することで、埋め込み層３２が形成されている。

また、埋め込み層３２上に形成されるパッシベーション膜３３には、例えば、酸化シリコン（ＳｉＯ₂）等の絶縁材料を用いることができる。構造部Ａ，Ｂに電気的に接続される電極３４，３５には、例えば、金属材料を用いることができる。

このように半導体レーザ３０では、活性層３６の上側のクラッド層となる第２導電型半導体層３７に、コンタクト層となる第２導電型半導体層３８を介して、電極３４が電気的に接続される。また、活性層３６の下側のクラッド層となる第１導電型半導体層３１には、接続層となる構造部Ｂを介して、電極３５が電気的に接続される。

これにより、各半導体レーザ３０では、電極３４，３５及び第１，第２導電型半導体層３１，３７を用いて、活性層３６に電流を注入することができるようになっており、この電流注入により、活性層３６で光が発生する。尚、半導体レーザ３０の、活性層３６が埋め込み層３２で被覆されていない両端面（構造部Ａの長手方向の両端面）は、例えば、へき開面とされる。或いは、半導体レーザ３０の当該両端面には、例えば、高反射膜と反射防止膜（いずれも図示せず。）がそれぞれ形成される。半導体レーザ３０の活性層３６で発生した光は、当該両端面間で共振され、半導体レーザ３０から所定波長のレーザ光が出射される。

半導体レーザアレイ１０では、各半導体レーザ３０の活性層３６に対し、上記のような電流注入を個別に行うことができるようになっている。即ち、各半導体レーザ３０を独立で駆動し、各半導体レーザ３０から個別にレーザ光を出射させることができるようになっている。

また、半導体レーザアレイ１０の各半導体レーザ３０は、第１導電型半導体層３１上に並設された構造部Ａ，Ｂが、一定の膜厚の埋め込み層３２によって埋め込まれている。このようにすることで、平坦性の良好な半導体レーザ３０を形成することが可能になっている。

更に、半導体レーザ３０では、上側のクラッド層となる第２導電型半導体層３７に電気的に接続する電極３４と、下側のクラッド層となる第１導電型半導体層３１に電気的に接続する電極３５とを、高抵抗半導体基板２０の同じ面側に設けている。そのため、半導体レーザアレイ１０を、ＰＬＣ基板等の回路基板と接続する際、同じ面側に設けた電極３４，３５で接続することができ、異なる面側にそれぞれ電極を設けた半導体レーザアレイに比べ、回路基板への接続を容易に行うことが可能になっている。

また、このようにして半導体レーザアレイ１０と回路基板との接続を行った場合、各半導体レーザ３０は、上記のように埋め込み層３２によって良好な平坦性が確保されているため、回路基板との間にできる隙間を少なくして熱抵抗を低くすることができる。そのため、半導体レーザアレイ１０において各半導体レーザ３０の駆動に伴い発生する熱が逃げやすくなり、半導体レーザアレイ１０の過熱を抑制することが可能になる。

半導体レーザ及び半導体レーザアレイに比較的深い溝や段差が残ることでその表面積が大きくなり、更に、そのような溝や段差を含む表面が、半導体材料に比べて熱伝導率の小さいＳｉＯ₂等の膜で被覆されていると、半導体レーザアレイの過熱が起こり易くなる。また、半導体レーザ及び半導体レーザアレイでは、過熱によりレーザ特性の劣化が起こる可能性があり、特に、高速動作のために半導体レーザを短共振器化した場合には、過熱によるレーザ特性の劣化がより起こり易くなる。

上記の半導体レーザ３０及び半導体レーザアレイ１０によれば、半導体レーザ３０の平坦性により、それらの過熱を抑え、レーザ特性の劣化を効果的に抑制することができる。
ここで、上記のような半導体レーザ３０及び半導体レーザアレイ１０の構成について、より具体的に説明する。半導体レーザ３０及び半導体レーザアレイ１０は、例えば、ＩｎＰ系材料又はＧａＡｓ系材料を用いて、形成することができる。

ＩｎＰ系材料を用いる場合、高抵抗半導体基板２０には、高抵抗ＩｎＰ基板を用いることができ、この高抵抗ＩｎＰ基板（高抵抗半導体基板２０）上に、第１導電型半導体層３１としてｎ型ＩｎＰクラッド層が形成される。そして、このｎ型ＩｎＰクラッド層（第１導電型半導体層３１）上に、構造部Ａ，Ｂが形成される。

構造部Ａには、ｎ型ＩｎＰクラッド層（第１導電型半導体層３１）上に、活性層３６が形成される。その活性層３６上に、第２導電型半導体層３７としてｐ型ＩｎＰクラッド層が形成され、第２導電型半導体層３８としてｐ型インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）コンタクト層が形成される。尚、活性層３６を量子井戸活性層とする場合には、例えば、次の図２に示すような構造とすることができる。

図２は活性層の一例を示す図である。
図２に示す活性層３６は、ｎ型ＩｎＰクラッド層（第１導電型半導体層３１）上に形成された光閉じ込め層（ＳＣＨ（Separate Confinement Heterostructure）層）３６ａを有している。このＳＣＨ層３６ａには、例えば、所定の元素組成を有する真性のアルミニウム・ガリウム・インジウム・ヒ素（ｉ−ＡｌＧａＩｎＡｓ）を用いることができる。ＳＣＨ層３６ａ上には、複数層の圧縮歪量子井戸層３６ｂが、各層間にバリア層３６ｃを挟んで、積層されている。圧縮歪量子井戸層３６ｂには、例えば、所定の元素組成を有するｉ−ＡｌＧａＩｎＡｓを用いることができ、バリア層３６ｃには、例えば、所定の元素組成を有するｉ−ＡｌＧａＩｎＡｓを用いることができる。最上層の圧縮歪量子井戸層３６ｂ上には、ＳＣＨ層３６ｄが形成されている。ＳＣＨ層３６ｄには、例えば、所定の元素組成を有するｉ−ＡｌＧａＩｎＡｓを用いることができる。そして、このＳＣＨ層３６ｄ上に、ｐ型ＩｎＰクラッド層（第２導電型半導体層３７）が形成される。尚、ＳＣＨ層３６ａ，３６ｄ、圧縮歪量子井戸層３６ｂ、バリア層３６ｃの膜厚及び材料の元素組成は、半導体レーザ３０で発生させるレーザ光の波長等に基づいて、それぞれ設定される。

例えばこのような活性層３６を含む構造部Ａと並べて、ｎ型ＩｎＰクラッド層（第１導電型半導体層３１）上に、構造部Ｂが形成される。構造部Ｂとしては、ｎ型ＩｎＰ層が形成される。

上記のような構造部Ａ，Ｂを埋め込む埋め込み層３２として、Ｆｅ等をドープして高抵抗化したＩｎＰ層である高抵抗ＩｎＰ層が形成される。この高抵抗ＩｎＰ層（埋め込み層３２）上には、ＳｉＯ₂等のパッシベーション膜３３が形成され、構造部Ａ，Ｂ上には、それぞれｐ側，ｎ側の電極３４，３５が形成される。構造部Ａのｐ型ＧａＡｓコンタクト層（第２導電型半導体層３８）に接続され、ｐ型ＩｎＰクラッド層（第２導電型半導体層３７）に電気的に接続されるｐ側の電極３４には、金・亜鉛（ＡｕＺｎ）と金（Ａｕ）の積層構造を有するＡｕＺｎ／Ａｕ電極が形成される。また、構造部Ａの下のｎ型ＩｎＰクラッド層（第１導電型半導体層３１）に構造部Ｂを介して電気的に接続されるｎ側の電極３５には、金・ゲルマニウム（ＡｕＧｅ）と金（Ａｕ）の積層構造を有するＡｕＧｅ／Ａｕ電極が形成される。

一方、半導体レーザ３０及び半導体レーザアレイ１０にＧａＡｓ系材料を用いる場合、高抵抗半導体基板２０には、高抵抗ＧａＡｓ基板を用いることができる。この高抵抗ＧａＡｓ基板（高抵抗半導体基板２０）上に、ｎ型アルミニウム・ガリウム・ヒ素（ＡｌＧａＡｓ）クラッド層（第１導電型半導体層３１）が形成される。そして、このｎ型ＡｌＧａＡｓクラッド層（第１導電型半導体層３１）上に、構造部Ａ，Ｂが形成される。

構造部Ａとしては、ｎ型ＡｌＧａＡｓクラッド層（第１導電型半導体層３１）上に、活性層３６が形成され、その活性層３６上に、ｐ型ＡｌＧａＡｓクラッド層（第２導電型半導体層３７）及びｐ型ＧａＡｓコンタクト層（第２導電型半導体層３８）が形成される。尚、ＧａＡｓ系材料を用いた場合の活性層３６も、上記のＩｎＰ系材料を用いた場合と同様に、例えば、図２に示したような量子井戸活性層とすることができる。

その場合、ｎ型ＡｌＧａＡｓクラッド層（第１導電型半導体層３１）上に形成されるＳＣＨ層３６ａには、例えば、真性のＧａＡｓ（ｉ−ＧａＡｓ）を用いることができる。ＳＣＨ層３６ａ上に形成される複数の圧縮歪量子井戸層３６ｂには、例えば、真性のガリウム・インジウム・ヒ素（ｉ−ＧａＩｎＡｓ）を用いることができる。各圧縮歪量子井戸層３６ｂ間に形成されるバリア層３６ｃには、例えば、ｉ−ＧａＡｓを用いることができる。最上層の圧縮歪量子井戸層３６ｂ上に形成されるＳＣＨ層３６ｄには、例えば、ｉ−ＧａＡｓを用いることができる。そして、このＳＣＨ層３６ｄ上に、ｐ型ＡｌＧａＡｓクラッド層（第２導電型半導体層３７）が形成される。尚、上記同様、ＳＣＨ層３６ａ，３６ｄ、圧縮歪量子井戸層３６ｂ、バリア層３６ｃの膜厚及び材料の元素組成は、半導体レーザ３０で発生させるレーザ光の波長等に基づいて、それぞれ設定される。

ｎ型ＡｌＧａＡｓクラッド層（第１導電型半導体層３１）上に形成される構造部Ｂとしては、ｎ型ＧａＡｓ層が形成される。構造部Ａ，Ｂを埋め込む埋め込み層３２としては、高抵抗化したＧａＡｓ層である高抵抗ＧａＡｓ層が形成される。この高抵抗ＧａＡｓ層（埋め込み層３２）上に、ＳｉＯ₂等のパッシベーション膜３３が形成され、構造部Ａ，Ｂ上に、それぞれｐ側，ｎ側の電極３４，３５が形成される。

続いて、半導体レーザアレイ１０の形成方法の一例について説明する。尚、ここでは、半導体レーザアレイ１０として、ＩｎＰ系材料を用いた波長１．３μｍ帯のファブリ・ペロー・レーザを例に、その形成方法を説明する。

図３は第１の実施の形態に係る半導体層形成工程の一例を示す図である。
はじめに、高抵抗半導体基板２０として高抵抗ＩｎＰ基板を用意し、その上に、各半導体層を順に形成していく。各半導体層は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いた結晶成長により形成することができる。

まず、用意した高抵抗半導体基板２０（高抵抗ＩｎＰ基板）上に、図３に示すように、第１導電型半導体層３１としてｎ型ＩｎＰクラッド層を形成し、更に活性層３６を形成する。活性層３６を図２のような構造とする場合には、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）上に、ＳＣＨ層３６ａ、複数の圧縮歪量子井戸層３６ｂとバリア層３６ｃ、及びＳＣＨ層３６ｄを、それぞれ所定の元素組成のｉ−ＡｌＧａＩｎＡｓで形成する。

第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）は、例えば、厚さ２０００ｎｍで形成することができる。また、活性層３６の各圧縮歪量子井戸層３６ｂは、例えば、厚さ６ｎｍ（発光波長１３００ｎｍ）で形成することができ、各バリア層３６ｃは、例えば、厚さ１０ｎｍで形成することができる。ＳＣＨ層３６ａ，３６ｄは、例えば、厚さ１０ｎｍで形成することができる。

第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）及び活性層３６の形成後は、図３に示したように、形成した活性層３６上に、第２導電型半導体層３７としてｐ型ＩｎＰクラッド層を形成する。更に、形成した第２導電型半導体層３７（ｐ型ＩｎＰクラッド層）上に、第２導電型半導体層３８としてｐ型ＩｎＧａＡｓコンタクト層を形成する。

第２導電型半導体層３７（ｐ型ＩｎＰクラッド層）は、例えば、厚さ１５００ｎｍで形成することができる。また、その上に形成する第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）は、例えば、厚さ５００ｎｍで形成することができる。

図４は第１の実施の形態に係るエッチング及び埋め込みの第１工程の一例を示す図である。
第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）の形成まで行った後は、その上に、ＣＶＤ法により、例えば、厚さ５００ｎｍのＳｉＯ₂膜を形成する。そして、形成したそのＳｉＯ₂膜に対し、フォトリソグラフィとフッ化水素（ＨＦ）系エッチャントを用いたエッチングを行う。それにより、第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）上に、図４に示すような、複数の開口部５１ａを有する、ＳｉＯ₂膜のストライプ状のマスクパターン５１を形成する。マスクパターン５１の幅Ｗ１は、例えば、１．５μｍとすることができる。

マスクパターン５１の形成後は、例えば、反応性イオンエッチングにより、開口部５１ａから表出する部分の第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）、第２導電型半導体層３７（ｐ型ＩｎＰクラッド層）及び活性層３６を、エッチング除去する。このエッチングにより、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）を部分的に表出させる。マスクパターン５１が形成されている部分には、第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）、第２導電型半導体層３７（ｐ型ＩｎＰクラッド層）及び活性層３６がメサ状に残り、構造部Ａが形成される。例えば、マスクパターン５１を用いたエッチングにより、幅１．５μｍ、深さ２５００ｎｍのメサ状の構造部Ａを形成する。

このようにして構造部Ａを形成した後は、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）が表出している部分に、埋め込み層３２として、例えば、Ｆｅをドープした高抵抗ＩｎＰ層を形成し、構造部Ａの側方を埋め込む。これにより、図４に示したような状態が得られる。

その後、マスクパターン５１は、例えば、ＨＦ系エッチャントを用いたエッチングにより除去する。
図５は第１の実施の形態に係るエッチング及び埋め込みの第２工程の一例を示す図である。

構造部Ａを埋め込み層３２（高抵抗ＩｎＰ層）で埋め込んだ後は、ＣＶＤ法により、例えば、厚さ５００ｎｍのＳｉＯ₂膜を形成する。そして、形成したそのＳｉＯ₂膜に対し、フォトリソグラフィとＨＦ系エッチャントを用いたエッチングを行う。それにより、第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）と埋め込み層３２（高抵抗ＩｎＰ層）の上に、図５に示すような、複数の開口部５２ａを有する、ＳｉＯ₂膜のストライプ状のマスクパターン５２を形成する。マスクパターン５２の幅Ｗ２は、例えば、１０μｍとすることができる。このとき、開口部５２ａは、構造部Ａの側方に一定距離だけ離間した位置（並設する構造部Ｂの形成位置）に形成される。

マスクパターン５２の形成後は、例えば、反応性イオンエッチングにより、開口部５２ａから表出する部分の埋め込み層３２（高抵抗ＩｎＰ層）をエッチング除去する。このエッチングにより、埋め込み層３２（高抵抗ＩｎＰ層）に、ストライプ状に溝３２ａを形成し、各溝３２ａの底に、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）を表出させる。例えば、エッチングにより、深さ２５００ｎｍの溝３２ａを形成する。

その後、溝３２ａから表出している部分の第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）上に、ｎ型ＩｎＰ層を形成し、溝３２ａを埋める。例えば、深さ２５００ｎｍの溝３２ａを形成している場合には、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）上に厚さ２５００ｎｍのｎ型ＩｎＰ層を形成し、溝３２ａを埋める。この溝３２ａに埋めたｎ型ＩｎＰ層により、構造部Ｂが形成される。これにより、図５に示したような状態が得られる。

図６は第１の実施の形態に係る電極形成及び素子分離工程の一例を示す図である。
構造部Ｂ（ｎ型ＩｎＰ層）の形成後は、上記の開口部５２ａが形成されているマスクパターン５２の、構造部Ａに対応する領域に、図６に示すようにストライプ状に複数の開口部５２ｂを更に形成する。これにより、構造部Ａの最上層にある第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）を表出させる。そして、マスクパターン５２の開口部５２ｂから表出する第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）上にｐ側の電極３４を形成し、開口部５２ａから表出する構造部Ｂ（ｎ型ＩｎＰ層）上にｎ側の電極３５を形成する。

尚、本例では、構造部Ｂを形成する際に用いたＳｉＯ₂膜をそのままパッシベーション膜として用いているが、構造部Ｂの形成した後にＳｉＯ₂膜を除去し、新たに厚さ５００ｎｍのＳｉＯ₂膜を形成してから構造部Ａ，構造部Ｂ上にストライプ状の開口を形成してから構造部Ａ上にｐ側の電極３４を形成し、構造部Ｂ上にｎ側の電極３５を形成しても構わない。

第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）上に形成するｐ側の電極３４としては、例えば、ＡｕＺｎ／Ａｕ電極を形成する。構造部Ｂ（ｎ型ＩｎＰ層）上に形成するｎ側の電極３５としては、例えば、ＡｕＧｅ／Ａｕ電極を形成する。

ｐ側，ｎ側の電極３４，３５は、例えば、次のようにして形成することができる。
まず、上記のように、開口部５２ａが形成されているマスクパターン５２に、更に開口部５２ｂを形成した後、開口部５２ｂとその周辺部のマスクパターン５２の上に開口部を設けたレジストパターンを形成する。その後、ＡｕＺｎ／Ａｕ等の電極３４の電極材料を真空蒸着等により形成し、レジストパターンをその上に形成された電極材料と共に除去する（リフトオフ法）。これにより、第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）とその周辺部のマスクパターン５２の上に、その電極材料からなるｐ側の電極３４が形成される。

次いで、同様に、開口部５２ａとその周辺部のマスクパターン５２の上に開口部を設けたレジストパターンを形成し、ＡｕＧｅ／Ａｕ等の電極３５の電極材料を真空蒸着等により形成した後、レジストパターンをその上に形成された電極材料と共に除去する。これにより、構造部Ｂ（ｎ型ＩｎＰ層）とその周辺部のマスクパターン５２の上に、その電極材料からなるｎ側の電極３５が形成される。

電極３４，３５の形成後は、１組の構造部Ａ，Ｂを含む領域を単位領域とし、各単位領域間のマスクパターン５２に、それぞれ開口部を形成する。そして、その開口部から表出する埋め込み層３２（高抵抗ＩｎＰ層）、及びその下部の第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）を、高抵抗半導体基板２０（高抵抗ＩｎＰ基板）が表出するまでエッチング除去する。これにより、図６に示したように、第１導電型半導体層３１（ｎ型ＩｎＰ層）を複数に分割する、即ち各半導体レーザ３０を電気的に分離する分離溝４０が形成される。尚、この分離溝４０の形成後に残るマスクパターン５２は、パッシベーション膜３３として利用される。

以後は、高抵抗半導体基板２０（高抵抗ＩｎＰ基板）を研磨して全体の厚さが１００μｍ程度になるようにし、その後、更に、へき開を行う。これにより、１枚の高抵抗半導体基板２０（高抵抗ＩｎＰ基板）上に、分離溝４０で分離された複数の半導体レーザ３０を備える、半導体レーザアレイ１０が得られる。

以上のような方法では、隣り合う半導体レーザ３０間を分離するために分離溝４０は形成するが、各半導体レーザ３０内には、深い溝や段差を意図的に残すことはない。そのため、各半導体レーザ３０を比較的平坦性良く形成することができる。また、このように各半導体レーザ３０内に深い溝や段差を残さないため、各半導体層を比較的容易に精度良く形成（成長、加工）することができる。そのため、半導体レーザアレイ１０を形成する際の不良の発生を抑制し、品質の向上、歩留まりの向上を図ることができる。

尚、ここでは、ＩｎＰ系材料を用いて半導体レーザアレイ１０を形成する場合を例にして説明したが、ＧａＡｓ系材料を用いる場合にも、上記ＩｎＰ系材料を用いた場合と同様の流れで形成可能である。また、ここでは、波長１．３μｍ帯のファブリ・ペロー・レーザを例にしてその形成方法を説明したが、他の波長帯、例えば１．５５μｍ帯のものも、活性層３６の材料及び元素組成を適切に選択することで、上記同様の流れで形成可能である。

図７は第１の実施の形態に係る装置の一例を示す図である。尚、図７（Ａ）は装置の一例の平面模式図、図７（Ｂ）は図７（Ａ）のＸ１−Ｘ１断面模式図、図７（Ｃ）は図７（Ａ）のＸ２−Ｘ２断面模式図である。

図７に示すＰＬＣ基板６０は、半導体レーザアレイ１０（ここでは２つの半導体レーザ３０を含む半導体レーザアレイ１０）が接続される領域に、凹部６１を有している。凹部６１には、半導体レーザアレイ１０に含まれる半導体レーザ３０の電極３４，３５に対応する位置に、同数の電極６２が設けられている。各電極６２からはそれぞれ引き出し線６３が引き出されており、各電極６２をそれぞれ、引き出し線６３を介して、ＰＬＣ基板６０の外部と電気的に接続することができるようになっている。半導体レーザアレイ１０の電極３４，３５と、ＰＬＣ基板６０の電極６２とは、例えば、半田等の接合部材６６を用いて、電気的に接続される。

ＰＬＣ基板６０の凸部６４には、半導体レーザアレイ１０に含まれる半導体レーザ３０の活性層３６に対応する位置に、同数の光導波路６５が形成されている。ＰＬＣ基板６０と半導体レーザアレイ１０とを接続する際には、電極６２と電極３４，３５とを電気的に接続すると共に、光導波路６５と活性層３６の位置（高さ等）を合わせることで、光導波路６５と活性層３６とを光学的に接続する。

このような構成を有する装置７０では、半導体レーザアレイ１０の各半導体レーザ３０に、引き出し線６３、電極６２及び電極３４，３５を介して、個別に電圧を印加することができ、各半導体レーザ３０から所定波長のレーザ光を発生させることができる。各半導体レーザ３０で発生したレーザ光は、各半導体レーザ３０の活性層３６と光学的に接続された、ＰＬＣ基板６０の対応する光導波路６５に光結合され、その光導波路６５を伝播される。

尚、ここでは、ＰＬＣ基板６０と半導体レーザアレイ１０とを、それらの電極６２と電極３４，３５とを対向させ、接合部材６６を用いて接続するようにした。このように図７の例では、半導体レーザアレイ１０をＰＬＣ基板６０に実装した場合を示しているが、電気配線のみ形成された回路基板を用いて、光結合は別途光学系を組んでも構わない。

次に、第２の実施の形態について説明する。
図８は第２の実施の形態に係る半導体レーザアレイの一例を示す図である。尚、図８（Ａ）は半導体レーザアレイの一例の斜視模式図、図８（Ｂ）は図８（Ａ）のＹ部を示す図である。

図８に示す半導体レーザアレイ１０ａでは、高抵抗半導体基板２０上の、クラッド層となる第１導電型半導体層３１に、回折格子３１ａが形成され、その上に光導波路層３９が形成されている。この光導波路層３９上に活性層３６が形成され、その上に、クラッド層となる第２導電型半導体層３７が形成されている。半導体レーザアレイ１０ａは、このような構成を有している点で、上記第１の実施の形態に係る半導体レーザアレイ１０と相違する。尚、図８（Ａ）では図示を省略しているが、ここに例示する半導体レーザアレイ１０ａの、レーザ光出射方向の端面とそれとは反対の端面とには、図８（Ｂ）に示すように、それぞれ反射防止膜１１と高反射膜１２とが形成されている。

半導体レーザアレイ１０ａの各半導体レーザ３０ａは、上記のような構成により、分布帰還型（ＤＦＢ）レーザとして機能する。これにより、各半導体レーザ３０ａから発生するレーザ光の波長選択性を向上させることが可能になる。また、各半導体レーザ３０ａの回折格子３１ａの周期を変えることにより、図８に示したように、異なる波長λ１，λ２のレーザ光を発生する複数の半導体レーザ３０ａを含む、半導体レーザアレイ１０ａが実現可能である。

半導体レーザアレイ１０ａは、例えば、次のようにして形成することができる。まず、上記第１の実施の形態で述べた図３の工程において、高抵抗半導体基板２０上にクラッド層となる第１導電型半導体層３１を形成した後、その表層部に所定の周期で回折格子３１ａを形成する。回折格子３１ａは、例えば、後に複数の半導体レーザ３０ａの各活性層３６が形成される領域に、それぞれ所定の周期で形成する。回折格子３１ａは、例えば、電子ビーム露光とエッチングにより形成することができる。このような回折格子３１ａを形成した第１導電型半導体層３１上に、光導波路層３９を形成する。その後、上記同様、活性層３６、第２導電型半導体層３７，３８の形成を行う。以降の工程は、上記第１の実施の形態で述べたのと同様にして行うことができる。

半導体レーザアレイ１０ａを、例えば、ＩｎＰ系材料を用いて形成する場合には、高抵抗半導体基板２０として、高抵抗ＩｎＰ基板が用いられ、その上に、クラッド層となる第１導電型半導体層３１として、ｎ型ＩｎＰクラッド層が形成される。このｎ型ＩｎＰクラッド層（第１導電型半導体層３１）に所定の周期の回折格子（回折格子３１ａ）が形成され、その上に、光導波路層３９として、ｎ型インジウム・ガリウム・ヒ素・リン（ＩｎＧａＡｓＰ）光導波路層が形成される。その他の部分については、上記第１の実施の形態で述べたのと同様の材料を用いることができる。

尚、ＧａＡｓ系材料を用いる場合にも、上記の流れと同様の流れで形成可能である。また、活性層３６の材料及び元素組成を適切に選択することで、１．３μｍ帯や１．５５μｍ帯等、波長帯の異なる半導体レーザ３０ａも形成可能である。

尚、上記例では第１導電型半導体層に回折格子を形成しているが、回折格子を第１導電型半導体層上に積層した層に形成する、活性層の上部に形成された半導体層に形成する、活性層自体に形成する等、他の形態を用いてももちろん構わない。また、半導体レーザアレイ１０ａの中の、各半導体レーザ中の回折格子のピッチを変えて、波長の異なるレーザ光を発生させるようにすれば、ＷＤＭ（Wavelength Division Multiplexing）用の多波長の光源を作製することができる。

また、半導体レーザアレイ１０ａは、上記第１の実施の形態において図７に示したのと同様に、ＰＬＣ基板６０に電気的、光学的に接続することも可能である。即ち、ＰＬＣ基板６０の電極６２と半導体レーザアレイ１０ａの電極３４，３５とを電気的に接続すると共に、ＰＬＣ基板６０の光導波路６５と半導体レーザアレイ１０ａの活性層３６の位置を合わせ、光導波路６５と活性層３６とを光学的に接続すればよい。図７の説明で示した通り、ＰＬＣ基板は電気配線のみ形成された回路基板でも構わない。

次に、第３の実施の形態について説明する。
図９は第３の実施の形態に係る半導体レーザアレイの一例を示す図である。
図９に示す半導体レーザアレイ１０ｂでは、隣り合う半導体レーザ３０においてそれぞれクラッド層となる第１導電型半導体層３１間に、それら第１導電型半導体層３１同士を電気的に分離する分離層４１が形成されている。分離層４１上には、高抵抗半導体の埋め込み層３２、及びＳｉＯ₂等のパッシベーション膜３３が形成されている。半導体レーザアレイ１０ｂは、このような構成を有している点で、上記第１の実施の形態に係る半導体レーザアレイ１０と相違する。

半導体レーザアレイ１０ｂの分離層４１には、埋め込み層３２と同じく、高抵抗半導体材料を用いることができる。また、分離層４１には、第１導電型半導体層３１内を移動するキャリアに対してポテンシャル障壁を作るような半導体材料を用いることもできる。尚、その他の部分については、上記第１の実施の形態で述べたのと同様の材料を用いることができる。

半導体レーザアレイ１０ｂでは、隣り合う半導体レーザ３０間を、分離層４１によって電気的に分離し、更にその分離層４１上に、埋め込み層３２及びパッシベーション膜３３を形成する。そのため、半導体レーザアレイ１０ｂの電極３４，３５形成面側の平坦性を一層向上させることが可能になる。

半導体レーザアレイ１０ｂの形成は、例えば、次の図１０〜図１４に示すような流れで行うことができる。尚、ここでは、半導体レーザアレイ１０ｂとして、ＩｎＰ系材料を用いた波長１．３μｍ帯のファブリ・ペロー・レーザを例に、その形成方法を説明する。

半導体レーザアレイ１０ｂに含まれる各半導体層は、上記第１の実施の形態に係る半導体レーザアレイ１０の形成の際と同様に、ＭＯＣＶＤ法を用いた結晶成長により形成することができる。

図１０は第３の実施の形態に係る半導体層形成の第１工程の一例を示す図である。
まず、高抵抗半導体基板２０として高抵抗ＩｎＰ基板を用意し、その上に、図１０（Ａ）に示すように、第１導電型半導体層３１としてｎ型ＩｎＰクラッド層を形成する。第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）は、例えば、厚さ２０００ｎｍで形成することができる。

次いで、形成した第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）上に、例えば、厚さ５００ｎｍのＳｉＯ₂膜を形成する。そして、形成したそのＳｉＯ₂膜に対し、フォトリソグラフィとＨＦ系エッチャントを用いたエッチングを行う。それにより、図１０（Ｂ）に示すような、複数の開口部５３ａを有する、ＳｉＯ₂膜のストライプ状のマスクパターン５３を形成する。開口部５３ａは、分離層４１を形成する位置に形成する。マスクパターン５２の幅Ｗ３は、例えば、１０μｍとすることができる。

次いで、図１０（Ｃ）に示すように、マスクパターン５３をマスクにして反応性イオンエッチングを行い、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）を部分的にエッチング除去する。このエッチングにより、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）に、ストライプ状に溝３１ｂを形成し、各溝３１ｂの底に、高抵抗半導体基板２０（高抵抗ＩｎＰ基板）を表出させる。

次いで、図１０（Ｄ）に示すように、溝３１ｂから表出している部分の高抵抗半導体基板２０（高抵抗ＩｎＰ基板）上に、分離層４１として、例えば、Ｆｅをドープした高抵抗ＩｎＰ層を形成し、溝３１ｂを埋める。これにより、溝３１ｂで複数に分割された第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）間を、分離層４１で埋め、電気的に分離した状態とする。

このほか、溝３１ｂから表出している部分の高抵抗半導体基板２０（高抵抗ＩｎＰ基板）上に、分離層４１として、例えば、ガリウム・ヒ素・アンチモン（ＧａＡｓＳｂ）層を形成し、溝３１ｂを埋めることもできる。ＧａＡｓＳｂは、ＩｎＰに格子整合可能で、ＩｎＰに対して伝導帯にポテンシャル障壁を作る。従って、溝３１ｂには、このようなＧａＡｓＳｂ層が形成可能であって、形成したＧａＡｓＳｂ層で第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）間を埋め、電気的に分離した状態とすることが可能である。

尚、溝３１ｂの深さ、及び分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）の厚さは、２０００ｎｍとすることができる。
分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）の形成後、マスクパターン５３は、例えば、ＨＦ系エッチャントを用いたエッチングにより除去する。

図１０では第１導電型半導体層３１を形成した後に分離層４１を形成する工程を採っているが、その逆に高抵抗半導体基板２０の上にまず分離層４１を形成してから第１導電型半導体層３１を形成する工程を採っても構わない。

図１１は第３の実施の形態に係る半導体層形成の第２工程の一例を示す図である。
分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）の形成後は、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）及び分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）上に、活性層３６を形成する。活性層３６を図２のような構造とする場合には、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）上に、ＳＣＨ層３６ａ、複数の圧縮歪量子井戸層３６ｂとバリア層３６ｃ、及びＳＣＨ層３６ｄを、それぞれ所定の元素組成のｉ−ＡｌＧａＩｎＡｓで形成する。圧縮歪量子井戸層３６ｂは、例えば、厚さ６ｎｍ（発光波長１３００ｎｍ）で形成することができ、各バリア層３６ｃは、例えば、厚さ１０ｎｍで形成することができる。ＳＣＨ層３６ａ，３６ｄは、例えば、厚さ１０ｎｍで形成することができる。

活性層３６の形成後は、図１１に示したように、その上に、第２導電型半導体層３７としてｐ型ＩｎＰクラッド層を形成し、第２導電型半導体層３８としてｐ型ＩｎＧａＡｓコンタクト層を形成する。第２導電型半導体層３７（ｐ型ＩｎＰクラッド層）は、例えば、厚さ１５００ｎｍで形成することができる。また、その上に形成する第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）は、例えば、厚さ５００ｎｍで形成することができる。

図１２は第３の実施の形態に係るエッチング及び埋め込みの第１工程の一例を示す図である。
第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）の形成まで行った後は、図１２に示すような、複数の開口部５１ａを有する、ＳｉＯ₂膜のストライプ状のマスクパターン５１を形成する。マスクパターン５１の幅Ｗ１は、例えば、１．５μｍとすることができる。マスクパターン５１は、先に形成した分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）の上方の位置を避け、開口部５１ａが分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）の上方に形成されるように、形成する。

マスクパターン５１の形成後は、開口部５１ａから表出する部分の第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）、第２導電型半導体層３７（ｐ型ＩｎＰクラッド層）及び活性層３６を、エッチング除去する。このエッチングにより、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）の一部及び分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）を表出させ、メサ状の構造部Ａを形成する。例えば、マスクパターン５１を用いたエッチングにより、幅１．５μｍ、深さ２５００ｎｍのメサ状の構造部Ａを形成する。

構造部Ａの形成後は、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）及び分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）が表出している部分に、埋め込み層３２として、例えば、Ｆｅをドープした高抵抗ＩｎＰ層を形成し、構造部Ａの側方を埋め込む。これにより、図１２に示したような状態が得られる。

その後、マスクパターン５１は、例えば、ＨＦ系エッチャントを用いたエッチングにより除去する。
図１３は第３の実施の形態に係るエッチング及び埋め込みの第２工程の一例を示す図である。

構造部Ａを埋め込み層３２（高抵抗ＩｎＰ層）で埋め込んだ後は、図１３に示すような、複数の開口部５２ａを有する、ＳｉＯ₂膜のストライプ状のマスクパターン５２を形成する。マスクパターン５２の幅Ｗ２は、例えば、１０μｍとすることができ、開口部５２ａは、構造部Ａの側方に一定距離だけ離間した位置（並設する構造部Ｂの形成位置）に形成される。

マスクパターン５２の形成後は、開口部５２ａから表出する部分の埋め込み層３２（高抵抗ＩｎＰ層）をエッチング除去する。このエッチングにより、埋め込み層３２（高抵抗ＩｎＰ層）に、ストライプ状に溝３２ａを形成し、各溝３２ａの底に、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）を表出させる。例えば、エッチングにより、深さ２５００ｎｍの溝３２ａを形成する。

その後、溝３２ａから表出している部分の第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）上に、ｎ型ＩｎＰ層を形成し、溝３２ａを埋め、構造部Ｂを形成する。例えば、深さ２５００ｎｍの溝３２ａを形成している場合には、第１導電型半導体層３１（ｎ型ＩｎＰクラッド層）上に厚さ２５００ｎｍのｎ型ＩｎＰ層を形成し、溝３２ａを埋める。これにより、図１３に示したような状態が得られる。

図１４は第３の実施の形態に係る電極形成工程の一例を示す図である。
構造部Ｂ（ｎ型ＩｎＰ層）の形成後は、マスクパターン５２の、構造部Ａに対応する領域に、図１４に示すようにストライプ状に複数の開口部５２ｂを更に形成し、構造部Ａの第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）を表出させる。そして、マスクパターン５２の開口部５２ｂから表出する第２導電型半導体層３８（ｐ型ＩｎＧａＡｓコンタクト層）上にｐ側の電極３４を形成し、開口部５２ａから表出する構造部Ｂ（ｎ型ＩｎＰ層）上にｎ側の電極３５を形成する。ｐ側の電極３４としては、例えば、ＡｕＺｎ／Ａｕ電極を形成し、ｎ側の電極３５としては、例えば、ＡｕＧｅ／Ａｕ電極を形成する。ｐ側，ｎ側の電極３４，３５は、例えば、リフトオフ法により形成する。

尚、電極３４，３５の形成後に残るマスクパターン５２は、パッシベーション膜３３として利用される。
以後は、高抵抗半導体基板２０（高抵抗ＩｎＰ基板）を研磨して全体の厚さが１００μｍ程度になるようにし、その後、更に、へき開を行う。これにより、１枚の高抵抗半導体基板２０（高抵抗ＩｎＰ基板）上に、分離層４１（高抵抗ＩｎＰ層又はＧａＡｓＳｂ層）及び埋め込み層３２（高抵抗ＩｎＰ層）で電気的に分離された複数の半導体レーザ３０を備える、半導体レーザアレイ１０ｂが得られる。

以上のような方法では、各半導体レーザ３０内に、深い溝や段差を意図的に残すことはない。そのため、各半導体レーザ３０を比較的平坦性良く形成することができ、また、各半導体層を比較的容易に精度良く形成することができる。そのため、半導体レーザアレイ１０ｂの過熱とそれによるレーザ特性の劣化を抑制することができ、また、半導体レーザアレイ１０ｂを形成する際の不良の発生を抑制して、品質の向上、歩留まりの向上を図ることができる。

尚、ここでは、ＩｎＰ系材料を用いて半導体レーザアレイ１０ｂを形成する場合を例にして説明したが、ＧａＡｓ系材料を用いる場合にも、上記ＩｎＰ系材料を用いた場合と同様の流れで形成可能である。また、ここでは、波長１．３μｍ帯のファブリ・ペロー・レーザを例にしてその形成方法を説明したが、他の波長帯、例えば１．５５μｍ帯のものも、活性層３６の材料及び元素組成を適切に選択することで、上記同様の流れで形成可能である。

また、半導体レーザアレイ１０ｂは、上記第１の実施の形態において図７に示したのと同様に、ＰＬＣ基板６０に電気的、光学的に接続することも可能である。即ち、ＰＬＣ基板６０の電極６２と半導体レーザアレイ１０ｂの電極３４，３５とを電気的に接続すると共に、ＰＬＣ基板６０の光導波路６５と半導体レーザアレイ１０ｂの活性層３６の位置を合わせ、光導波路６５と活性層３６とを光学的に接続すればよい。

また、半導体レーザアレイ１０ｂにおける、分離層４１と埋め込み層３２で電気的に分離した各半導体レーザ３０について、上記第２の実施の形態で述べたように、第１導電型半導体層３１に回折格子３１ａを形成し、その上に光導波路層３９を形成してもよい。即ち、半導体レーザアレイ１０ｂに含まれる各半導体レーザ３０を、ＤＦＢレーザとすることも可能である。

また、上記の半導体レーザアレイ１０ｂでは、隣り合う半導体レーザ３０間の１箇所に分離層４１を形成するようにしたが、隣り合う半導体レーザ３０間の２箇所以上の分離層を形成するようにしてもよい。

図１５は半導体レーザアレイの変形例を示す図である。
図１５に示す半導体レーザアレイ１０ｃでは、隣り合う半導体レーザ３０間の２箇所に、第１，第２分離層４１ａ，４１ｂが形成されている。この半導体レーザアレイ１０ｃの第１，第２分離層４１ａ，４１ｂのうち、第１分離層４１ａは、上記半導体レーザアレイ１０ｂに比べて、一の半導体レーザ３０の構造部Ａ側に、より近づけて、形成されている。また、半導体レーザアレイ１０ｃの第２分離層４１ｂは、上記半導体レーザアレイ１０ｂに比べて、他の半導体レーザ３０の構造部Ｂ側に、より近づけて、形成されている。

このような第１，第２分離層４１ａ，４１ｂを形成することにより、各半導体レーザ３０のクラッド層となる第１導電型半導体層３１の面積を、上記半導体レーザアレイ１０ｂに比べ、より狭くすることが可能になる。それにより、第１導電型半導体層３１内に含まれ得る結晶欠陥の影響を少なく抑えることが可能になる。更に、隣り合う半導体レーザ３０間の第１，第２分離層４１ａ，４１ｂの間隔をより短くすれば、各半導体レーザ３０及び半導体レーザアレイ１０ｃの小型化が可能になる。

以上、半導体レーザアレイ１０，１０ａ，１０ｂ，１０ｃ等について説明した。
光通信分野では、近年の通信容量の増大に伴い、大容量の信号を発生できる、小型の光源として、半導体レーザアレイが有望なデバイスの１つになっている。半導体レーザアレイは、例えば、波長多重分割方式向けに、各半導体レーザを独立に駆動し、それぞれから所定波長の光を発振するようにして、大容量の光信号を発生させる用途に用いられる。

上記の半導体レーザアレイ１０，１０ａ，１０ｂ，１０ｃ等は、このような用途に利用可能である。また、それらは、上記構成を採用することにより、過熱及びレーザ特性の劣化が抑えられ、品質の向上、歩留まりの向上を図ることが可能になっている。

尚、半導体レーザアレイの構成は、以上説明した例に限定されるものではない。
例えば、以上の説明では、第１導電型半導体をｎ型半導体とし、第２導電型半導体をｐ型半導体とした場合を例示したが、第１導電型半導体をｐ型半導体とし、第２導電型半導体をｎ型半導体として、半導体レーザ及び半導体レーザアレイを形成してもよい。

また、以上の説明における半導体レーザアレイの各層の膜厚、溝の深さや幅等は、単なる例であって、形成する半導体レーザアレイの形態に応じて適宜変更することが可能である。

また、以上の説明では、第１導電型半導体層３１上に、高さの揃ったメサ状の構造部Ａ，Ｂを、間に埋め込み層３２を挟んで、形成するようにした。このとき、第１導電型半導体層３１上であって、構造部Ａの側方に埋め込み層３２を挟んで構造部Ｂが形成されていれば、構造部Ａ，Ｂ及び埋め込み層３２の高さは、必ずしも完全に一致していなくてもよい。また、埋め込み層３２の厚みは、構造部Ａ，Ｂ間に埋め込み層３２が形成されていれば、必ずしも全面にわたって均一でなくてもよい。

また、以上の説明では、メサ状の構造部Ａ，Ｂを形成するようにしたが、構造部Ｂについては、第１導電型半導体層３１に電気的に接続されるものであれば、必ずしもメサ状とすることを要しない。

図１６は半導体レーザアレイの変形例を示す図である。尚、図１６（Ａ）は半導体レーザアレイの変形例の斜視模式図、図１６（Ｂ）は図１６（Ａ）のＺ部を示す図である。
例えば、上記第１の実施の形態に係る半導体レーザアレイ１０において、その構造部Ｂは、図１６に示すように、第１導電型半導体層３１からその上方に向かって延びる筒状（円筒状、すり鉢状等）とすることが可能である。その場合は、例えば、図５に示した工程において、埋め込み層３２に、溝３２ａに替えて、第１導電型半導体層３１に達する孔（コンタクトホール）を形成し、そこに構造部Ｂを形成するようにすればよい。構造部Ｂは、第１導電型半導体層３１の平面方向に沿った断面の面積が大きくなるほど、第１導電型半導体層３１、及び構造部Ｂ上に形成される電極３５との接続抵抗を小さく抑えることが可能である。

尚、この図１６に示したような筒状の構造部Ｂは、上記第２，第３の実施の形態に係る半導体レーザアレイ１０ａ，１０ｂ，１０ｃ等にも、同様に適用可能である。
以上説明した実施の形態に関し、更に以下の付記を開示する。

（付記１） 半導体基板上に形成された複数の光半導体素子を含み、
前記複数の光半導体素子がそれぞれ、
前記半導体基板上に形成された第１導電型の第１半導体層と、
前記第１半導体層上の第１領域に設けられ、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部と、
前記第１半導体層上の前記第１領域から離間した第２領域に設けられ、第１導電型の第３半導体層を含む第２構造部と、
前記第１，第２構造部間を埋める半導体層と、
前記第１構造部上に配置された第１電極と、
前記第２構造部上に配置された第２電極と、
を含むことを特徴とする光半導体装置。

（付記２） 前記複数の光半導体素子の前記第１半導体層は、互いに電気的に分離されていることを特徴とする付記１に記載の光半導体装置。
（付記３） 前記複数の光半導体素子の前記第１半導体層は、前記複数の光半導体素子間に形成された溝によって、互いに電気的に分離されていることを特徴とする付記２に記載の光半導体装置。

（付記４） 前記複数の光半導体素子の前記第１半導体層は、前記複数の光半導体素子の前記第１半導体層間に形成された分離層によって、互いに電気的に分離され、前記分離層上に、前記半導体層が形成されていることを特徴とする付記２に記載の光半導体装置。

（付記５） 前記第１構造部に回折格子を有していることを特徴とする付記１乃至４のいずれかに記載の光半導体装置。
（付記６） 半導体基板上に第１導電型の第１半導体層を形成する工程と、
前記第１半導体層上の第１領域に、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部を形成する工程と、
前記第１構造部が形成された前記第１半導体層上に半導体層を形成する工程と、
前記第１半導体層上の前記第１領域から離間した第２領域に、前記半導体層を貫通して、第１導電型の第３半導体層を含む第２構造部を形成する工程と、
を含むことを特徴とする光半導体装置の製造方法。

（付記７） 前記第２構造部を形成する工程後に、
前記第１，第２構造部を含む領域の外側に、前記第１半導体層を分割する溝を形成する工程を更に含むことを特徴とする付記６に記載の光半導体装置の製造方法。

（付記８） 前記第１半導体層を形成する工程後に、
前記第１半導体層を分割する溝を形成する工程と、
前記溝に、分割された前記第１半導体層間を電気的に分離する分離層を形成する工程と、
を更に含み、
前記分離層で分離された前記第１半導体層上の前記第１領域に前記第１構造部を形成し、
前記分離層で分離された前記第１半導体層上と、前記分離層上とに、前記半導体層を形成し、
前記分離層で分離された前記第１半導体層上の前記第２領域に前記第２構造部を形成することを特徴とする付記６に記載の光半導体装置の製造方法。

（付記９） 半導体基板上に形成された複数の光半導体素子を含み、前記複数の光半導体素子がそれぞれ、前記半導体基板上に形成された第１導電型の第１半導体層と、前記第１半導体層上の第１領域に設けられ、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部と、前記第１半導体層上の前記第１領域から離間した第２領域に設けられ、第１導電型の第３半導体層を含む第２構造部と、前記第１，第２構造部間を埋める半導体層と、を含む光半導体装置と、
前記光半導体装置の光発生部の形成面側と接続された回路基板と、
を含むことを特徴とする光半導体装置。

（付記１０） 半導体基板と、
前記半導体基板上に形成された第１導電型の第１半導体層と、
前記第１半導体層上の第１領域に設けられ、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部と、
前記第１半導体層上の前記第１領域から離間した第２領域に設けられ、第１導電型の第３半導体層を含む第２構造部と、
前記第１，第２構造部間を埋める半導体層と、
を含むことを特徴とする光半導体素子。

１０，１０ａ，１０ｂ，１０ｃ 半導体レーザアレイ
１１ 反射防止膜
１２ 高反射膜
２０ 高抵抗半導体基板
３０，３０ａ 半導体レーザ
３１ 第１導電型半導体層
３１ａ 回折格子
３１ｂ，３２ａ 溝
３２ 埋め込み層
３３ パッシベーション膜
３４，３５，６２ 電極
３６ 活性層
３６ａ，３６ｄ ＳＣＨ層
３６ｂ 圧縮歪量子井戸層
３６ｃ バリア層
３７，３８ 第２導電型半導体層
３９ 光導波路層
４０ 分離溝
４１ 分離層
４１ａ 第１分離層
４１ｂ 第２分離層
５１，５２，５３ マスクパターン
５１ａ，５２ａ，５２ｂ，５３ａ 開口部
６０ ＰＬＣ基板
６１ 凹部
６３ 引き出し線
６４ 凸部
６５ 光導波路
６６ 接合部材
７０ 半導体レーザアレイが実装された装置
Ａ，Ｂ 構造部
Ｗ１，Ｗ２，Ｗ３ 幅
λ１，λ２ 波長

Claims (6)

1. 半導体基板上に形成された複数の光半導体素子を含み、
   前記複数の光半導体素子がそれぞれ、
   前記半導体基板上に形成された第１導電型の第１半導体層と、
   前記第１半導体層上の第１領域に設けられ、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部と、
   前記第１半導体層上の前記第１領域から離間した第２領域に設けられ、第１導電型の第３半導体層を含む第２構造部と、
   前記第１，第２構造部間を埋める半導体層と、
   前記第１構造部上に配置された第１電極と、
   前記第２構造部上に配置された第２電極と、
   を含むことを特徴とする光半導体装置。
2. 前記複数の光半導体素子の前記第１半導体層は、互いに電気的に分離されていることを特徴とする請求項１に記載の光半導体装置。
3. 前記第１構造部に回折格子を有していることを特徴とする付記１又は２に記載の光半導体装置。
4. 半導体基板上に第１導電型の第１半導体層を形成する工程と、
   前記第１半導体層上の第１領域に、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部を形成する工程と、
   前記第１構造部が形成された前記第１半導体層上に半導体層を形成する工程と、
   前記第１半導体層上の前記第１領域から離間した第２領域に、前記半導体層を貫通して、第１導電型の第３半導体層を含む第２構造部を形成する工程と、
   を含むことを特徴とする光半導体装置の製造方法。
5. 半導体基板上に形成された複数の光半導体素子を含み、前記複数の光半導体素子がそれぞれ、前記半導体基板上に形成された第１導電型の第１半導体層と、前記第１半導体層上の第１領域に設けられ、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部と、前記第１半導体層上の前記第１領域から離間した第２領域に設けられ、第１導電型の第３半導体層を含む第２構造部と、前記第１，第２構造部間を埋める半導体層と、を含む光半導体装置と、
   前記光半導体装置の光発生部の形成面側と接続された回路基板と、
   を含むことを特徴とする光半導体装置。
6. 半導体基板と、
   前記半導体基板上に形成された第１導電型の第１半導体層と、
   前記第１半導体層上の第１領域に設けられ、活性層と前記活性層上に形成された第２導電型の第２半導体層とを含む第１構造部と、
   前記第１半導体層上の前記第１領域から離間した第２領域に設けられ、第１導電型の第３半導体層を含む第２構造部と、
   前記第１，第２構造部間を埋める半導体層と、
   を含むことを特徴とする光半導体素子。

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