JP2011176293A - Soi基板の作製方法 - Google Patents
Soi基板の作製方法 Download PDFInfo
- Publication number
- JP2011176293A JP2011176293A JP2011012518A JP2011012518A JP2011176293A JP 2011176293 A JP2011176293 A JP 2011176293A JP 2011012518 A JP2011012518 A JP 2011012518A JP 2011012518 A JP2011012518 A JP 2011012518A JP 2011176293 A JP2011176293 A JP 2011176293A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- wafer
- heat treatment
- soi substrate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
Abstract
【解決手段】ボンド基板となる半導体ウエハには、その表面に絶縁層を形成し、加速されたイオンの照射によりその内部に脆化領域を形成する。そして、ガラス基板、半導体ウエハなどのベース基板とこの半導体ウエハを貼り合わせる。そして、加熱処理をして半導体ウエハを脆化領域で分割し、絶縁層を介してベース基板上に半導体層が設けられているSOI基板を作製する。このSOI基板を作製する前に、半導体ウエハにアルゴンガス雰囲気などの非酸化性雰囲気下、または酸素ガスと窒素ガスの混合ガス雰囲気下で1100℃以上の熱処理を行う。この熱処理を行うことで、半導体ウエハの再生処理に1100℃以上の高温の熱処理を毎回行う必要がなくなる。
【選択図】図1
Description
図1は、本実施の形態のSOI基板の作製方法の一例を示すフローチャートであり、ボンド基板として半導体ウエハを繰り返し使用する場合の再生処理工程を含んだフローチャートである。
Oconc=α1×K ・・・(2)
図2A−図2Hを用いて、SOI基板の作製方法の一例を説明する。
図3A−図3Eを用いて、SOI基板の作製方法の他の一例を説明する。この作製例では、絶縁層、および脆化領域の形成工程について、図2B、図2Cと異なる工程を説明する。他の工程については、作製例1と同様に行うことができる。
(a1)CZウエハの準備
新品のCZウエハ(株式会社SUMCO製 5インチ平方、p型、面方位(100))を用いた。1枚のCZウエハを4分割し、約2インチ平方の4枚のCZウエハを作製した。これら4枚のCZウエハを以下、ウエハA1−A4と呼ぶ。
(a2)非酸化性雰囲気下での熱処理
全てのウエハA1−A4を同時に、加熱炉において100%Arガス雰囲気で1200℃、8時間の熱処理を行った。ウエハA1には以降の工程を行わない。
(a3)熱酸化処理(絶縁層形成)
3枚のウエハA2−A4に対して同時にHCl熱酸化処理を行い、熱酸化物層を形成した。HClを3体積%含むO2ガス雰囲気で、950℃で3.5時間熱処理をして、熱酸化物層を100nm程度形成した。ウエハA2にはこれ以降の工程を行わない。
(a4)水素ドーピング(脆化領域形成)
イオンドーピング装置でウエハA3、A4に水素イオンを照射し、脆化領域を形成した。100%H2ガスを励起し、加速電圧40kV、ドーズ量2.6×1016ions/cm2の条件で、水素イオンをウエハA3、A4に照射した。ウエハA3にはこれ以降の工程を行わない。
(a5)熱処理
次に、LPCVD装置のチャンバーでウエハA4を熱処理した。この熱処理は、チャンバーを減圧下とし、200℃で2時間加熱し、600℃で2時間加熱することで行った。この熱処理は、図2Eの半導体ウエハの分割処理に対応する熱処理であるが、本実施例では、ウエハA4をベース基板に貼り付けていないため、この熱処理でウエハA4には脆化領域で分割しなかった。
(b1)MCZウエハの準備
新品のMCZウエハ(株式会社SUMCO製 5インチ平方、p型、面方位(100))を用いた。
(b2)非酸化性雰囲気下での熱処理
実施例1と同じ条件で、加熱炉において100%Arガス雰囲気で1200℃、8時間の熱処理を行った。
(b3)熱酸化処理(絶縁層形成)
実施例1と同じ条件で、HCl熱酸化処理を行った。HClを3体積%含むO2ガス雰囲気で、950℃で3.5時間熱処理をして、熱酸化物層を100nm程度形成した。
(b4)水素ドーピング(脆化領域形成)
イオンドーピング装置で、水素イオンをMCZウエハに照射し、脆化領域を形成した。100%H2ガスを励起し、加速電圧50kV、ドーズ量2.5×1016ions/cm2の条件で、水素イオンをMCZウエハに照射した。
(b5)熱処理(ウエハ分割)
MCZウエハをガラス基板に貼り付けた後、LPCVD装置で実施例1と同じ条件で、MCZウエハを分割し、SOI基板を作製した。熱処理として、2時間200℃での加熱と、2時間600℃での加熱を行った。
(b6)レーザ照射処理(単結晶シリコン層の平坦化)
工程b5で作製されたSOI基板の単結晶シリコン層を平坦化するため、単結晶シリコン層にレーザ光を照射した。レーザには、XeClエキシマレーザを用いた。レーザ光は、波長308nm、パルス幅25n秒、繰り返し周波数30Hzであった。また、レーザ光が照射される領域に100%N2ガスを吹き付けながら、線状のレーザ光を走査して単結晶シリコン層に照射した。
(b7)研磨処理(ウエハ再生)
工程b5で分割されたMCZウエハを再利用するため、まず、バッファードフッ酸によるウエットエッチングで熱酸化物層を除去し、さらに、ダッシュ液でMCZウエハを処理した。そして、単結晶シリコン層が分離された面側をCMP装置で研磨した。
(b8)ウエハ再利用
そして、研磨処理とSOI基板作製工程を繰り返して、1枚のMCZウエハから複数枚のSOI基板を作製した。本実施例では、3枚のMCZウエハを用意し、それぞれ4回のSOI基板工程を行った。本工程で作製された12枚のSOI基板をSOI基板Bと呼ぶことにする。
比較例として、工程b2の高温の熱処理を行わずに、MCZウエハからSOI基板を作製した。その他の工程は、上記のSOI基板Bと同じ条件で行った。比較実験では、2枚のMCZウエハを用意し、それぞれ4枚のSOI基板を作製した。比較例のSOI基板をSOI基板Xと呼ぶことにする。
SOI基板BおよびSOI基板Xの単結晶シリコン層(以下、シリコン層と呼ぶ)の表面を光学顕微鏡で観察し、シリコン層の結晶性を評価した。それは、シリコン層の結晶性を評価することで、MCZウエハが再利用可能な回数を知ることができるからである。具体的には、光学顕微鏡において倍率200倍の暗視野モードで、シリコン層表面を観察し、観察者の目視によって輝点を計数した。発明者らの経験上、倍率200倍では、輝点の大きさが0.5μm程度であれば人の目で確認することが可能である。輝点は、結晶欠陥、ゴミなどによる散乱物である。走査透過電子顕微鏡(STEM)によるシリコン層の断面観察により、酸素析出物および転位(結晶欠陥)が光学顕微鏡で輝点として観察されることを確認している。そのため、輝点の数からMCZウエハの品質を判断することができる。
さらに、実施例1と同様に、工程b1で用意した新品のCZウエハ(ウエハC0)、および工程b2の熱処理を行ったMCZウエハ(ウエハC1)を劈開し、IR−LST像を観察した。図6にウエハC0およびウエハC1のIR−LST像を示す。さらに、SOI基板作製工程と研磨処理が2回行われたMCZウエハ(これをウエハC8とよぶ)の断面のIR−LST像も図6に示す。なお、ウエハC8については、実施例1の工程a5と同様、ベース基板への貼り付けは行わず、工程b5と同じ条件で熱処理のみ行っている。
(d1)CZウエハの準備
実施例1と同じ新品のCZウエハを用いた。
(d2)非酸化性雰囲気下での熱処理
加熱炉において100%Arガス雰囲気で1200℃での熱処理を行った。また、本実施例では、加熱時間に2時間、8時間、16時間の3つの条件を設定した。
(d3)熱酸化処理(絶縁層形成)
実施例1と同じ条件で、HClを3体積%含むO2ガス雰囲気で、950℃で3.5時間熱処理をして、熱酸化物層を100nm程度形成した。
(d4)水素ドーピング(脆化領域形成)
イオンドーピング装置で、100%H2ガスを励起し、加速電圧50kV、ドーズ量2.5×1016ions/cm2の条件で、水素イオンをCZウエハに照射した。
(d5)熱処理(ウエハ分割)
CZウエハとガラス基板を貼り合わせた後、LPCVD装置で実施例2と同じ条件で、CZウエハを分割し、SOI基板を作製した。熱処理としては、2時間200℃での加熱と、2時間600℃での加熱を行った。
(d6)レーザ照射処理(単結晶シリコン層の平坦化)
工程d5で作製されたSOI基板の単結晶シリコン層を平坦化するため、単結晶シリコン層にレーザ光を照射した。レーザには、XeClエキシマレーザを用いた。レーザ光は、波長308nm、パルス幅25nsec、繰り返し周波数30Hzであった。また、レーザ光が照射される領域に100%N2ガスを吹き付けながら、線状のレーザ光を走査し単結晶シリコン層に照射した。
(d7)研磨処理(ウエハ再生)
実施例2と同様に研磨処理を行った。バッファードフッ酸によるウエットエッチングで熱酸化物層を除去し、しかる後、単結晶シリコン層が分離された面側をCMP装置で研磨した。
(d8)ウエハ再利用
そして、実施例2と同様に、研磨処理とSOI基板作製工程を繰り返して、1枚のCZウエハから複数のSOI基板を作製した。ここでは、工程d2の熱処理時間が2時間の2枚のウエハから、それぞれ、6枚のSOI基板を作製した。また工程d2の熱処理時間が8時間の3枚のCZウエハからそれぞれ6枚のSOI基板を作製し、工程d2の熱処理時間が16時間の3枚のCZウエハからは、13枚のSOI基板を作製した。
本実施例も実施例2と同じ方法で、光学顕微鏡(倍率200倍、暗視野モード)でSOI基板のシリコン層表面を観察して、図5Aの領域301−303での輝点の数を計数した。そして、領域301−303中の輝点の数を実施例2と同じ方法で、107mm2当たり(SOI基板1枚当たり)の輝点の数に換算した。その結果を図7A、図7Bおよび図7Cに示す。図7Aは、工程d2の熱処理時間が2時間のデータであり、図7Bは8時間のデータであり、図7Cは16時間のデータである。なお、図7Aにおいて工程回数が4回の時は輝点の数を計数していない。
・新品のCZウエハに対して、2時間の熱処理
・CZウエハを4回使用した後に、8時間の熱処理
・CZウエハを10回使用した後に、16時間の熱処理
101 シリコンウエハ
102 再生シリコンウエハ
103 再生シリコンウエハ
110 酸化シリコン層
111 脆化領域
113 単結晶シリコン層
114 単結晶シリコン層
120 イオン
141 酸化窒化シリコン層
142 窒化酸化シリコン層
143 酸化シリコン層
200 ガラス基板
300 SOI基板
301 領域
302 領域
303 領域
Claims (12)
- 第1の非酸化性雰囲気、または酸素と窒素の混合ガスの雰囲気下で、第1の半導体ウエハに1100℃以上の第1の熱処理を行い、第2の半導体ウエハを形成する第1の工程と、
前記第2の半導体ウエハの表面への絶縁層の形成、および加速されたイオンの照射による前記第2の半導体ウエハ中への脆化領域の形成を行う第2の工程と、
前記絶縁層を介して、前記第2の半導体ウエハとベース基板とを貼り合わせる第3の工程と、
前記脆化領域で前記第2の半導体ウエハを分割するための前記第2の半導体ウエハへの第2の熱処理を行う工程であり、前記絶縁層を介して前記ベース基板に固定された半導体層と、前記半導体層が分離された第3の半導体ウエハとを形成する第4の工程と、
を有することを特徴とするSOI基板の作製方法。 - 第1の非酸化性雰囲気、または酸素と窒素の混合ガスの雰囲気下で、第1の半導体ウエハに1100℃以上の第1の熱処理を行い、第2の半導体ウエハを形成する第1の工程と、
前記第2の半導体ウエハの表面への絶縁層の形成、および加速されたイオンの照射による前記第2の半導体ウエハ中への脆化領域の形成を行う第2の工程と、
前記絶縁層を介して、前記第2の半導体ウエハとベース基板とを貼り合わせる第3の工程と、
前記脆化領域で前記第2の半導体ウエハを分割するための前記第2の半導体ウエハへの第2の熱処理を行う工程であり、前記絶縁層を介して前記ベース基板に固定された半導体層と、前記半導体層が分離された第3の半導体ウエハとを形成する第4の工程と、
前記第3の半導体ウエハの表面を平坦化し、第4の半導体ウエハを形成する第5の工程と、
前記第4の半導体ウエハを前記第2の半導体ウエハに用いて、前記第2乃至前記第5の工程を1回以上行う第6の工程と、
前記第4の半導体ウエハに、第2の非酸化性雰囲気下で1100℃以上の第3の熱処理を行い、第5の半導体ウエハを形成する第7の工程と、
前記第5の半導体ウエハを前記第2の半導体ウエハに再利用して、前記第2乃至前記第5の工程を1回行う第8の工程と、
有し、
前記第1乃至第5の工程を順次1回行った後、前記第6乃至第8の工程を繰り返すことを特徴とするSOI基板の作製方法。 - 第1の非酸化性雰囲気、または酸素と窒素の混合ガスの雰囲気下で、第1の半導体ウエハに1100℃以上の第1の熱処理を行い、第2の半導体ウエハを形成する第1の工程と、
前記第2の半導体ウエハの表面への絶縁層の形成、および加速されたイオンの照射による前記第2の半導体ウエハ中への脆化領域の形成を行う第2の工程と、
前記絶縁層を介して、前記第2の半導体ウエハとベース基板とを貼り合わせる第3の工程と、
前記脆化領域で前記第2の半導体ウエハを分割するための前記第2の半導体ウエハへの第2の熱処理を行う工程であり、前記ベース基板、前記絶縁層および前記第2の半導体ウエハから分割された半導体層を含むSOI基板と、前記半導体層が分離された第3の半導体ウエハとを形成する第4の工程と、
前記第3の半導体ウエハの表面を平坦化して、第4の半導体ウエハを形成する第5の工程と、
前記第4の半導体ウエハの結晶欠陥を測定し、前記測定結果に基づいて前記第4の半導体ウエハの良否を判定する第6の工程と、
前記第6の工程で良と判定された前記第4の半導体ウエハを前記第2の半導体ウエハとして前記第2の工程で再利用する第7の工程と、
前記第6の工程で不良と判定された前記第4の半導体ウエハに、第2の非酸化性雰囲気中で1100℃以上の第4の熱処理を行い、第5の半導体ウエハを形成する第8の工程と、
前記第5の半導体ウエハを前記第2の半導体ウエハとして前記第2の工程で再利用する第9の工程と、
を有するSOI基板の作製方法。 - 請求項3において、
前記第6の工程において、前記結晶欠陥の測定として、前記第4の半導体ウエハのライフタイムの測定を行うSOI基板の作製方法。 - 請求項2乃至4のいずれか1項において、
前記第2の非酸化性雰囲気は、希ガス雰囲気、水素ガス雰囲気、または希ガスと水素ガスとの混合雰囲気であることを特徴とするSOI基板の作製方法。 - 請求項2乃至4のいずれか1項において、
前記第2の非酸化性雰囲気は、アルゴンガス雰囲気、水素ガス雰囲気、またはアルゴンガスと水素ガスとの混合ガス雰囲気であることを特徴とするSOI基板の作製方法。 - 請求項1乃至6のいずれか1項において、
前記第1の非酸化性雰囲気は、希ガス雰囲気、水素ガス雰囲気、または希ガスと水素ガスとの混合雰囲気であることを特徴とするSOI基板の作製方法。 - 請求項1乃至6のいずれか1項において、
前記第1の非酸化性雰囲気は、アルゴンガス雰囲気、水素ガス雰囲気、またはアルゴンガスと水素ガスとの混合ガス雰囲気であることを特徴とするSOI基板の作製方法。 - 請求項1乃至8のいずれか1項において、
前記第1の半導体ウエハの酸素濃度は、2×1018atoms/cm3以下であることを特徴とするSOI基板の作製方法。 - 請求項1乃至9のいずれか1項において、
前記ベース基板は、耐熱温度が1100℃以下の基板であることを特徴とするSOI基板の作製方法。 - 請求項1乃至9のいずれか1項において、
前記ベース基板は、ガラス基板、または石英基板であることを特徴とするSOI基板の作製方法。 - 請求項1乃至9のいずれか1項において、
前記ベース基板は、単結晶シリコンウエハであることを特徴とするSOI基板の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011012518A JP5719611B2 (ja) | 2010-01-26 | 2011-01-25 | Soi基板の作製方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010014880 | 2010-01-26 | ||
JP2010014880 | 2010-01-26 | ||
JP2011012518A JP5719611B2 (ja) | 2010-01-26 | 2011-01-25 | Soi基板の作製方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011176293A true JP2011176293A (ja) | 2011-09-08 |
JP2011176293A5 JP2011176293A5 (ja) | 2013-12-26 |
JP5719611B2 JP5719611B2 (ja) | 2015-05-20 |
Family
ID=44309256
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011012518A Expired - Fee Related JP5719611B2 (ja) | 2010-01-26 | 2011-01-25 | Soi基板の作製方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8367517B2 (ja) |
JP (1) | JP5719611B2 (ja) |
SG (1) | SG173283A1 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013093434A (ja) * | 2011-10-26 | 2013-05-16 | Semiconductor Energy Lab Co Ltd | 半導体基板の解析方法 |
WO2014061196A1 (ja) | 2012-10-16 | 2014-04-24 | 信越半導体株式会社 | Soiウェーハの製造方法 |
JP2014107357A (ja) * | 2012-11-26 | 2014-06-09 | Shin Etsu Handotai Co Ltd | Soiウェーハの製造方法 |
WO2019087850A1 (ja) | 2017-11-02 | 2019-05-09 | 昭和電工株式会社 | エッチング方法及び半導体の製造方法 |
JP2019208003A (ja) * | 2018-05-28 | 2019-12-05 | 瀋陽硅基科技有限公司 | フィルム貼付によってsoiの縁のstirを変更する方法 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5799740B2 (ja) * | 2011-10-17 | 2015-10-28 | 信越半導体株式会社 | 剥離ウェーハの再生加工方法 |
WO2015064338A1 (ja) * | 2013-10-31 | 2015-05-07 | 独立行政法人科学技術振興機構 | ゲルマニウム層を熱処理する半導体基板の製造方法および半導体装置の製造方法 |
JP6366383B2 (ja) * | 2014-06-27 | 2018-08-01 | 株式会社ディスコ | 加工装置 |
US10109710B2 (en) * | 2014-11-05 | 2018-10-23 | Japan Science And Technology Agency | Semiconductor device having germanium layer as channel region and method for manufacturing the same |
US9620376B2 (en) * | 2015-08-19 | 2017-04-11 | Lam Research Corporation | Self limiting lateral atomic layer etch |
DE102016000051A1 (de) * | 2016-01-05 | 2017-07-06 | Siltectra Gmbh | Verfahren und Vorrichtung zum planaren Erzeugen von Modifikationen in Festkörpern |
US20180033609A1 (en) * | 2016-07-28 | 2018-02-01 | QMAT, Inc. | Removal of non-cleaved/non-transferred material from donor substrate |
KR101820680B1 (ko) * | 2016-12-05 | 2018-01-22 | 에스케이실트론 주식회사 | 반도체 기판 제조 방법 |
DE102020107236B4 (de) * | 2019-09-30 | 2023-05-04 | Taiwan Semiconductor Manufacturing Co. Ltd. | Verfahren zum herstellen eines halbleiter-auf-isolator(soi)-substrats |
US11710656B2 (en) | 2019-09-30 | 2023-07-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor-on-insulator (SOI) substrate |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04295093A (ja) * | 1991-03-26 | 1992-10-20 | Shin Etsu Handotai Co Ltd | 中性子照射用原料czシリコン単結晶 |
JP2000036583A (ja) * | 1998-05-15 | 2000-02-02 | Canon Inc | 半導体基板、半導体薄膜の作製方法および多層構造体 |
US20070216042A1 (en) * | 2006-03-14 | 2007-09-20 | Daniel Delprat | Methods for manufacturing compound-material wafers and for recycling used donor substrates |
WO2009029264A1 (en) * | 2007-08-28 | 2009-03-05 | Corning Incorporated | Semiconductor wafer re-use in an exfoliation process using heat treatment |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
JP2001144275A (ja) | 1999-08-27 | 2001-05-25 | Shin Etsu Handotai Co Ltd | 貼り合わせsoiウエーハの製造方法および貼り合わせsoiウエーハ |
JP3975634B2 (ja) * | 2000-01-25 | 2007-09-12 | 信越半導体株式会社 | 半導体ウェハの製作法 |
FR2858875B1 (fr) * | 2003-08-12 | 2006-02-10 | Soitec Silicon On Insulator | Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse |
US7563697B2 (en) * | 2003-09-05 | 2009-07-21 | Sumco Corporation | Method for producing SOI wafer |
US7902042B2 (en) * | 2004-09-13 | 2011-03-08 | Shin-Etsu Handotai Co., Ltd. | Method of manufacturing SOI wafer and thus-manufactured SOI wafer |
JP2006294737A (ja) | 2005-04-07 | 2006-10-26 | Sumco Corp | Soi基板の製造方法及びその製造における剥離ウェーハの再生処理方法。 |
JP4715470B2 (ja) * | 2005-11-28 | 2011-07-06 | 株式会社Sumco | 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ |
US20070148917A1 (en) * | 2005-12-22 | 2007-06-28 | Sumco Corporation | Process for Regeneration of a Layer Transferred Wafer and Regenerated Layer Transferred Wafer |
US7829436B2 (en) * | 2005-12-22 | 2010-11-09 | Sumco Corporation | Process for regeneration of a layer transferred wafer and regenerated layer transferred wafer |
FR2899380B1 (fr) * | 2006-03-31 | 2008-08-29 | Soitec Sa | Procede de revelation de defauts cristallins dans un substrat massif. |
JP5314838B2 (ja) | 2006-07-14 | 2013-10-16 | 信越半導体株式会社 | 剥離ウェーハを再利用する方法 |
JP5289805B2 (ja) | 2007-05-10 | 2013-09-11 | 株式会社半導体エネルギー研究所 | 半導体装置製造用基板の作製方法 |
JP5459899B2 (ja) * | 2007-06-01 | 2014-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP5522917B2 (ja) | 2007-10-10 | 2014-06-18 | 株式会社半導体エネルギー研究所 | Soi基板の製造方法 |
US7858495B2 (en) * | 2008-02-04 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
-
2011
- 2011-01-21 US US13/011,355 patent/US8367517B2/en not_active Expired - Fee Related
- 2011-01-21 SG SG2011004652A patent/SG173283A1/en unknown
- 2011-01-25 JP JP2011012518A patent/JP5719611B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04295093A (ja) * | 1991-03-26 | 1992-10-20 | Shin Etsu Handotai Co Ltd | 中性子照射用原料czシリコン単結晶 |
JP2000036583A (ja) * | 1998-05-15 | 2000-02-02 | Canon Inc | 半導体基板、半導体薄膜の作製方法および多層構造体 |
US20030170990A1 (en) * | 1998-05-15 | 2003-09-11 | Kiyofumi Sakaguchi | Process for manufacturing a semiconductor substrate as well as a semiconductor thin film, and multilayer structure |
US20070216042A1 (en) * | 2006-03-14 | 2007-09-20 | Daniel Delprat | Methods for manufacturing compound-material wafers and for recycling used donor substrates |
JP2007251129A (ja) * | 2006-03-14 | 2007-09-27 | Soi Tec Silicon On Insulator Technologies Sa | 複合材料ウェハの製造方法および使用済みドナー基板のリサイクル方法 |
WO2009029264A1 (en) * | 2007-08-28 | 2009-03-05 | Corning Incorporated | Semiconductor wafer re-use in an exfoliation process using heat treatment |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013093434A (ja) * | 2011-10-26 | 2013-05-16 | Semiconductor Energy Lab Co Ltd | 半導体基板の解析方法 |
WO2014061196A1 (ja) | 2012-10-16 | 2014-04-24 | 信越半導体株式会社 | Soiウェーハの製造方法 |
JP2014107357A (ja) * | 2012-11-26 | 2014-06-09 | Shin Etsu Handotai Co Ltd | Soiウェーハの製造方法 |
WO2019087850A1 (ja) | 2017-11-02 | 2019-05-09 | 昭和電工株式会社 | エッチング方法及び半導体の製造方法 |
US11114305B2 (en) | 2017-11-02 | 2021-09-07 | Showa Denko K.K. | Etching method and semiconductor manufacturing method |
JP2019208003A (ja) * | 2018-05-28 | 2019-12-05 | 瀋陽硅基科技有限公司 | フィルム貼付によってsoiの縁のstirを変更する方法 |
Also Published As
Publication number | Publication date |
---|---|
US20110183445A1 (en) | 2011-07-28 |
JP5719611B2 (ja) | 2015-05-20 |
US8367517B2 (en) | 2013-02-05 |
SG173283A1 (en) | 2011-08-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5719611B2 (ja) | Soi基板の作製方法 | |
JP4715470B2 (ja) | 剥離ウェーハの再生加工方法及びこの方法により再生加工された剥離ウェーハ | |
US20130089968A1 (en) | Method for finishing silicon on insulator substrates | |
JP5634020B2 (ja) | 半導体基板の作製方法 | |
JP2009539257A (ja) | 照射アニールを用いて作製されたセミコンダクタ・オン・インシュレータ構造 | |
KR101066315B1 (ko) | 접합 웨이퍼의 제조 방법 | |
JP2006210899A (ja) | Soiウエーハの製造方法及びsoiウェーハ | |
JP6671436B2 (ja) | 熱処理により不活性な酸素析出核を活性化する高析出密度ウエハの製造 | |
JP4419147B2 (ja) | 貼り合わせウェーハの製造方法 | |
JP2002110949A (ja) | Soiの熱処理方法及び製造方法 | |
TWI553172B (zh) | 由矽構成的半導體晶圓和其製造方法 | |
US20130023108A1 (en) | Method for manufacturing soi substrate | |
JPWO2014017368A1 (ja) | Sos基板の製造方法及びsos基板 | |
JP6604300B2 (ja) | シリコン接合ウェーハの製造方法 | |
JP6604294B2 (ja) | シリコン接合ウェーハの製造方法 | |
TWI643250B (zh) | Method for manufacturing epitaxial wafer and epitaxial wafer | |
JP2009289948A (ja) | 貼り合わせウェーハの製造方法 | |
JP5364345B2 (ja) | Soi基板の作製方法 | |
JP2010103450A (ja) | シリコンウェーハの製造方法 | |
JP2010129918A (ja) | 半導体ウェーハの表層高強度化方法 | |
JP2008227207A (ja) | 貼り合わせウェーハの製造方法 | |
JP2010109190A (ja) | シリコンウェーハの製造方法 | |
JP2010199337A (ja) | シリコンウェーハの製造方法 | |
JP2013084869A (ja) | シリコンウェーハの清浄化方法及びそれを用いたシリコンウェーハの製造方法 | |
JP2005286282A (ja) | Simox基板の製造方法及び該方法により得られるsimox基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131111 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131111 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140814 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141007 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141010 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150317 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150323 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5719611 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |